KR100654338B1 - Tape circuit substrate and semiconductor chip package using thereof - Google Patents

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Abstract

본 발명은 테이프 배선 기판과 그를 이용한 반도체 칩 패키지에 관한 것으로서, 보다 상세하게는 절연성 재질로 이루어진 베이스 필름; 및 상기 베이스 필름 상에 형성되고, 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포함하는 테이프 배선 기판, 및 상기 테이프 배선 기판과 침 범프를 통해 전기적으로 접합되는 반도체 칩을 포함하는 반도체 칩 패키지에 관한 것이다. 여기서, 상기 전극패드와 접합하는 상기 리드의 연결부분은 상기 리드의 다른 부분보다 더 큰 너비를 가진다.The present invention relates to a tape wiring board and a semiconductor chip package using the same, and more particularly, to a base film made of an insulating material; And a wiring pattern layer formed on the base film and having a first lead connected to an electrode pad disposed outside the semiconductor chip and a second lead connected to an electrode pad disposed inside the semiconductor chip. The present invention relates to a semiconductor chip package including a wiring board and a semiconductor chip electrically connected to the tape wiring board through the needle bumps. Here, the connection portion of the lead that is bonded to the electrode pad has a larger width than other portions of the lead.

본 발명에 따르면, 리드와 전극패드간의 간격을 더욱 좁힐 수 있어서, 파인피치화된 반도체 장치의 구현이 가능하다.According to the present invention, it is possible to further narrow the gap between the lead and the electrode pad, it is possible to implement a fine pitched semiconductor device.

TAB(Tape Automated Bonding), 리드(lead), 배선패턴, 범프, 파인피치(fine pitch)Tape Automated Bonding (TAB), leads, wiring patterns, bumps, fine pitch

Description

테이프 배선 기판과 그를 이용한 반도체 칩 패키지{Tape circuit substrate and semiconductor chip package using thereof}Tape circuit substrate and semiconductor chip package using same

도 1는 일반적인 테이프 배선 기판을 나타낸 부분 평면도이다.1 is a partial plan view showing a typical tape wiring board.

도 2 및 도 3은 종래 기술에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타낸 부분 평면도이다.2 and 3 are partial plan views illustrating a lead of a tape wiring board on which a semiconductor chip according to the related art is mounted.

도 4는 본 발명의 일 실시예에 따른 태이프 배선 기판을 나타낸 부분 평면도이다.4 is a partial plan view of a taped wiring board according to an exemplary embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타내는 부분 평면도이다.5 is a partial plan view illustrating a lead of a tape wiring board on which a semiconductor chip according to an exemplary embodiment of the present invention is mounted.

도 6는 본 발명의 다른 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다.6 is a plan view showing a lead structure of a tape wiring board according to another embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다.7 is a cross-sectional view illustrating a semiconductor chip package according to an embodiment of the present invention.

도 8은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다. 8 is a cross-sectional view illustrating a semiconductor chip package according to another exemplary embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100, 300: 테이프 배선 기판 110, 310: 칩 실장부100, 300: tape wiring board 110, 310: chip mounting portion

120, 320: 베이스 필름 130, 330: 보호막120, 320: base films 130, 330: protective film

140, 340: 배선 패턴층 140a, 340a, 340b: 리드140 and 340: wiring pattern layers 140a, 340a and 340b: lead

160, 360: 전송용 구멍 210: 리드160, 360: Transmission hole 210: Lead

220: 전극패드 250, 400: 반도체 칩220: electrode pad 250, 400: semiconductor chip

260, 270: 리드 280, 290: 전극패드260, 270: lead 280, 290: electrode pad

410, 430, 510, 530: 리드 선단부분410, 430, 510, 530: lead tip

420, 440, 520, 540: 리드 몸체부분420, 440, 520, 540: lead body

450, 460, 550, 560: 전극패드450, 460, 550, 560: electrode pad

610, 710: 칩 범프 620, 720: 봉지부610, 710: chip bump 620, 720: encapsulation

본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 칩 패드의 파인피치(fine pitch)화에 대처할 수 있는 테이프 배선 기판과 그를 이용한 반도체 칩 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a tape wiring board capable of coping with fine pitch of semiconductor chip pads and a semiconductor chip package using the same.

최근 반도체 장치의 박형화, 소형화, 고집적화, 고속화 및 다핀화 추세에 따라서 반도체 칩 실장 기술 분야에서는 테이프 배선 기판의 사용이 늘어나고 있다. 테이프 배선 기판은 폴리이미드 수지 등의 절연 재료로 구성된 얇은 필름에 배선패턴층 및 그와 연결된 리드가 형성된 구조로서, 반도체 칩 상에 미리 형성된 범프와 테이프 배선 기판의 리드를 일괄적으로 접합시키는 탭(TAB; Tape Automated Bonding) 기술의 적용이 가능하다. 이러한 특성으로 인하여 테이프 배선 기판은 탭 테이프(TAB tape)라 불리기도 한다. Recently, with the trend of thinning, miniaturization, high integration, high speed, and pinning of semiconductor devices, the use of tape wiring boards is increasing in the field of semiconductor chip mounting technology. The tape wiring board is a structure in which a wiring pattern layer and leads connected thereto are formed on a thin film made of an insulating material such as polyimide resin, and a tab for collectively joining the bumps formed on the semiconductor chip and the leads of the tape wiring board in a batch ( Tape Automated Bonding (TAB) technology can be applied. Due to these characteristics, the tape wiring board is also called a tab tape.

도 1는 일반적인 테이프 배선 기판을 나타낸 부분 평면도이다. 1 is a partial plan view showing a typical tape wiring board.

도 1을 참조하면, 일반적인 테이프 배선 기판(100)은 폴리이미드 수지와 같은 절연성 베이스 필름(120) 상에 동박의 라미네이팅(laminating)을 사진/식각(photo/etching)을 통하여 형성된 배선패턴층(140)이 있다. 그리고, 그 배선패턴층(140)이 솔더 레지스트(solder resist) 등으로 구성되는 보호막(130)으로 덮여 보호되고 있다. 그리고, 반도체 칩과의 전기적인 연결을 위하여 배선패턴층(140)에 연결된 리드(lead: 140a)는 보호막(130)으로부터 노출되어 칩 실장부(110)까지 돌출된 구조를 갖는다. 여기서, 칩 실장부(110)는 반도체 칩이 실장되기 위해 배선패턴층(140)에서 보호막(130)이 형성되지 아니한 부분을 말한다.Referring to FIG. 1, a typical tape wiring board 100 includes a wiring pattern layer 140 formed by photo / etching laminating of copper foil on an insulating base film 120 such as polyimide resin. There is). The wiring pattern layer 140 is covered and protected by a protective film 130 made of a solder resist or the like. In addition, a lead 140a connected to the wiring pattern layer 140 may be exposed from the passivation layer 130 to protrude up to the chip mounting unit 110 for electrical connection with the semiconductor chip. Here, the chip mounting unit 110 refers to a portion where the passivation layer 130 is not formed in the wiring pattern layer 140 to mount the semiconductor chip.

도 2 및 도 3은 종래 기술에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타낸 부분 평면도이다.2 and 3 are partial plan views illustrating a lead of a tape wiring board on which a semiconductor chip according to the related art is mounted.

도 2는 인라인 리드(Inline Lead) 구조를 나타내고, 도 3은 스태거드 리드(Staggered Lead) 구조를 나타낸다.2 illustrates an inline lead structure, and FIG. 3 illustrates a staggered lead structure.

도 2에 도시된 바와 같이, 인라인 리드 구조의 경우, 리드(210)가 보호막(130)으로부터 노출되어 칩 실장부(110)에서 나란히 돌출한 형태로 형성된다. 리드(210)의 선단부는 반도체 칩(250)의 전극패드(220)와 전기적으로 접속한다.As shown in FIG. 2, in the in-line lead structure, the lead 210 is formed to protrude side by side from the chip mounting unit 110 by being exposed from the passivation layer 130. The tip end of the lead 210 is electrically connected to the electrode pad 220 of the semiconductor chip 250.

도 3에 도시된 바와 같이, 스태거드 리드 구조의 경우, 리드(260, 270)가 보호막(130)으로부터 노출되어 칩 실장부(110)에서 돌출하여 형성된다. 그리고 상기 리드(260, 270)는 반도체 칩(250) 상에 지그재그(zigzag) 모양으로 형성된 전극패드(280, 290)와 전기적으로 접속할 수 있도록 리드(260, 270)의 선단부가 교대로 길이의 차이를 두고 형성되어 있다.As shown in FIG. 3, in the staggered lead structure, the leads 260 and 270 are exposed from the passivation layer 130 to protrude from the chip mounting unit 110. In addition, the ends of the leads 260 and 270 are alternately different in length so that the leads 260 and 270 may be electrically connected to the electrode pads 280 and 290 formed in a zigzag shape on the semiconductor chip 250. Formed.

즉, 도 1은 상기 탭 기술로 사용된 탭 테이프(테이프 배선 기판, 100)의 개략도이고，도 2 및 도 3은 도 1의 소정의 영역(150)를 확대하여 나타내는 것으로 ，반도체 칩(250)을 실장한 상태를 나타내고 있다．도 1에 도시된 바와 같이, 상기 테이프 배선 기판(100)은 ，폴리이미드 수지나 폴리에스테르 등의 절연성 필름(120)의 표면에 Ｃｕ 등의 금속 패턴으로 된 리드(140a)를 형성한 것이다．이 절연성 필름(120)의 양단에는 탭 테이프에 반도체 칩을 실장한 공정에서 사용되는 전송용 구멍(160)이 길이 방향에 따라 마련되어 있다．각 리드(140a)의 선단부는 ，칩 실장부(110) 안에 돌출하고 형성되고，반도체 칩 상에 형성된 전극패드(미도시)와 전기적으로 접속할 수 있도록 리드(140a)의 선단부가 배치되어 있다.That is, FIG. 1 is a schematic diagram of a tab tape (tape wiring board) 100 used in the tap technique, and FIGS. 2 and 3 are enlarged views of a predetermined region 150 of FIG. As shown in FIG. 1, the tape wiring board 100 includes a lead having a metal pattern such as Cu on the surface of an insulating film 120 such as polyimide resin or polyester. 140a) is formed. Transfer holes 160 for use in the step of mounting the semiconductor chip on the tab tape are provided at both ends of the insulating film 120 along the lengthwise direction. The tip portion of the lead 140a is formed to protrude in the chip mounting unit 110 and to be electrically connected to an electrode pad (not shown) formed on the semiconductor chip.

도 2 및 도 3을 참고하여, 반도체 칩(250)을 테이프 배선 기판(100)의 칩 실장부(110) 안에 배치한 후，각각 리드(210, 260, 270)의 선단부와 상기 반도체 칩(250)의 전극패드(220, 280, 290)를 정렬하고 가열 압박함으로써， 리드(210, 260, 270)와 전극패드(220, 280, 290)를 전기적으로 접합한다．이 때，도 2의 인라인 리드의 경우, 리드(210)는 반도체 칩(250)에 일렬로 형성되어 배치된 전극패드(220)와 전기적으로 접합한다. 도 3의 스태거드 리드의 경우, 길이가 긴 리드(260)는 반도체 칩(250)의 내측에 위치한 전극패드(280)에 접합되고, 길이가 짧은 리드(270)는 반도체 칩(250)의 외측에 위치한 전극패드(290)에 접합된다.Referring to FIGS. 2 and 3, after the semiconductor chip 250 is disposed in the chip mounting unit 110 of the tape wiring board 100, the front end portions of the leads 210, 260, and 270 and the semiconductor chip 250 are respectively. The electrodes 210, 260, 270 and the electrode pads 220, 280, 290 are electrically bonded to each other by aligning and heating and pressing the electrode pads 220, 280, and 290. In this case, the leads 210 are electrically bonded to the electrode pads 220 formed in a line on the semiconductor chip 250. In the staggered lead of FIG. 3, the long lead 260 is bonded to the electrode pad 280 located inside the semiconductor chip 250, and the short lead 270 is formed of the semiconductor chip 250. It is bonded to the electrode pad 290 located outside.

하지만, 도 2의 인라인 리드의 경우, 최근 반도체 장치의 박형화, 소형화 추세에 따라 반도체 칩의 전극패드의 파인피치화에 대처하기 위해, 리드간의 간격이 좁아진다고 하더라도 기본공정에서 리드의 폭보다 크기가 큰 전극패드가 요구되고, 전극패드간의 단락을 방지하기 위하여 전극패드간의 소정의 간격이 요구되므로 파인피치화를 달성하기 어려운 한계가 있다.However, in the case of the inline lead of FIG. 2, in order to cope with the fine pitch of the electrode pad of the semiconductor chip according to the recent trend of thinning and miniaturization of the semiconductor device, the size of the inline lead is smaller than the width of the lead in the basic process even if the gap between the leads is narrowed. Since a large electrode pad is required and a predetermined interval between the electrode pads is required to prevent a short circuit between the electrode pads, there is a limit that it is difficult to achieve fine pitching.

그리고, 도 3의 스태거드 리드의 경우, 인라인 리드와는 달리, 전극패드가 지그재그 모양으로 배치되어 전극패드간의 단락의 문제는 해결되어 인라인 리드보다 평균 피치를 줄일 수 있다. 하지만, 일반적으로 리드의 폭보다 크기가 큰 전극패드(290)와 그 주위를 지나가는 리드(260)와의 간격은 단락 등을 방지하기 위해 소정의 거리를 유지해야하므로, 파인피치를 구현하기 어려운 한계가 있다. In the case of the staggered lead of FIG. 3, unlike the inline lead, the electrode pads are arranged in a zigzag shape so that the short circuit between the electrode pads is solved, thereby reducing the average pitch. However, in general, the distance between the electrode pad 290 having a size larger than the width of the lead and the lead 260 passing therebetween should be kept at a predetermined distance to prevent a short circuit, so that it is difficult to implement fine pitch. have.

본 발명의 목적은 테이프 배선 기판의 파인피치화에 대응할 수 있는 구조를 갖는 테이프 배선 기판과 그를 이용한 반도체 칩 패키지를 제공하는 것에 있다. 즉, 본 발명은 파인 피치가 가능하여 칩 사이즈의 소형화를 이루고 리드간의 단락을 방지하는데 그 목적이 있다.An object of the present invention is to provide a tape wiring board having a structure capable of coping with fine pitch of a tape wiring board and a semiconductor chip package using the same. That is, the present invention has a purpose to achieve a fine pitch to achieve miniaturization of the chip size and to prevent short circuit between the leads.

상기의 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 테이프 배선 기판은, 절연성 재질로 이루어진 베이스 필름; 및 상기 베이스 필름 상에 형성되고, 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포 함한다.In order to achieve the above object of the present invention, a tape wiring board according to an embodiment of the present invention, the base film made of an insulating material; And a wiring pattern layer formed on the base film and having a first lead connected to an electrode pad disposed outside the semiconductor chip and a second lead connected to an electrode pad disposed inside the semiconductor chip. .

여기서, 상기 리드에 있어서 상기 전극패드와 접합하는 상기 리드의 선단부는 상기 리드의 몸체부보다 더 큰 너비를 가지는 것이 바람직하다.Here, in the lead, it is preferable that the tip portion of the lead bonded to the electrode pad has a larger width than the body portion of the lead.

상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.It is preferable that the width | variety of the front-end | tip part of the said lead is 10-17 micrometers.

상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.In the lid, the width of the body portion of the lid is preferably about 0.3 to 0.9 times the width of the tip portion of the lead.

상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.Preferably, the first lead and the second lead are alternately positioned, and the leading end of the first lead and the leading end of the second lead are zigzag-shaped.

상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.The wiring pattern layer is preferably encapsulated with a solder resist except for a portion electrically connected to the outside.

상기 베이스 필름은 반도체 칩을 실장하기 위한 윈도우가 형성되어 있고, 상기 리드는 상기 윈도우 배부로 신장되어 있는 것이 바람직하다.It is preferable that the base film is provided with a window for mounting a semiconductor chip, and the lead is extended to the window distribution.

상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.It is preferable that the width | variety of the front-end | tip part of the said lead is 10-17 micrometers.

상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.In the lid, the width of the body portion of the lid is preferably about 0.3 to 0.9 times the width of the tip portion of the lead.

상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.Preferably, the first lead and the second lead are alternately positioned, and the leading end of the first lead and the leading end of the second lead are zigzag-shaped.

상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.The wiring pattern layer is preferably encapsulated with a solder resist except for a portion electrically connected to the outside.

또한, 상기의 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따 른 반도체 칩 패키지는, 절연성 재질로 이루어진 베이스 필름과, 상기 베이스 필름 상에 형성되고 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포함하는 테이프 배선 기판; 및 주면에 배치된 다수의 전극패드에 접합부가 형성되어 있고, 상기 접합부에 의해 상기 배선패턴층의 리드와 접합하여 실장된 반도체 칩을 포함한다.In addition, in order to achieve the above object of the present invention, a semiconductor chip package according to an embodiment of the present invention, a base film made of an insulating material, and the electrode formed on the base film and disposed outside the semiconductor chip A tape wiring board including a wiring pattern layer having a first lead connected to a pad and a second lead connected to an electrode pad disposed inside the semiconductor chip; And a semiconductor chip formed on a plurality of electrode pads disposed on the main surface, and bonded to the lead of the wiring pattern layer by the junction.

여기서, 상기 리드에 있어서 상기 전극패드와 접합하는 상기 리드의 선단부는 상기 리드의 몸체부보다 더 큰 너비를 가지는 것이 바람직하다.Here, in the lead, it is preferable that the tip portion of the lead bonded to the electrode pad has a larger width than the body portion of the lead.

상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.It is preferable that the width | variety of the front-end | tip part of the said lead is 10-17 micrometers.

상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.In the lid, the width of the body portion of the lid is preferably about 0.3 to 0.9 times the width of the tip portion of the lead.

상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.Preferably, the first lead and the second lead are alternately positioned, and the leading end of the first lead and the leading end of the second lead are zigzag-shaped.

상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.The wiring pattern layer is preferably encapsulated with a solder resist except for a portion electrically connected to the outside.

상기 베이스 필름은 반도체 칩을 실장하기 위한 윈도우가 형성되어 있고, 상기 리드는 상기 윈도우 배부로 신장되어 있는 것이 바람직하다.It is preferable that the base film is provided with a window for mounting a semiconductor chip, and the lead is extended to the window distribution.

상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.It is preferable that the width | variety of the front-end | tip part of the said lead is 10-17 micrometers.

상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.In the lid, the width of the body portion of the lid is preferably about 0.3 to 0.9 times the width of the tip portion of the lead.

상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.Preferably, the first lead and the second lead are alternately positioned, and the leading end of the first lead and the leading end of the second lead are zigzag-shaped.

상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.The wiring pattern layer is preferably encapsulated with a solder resist except for a portion electrically connected to the outside.

상기 전극패드와 리드를 접합하는 상기 접합부는 칩 범프인 것이 바람직하다.It is preferable that the bonding portion for bonding the electrode pad and the lead is a chip bump.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.

도 4a 및 도 4b는 본 발명의 일 실시예에 따른 테이프 배선 기판을 나타낸 부분 평면도이다.4A and 4B are partial plan views illustrating a tape wiring board according to an exemplary embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타내는 부분 평면도이다. 도 5는 도 4a의 소정의 영역(350)을 확대한 부분 확대도이다. 5 is a partial plan view illustrating a lead of a tape wiring board on which a semiconductor chip according to an exemplary embodiment of the present invention is mounted. 5 is an enlarged partial view of the predetermined region 350 of FIG. 4A.

도 4a 및 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 베이스 필름(320), 배선패턴층(340)으로 이루어져 있는 테이프 배선 기판과 상기 테이프 배선 기판과 전기적으로 연결된 반도체 칩(400)으로 이루어져 있다. 4A and 5, a semiconductor chip package according to an exemplary embodiment of the present invention may include a tape wiring board including a base film 320 and a wiring pattern layer 340, and a semiconductor electrically connected to the tape wiring board. It consists of a chip 400.

우선, 본 발명의 일 실시예에 따른 테이프 배선 기판에 대해 설명하기로 한다. First, a tape wiring board according to an embodiment of the present invention will be described.

베이스 필름(320)은 두께 20∼100μｍ의 절연성 재질로 이루어져 있다. 여기 서, 베이스 필름(320)에는 반도체 칩(400)을 실장하는 부분에 윈도우가 형성될 수 있는데 이 경우의 테이프 배선 기판을 테이프 캐리어 패키지(Tape Carrier Package, 이하 TCP) 라고 한다. 또한, 베이스 필름(320)에 반동체 칩(400)을 실장하는 부분에 윈도우가 형성되지 아니 할 수도 있는데 이 경우의 테이프 배선 기판을 칩 온 필름(Chip On Film, 이하 COF)라고 한다. 본 발명에 관한 테이프 배선 기판은 탭 기술이 적용되는 TCP 또는 COF를 포함한다. (절연성 베이스 필름(320)으로는 이미 잘 알려져 있는 폴리이미드 수지 재질의 필름이 대표적으로 사용될 수 있다. The base film 320 is made of an insulating material having a thickness of 20 to 100 μm. Here, the base film 320 may be formed with a window in a portion on which the semiconductor chip 400 is mounted. In this case, the tape wiring board is referred to as a tape carrier package (TCP). In addition, a window may not be formed in a portion in which the reaction body chip 400 is mounted on the base film 320. In this case, the tape wiring board is referred to as a chip on film (hereinafter referred to as COF). The tape wiring board according to the present invention includes TCP or COF to which tap technology is applied. As the insulating base film 320, a film of polyimide resin, which is well known, may be used.

배선패턴층(340)은 상기 베이스 필름(320) 상에 형성되어 있다. 배선패턴층(340)는 도전성 물질이 사용되며, 일반적으로 동박이 사용될 수 있다. 바람직하게는, 상기 동박의 표면에 주석, 금, 니켈 또는 땜납의 도금을 실시한다.The wiring pattern layer 340 is formed on the base film 320. As the wiring pattern layer 340, a conductive material is used, and copper foil may be generally used. Preferably, the surface of the said copper foil is plated with tin, gold, nickel or solder.

베이스 필름(320)의 상면에 동박을 형성하는 방법은 캐스팅(casting), 라미네이팅(laminating), 전기도금(electroplating) 등이 있다.A method of forming copper foil on the upper surface of the base film 320 includes casting, laminating, electroplating, and the like.

캐스팅 방법은 압연 동박 위에 액상 베이스 필름을 뿌려서 열경화를 시키는 방법이다. 라미네이팅 방법은 베이스 필름에 압연 동박을 놓고 열압착하는 방법이다. 전기도금 방법은 베이스 필름 상에 구리 시드층(seed layer)를 증착하고 구리가 녹아있는 전해질 속에 베이스 필름을 넣고 전기를 흘려서 동박을 형성하는 방법이다.The casting method is a method of spraying a liquid base film on a rolled copper foil to perform thermal curing. The laminating method is a method of placing a rolled copper foil on a base film and thermocompressing it. Electroplating method is a method of depositing a copper seed layer (base layer) on the base film and putting the base film in an electrolyte in which copper is dissolved to flow the electricity to form a copper foil.

상기 동박에 배선패턴을 형성하는 방법은 동박에 사진 식각(photo etching) 공정을 진행하여 동박을 선택적으로 식각한다. 상기 사진 식각공정을 통하여, 소정 회로를 구성하는 배선패턴층(340)을 형성한다. In the method of forming a wiring pattern on the copper foil, the copper foil is selectively etched by performing a photo etching process on the copper foil. Through the photolithography process, a wiring pattern layer 340 constituting a predetermined circuit is formed.

도 4a에 도시된 바와 같이, 베이스 필름(320) 상에 형성된 배선패턴층(340)은 솔더 레지스트(Solder Resistor)로 이루어지는 보호막(330)으로 덮여져 보호되고 있다. 이 보호막(330)은 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는다. 다만, 반도체 칩(400)과 전기적으로 연결되는 리드(340a)는 보호막(330)으로 덮여져 있지 않다. 즉, 반도체 칩과의 전기적인 연결을 위하여 배선패턴층(340)에 연결된 리드(320a)는 보호막으로 노출되어 칩 실장부(310)의 내부로 돌출된 구조를 갖는다. 여기서, 칩 실장부(310)는 반도체 칩이 실장되기 위해 배선패턴층(340)에서 보호막(330)이 형성되지 아니한 부분을 말한다.As shown in FIG. 4A, the wiring pattern layer 340 formed on the base film 320 is protected by being covered with a protective film 330 made of a solder resist. The passivation layer 330 covers the upper portion of the base film 320 as a whole so that the wiring pattern layer 340 is not exposed to the outside. However, the lead 340a electrically connected to the semiconductor chip 400 is not covered with the passivation layer 330. That is, the lead 320a connected to the wiring pattern layer 340 is exposed as a protective film to electrically connect with the semiconductor chip to have a structure protruding into the chip mounting unit 310. Here, the chip mounting unit 310 refers to a portion in which the passivation layer 330 is not formed in the wiring pattern layer 340 to mount the semiconductor chip.

도 5는 본 발명의 일 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다. 배선패턴층(340)으로부터 연장된 리드(410, 420, 430, 440)는 베이스 필름(320) 상에 형성되어 있다. 상기 리드(410, 420, 430, 440)는 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는 솔더 레지스트로 이루어진 보호막(330)으로부터 돌출되어 형성되어 있다.5 is a plan view illustrating a lead structure of a tape wiring board according to an exemplary embodiment of the present invention. Leads 410, 420, 430, and 440 extending from the wiring pattern layer 340 are formed on the base film 320. The leads 410, 420, 430, and 440 protrude from the passivation layer 330 made of a solder resist covering the entire upper portion of the base film 320 so that the wiring pattern layer 340 is not exposed to the outside.

반도체 칩(400) 위에 형성되고 반도체 칩(400)과 리드(410, 420, 430, 440)를 연결하는 전극패드는 반도체 칩(400) 상의 외측에 배치된 전극패드(460)와 반도체 칩(400) 상의 내측에 배치된 전극패드(450)으로 이루어져있다.Electrode pads formed on the semiconductor chip 400 and connecting the semiconductor chip 400 and the leads 410, 420, 430, and 440 may include an electrode pad 460 and a semiconductor chip 400 disposed outside the semiconductor chip 400. It consists of an electrode pad 450 disposed on the inner side.

반도체 칩(400) 상에 형성된 전극패드(450, 460)와 전기적으로 접합하기 위해 칩 실장부(310) 안으로 돌출한 상기 리드(410, 420, 430, 440)는 반도체 칩(400) 위에 배치된 전극패드(450, 460)에 대응된 위치에 리드의 선단부(410, 430)가 형성된다. 상기 리드 선단부(410, 430)는 반도체 칩(400) 위의 외측에 배치된 전극패드(460)와 접합하는 제1 리드(430, 440)와 반도체 칩(400) 위의 내측에 배치된 전극패드(450)와 접합하는 제2 리드(410, 420)로 구성된다.The leads 410, 420, 430, and 440 protruding into the chip mounting unit 310 to electrically contact the electrode pads 450 and 460 formed on the semiconductor chip 400 are disposed on the semiconductor chip 400. Lead ends 410 and 430 of the lead are formed at positions corresponding to the electrode pads 450 and 460. The lead tips 410 and 430 may include first leads 430 and 440 bonded to the electrode pads 460 disposed on the outside of the semiconductor chip 400, and electrode pads disposed inside the semiconductor chips 400. And second leads 410 and 420 joined to 450.

여기서, 상기 리드(410, 420, 430, 440)에 있어서 상기 전극패드(450, 460)와 접합하는 상기 리드의 연결부분을 리드의 선단부(410, 430)로 설명하였으나, 본 발명의 실시태양에 있어서, 상기 리드의 연결부분이 상기 리드의 선단부(410, 430)에 한정되는 것은 아니며, 상기 전극패드와 접합하는 부분이면 만족하다. 다만, 이하 설명의 편의상 상기 리드의 연결부분을 리드의 선단부로 설명한다.Here, the connecting portions of the leads that are bonded to the electrode pads 450 and 460 in the leads 410, 420, 430, and 440 are described as the leading ends 410 and 430 of the leads. In this case, the connecting portion of the lead is not limited to the front end portions 410 and 430 of the lead, and it is satisfactory if the portion is joined to the electrode pad. However, for convenience of explanation, the connecting portion of the lead will be described as the tip of the lead.

반도체 칩(400) 상에 형성된 전극패드가 일렬로 형성될 경우, 상기 전극패드와 접합하는 리드는 인라인 타입(inline type)으로 형성된다. 이 경우, 배선의 단락을 방지하기 위해 리드의 너비보다 너비가 큰 전극패드 간에도 소정의 간격이 요구되므로 파인피치를 구현하기 어려운 한계가 있다. 따라서, 파인피치를 구현하기 위해 본 발명의 일 실시예에 따른 테이프 배선 기판에서와 같이, 반도체 칩(400) 상에 전극패드(450, 460)를 지그재그 형태로 배치하고 상기 전극패드(450, 460)와 부합되는 위치에 각각 리드의 선단부(410, 430)를 형성하는 것이 바람직하다. 이와 같은, 리드의 구조를 스태거드 타입(staggered type)이라고 한다.When the electrode pads formed on the semiconductor chip 400 are formed in a row, the leads bonded to the electrode pads are formed in an inline type. In this case, since a predetermined distance is required even between electrode pads having a width larger than the width of the lead to prevent a short circuit, it is difficult to implement fine pitch. Therefore, to implement the fine pitch, as in the tape wiring board according to the exemplary embodiment of the present invention, the electrode pads 450 and 460 are disposed in a zigzag shape on the semiconductor chip 400 and the electrode pads 450 and 460 are disposed. It is preferable to form the leading end portions 410 and 430 of the leads at positions corresponding to the respective positions. Such a structure of the lead is called a staggered type.

도 5에 도시된 바와 같이, 제1 리드(430, 440)와 제2 리드(410, 420)는 교대로 위치하고, 상기 제1 리드의 선단부(430)와 제2 리드의 선단부(410)는 지그재그 형태로 형성되는 것이 바람직하다.As shown in FIG. 5, the first leads 430 and 440 and the second leads 410 and 420 are alternately positioned, and the leading end 430 of the first lead and the leading end 410 of the second lead are zigzag. It is preferably formed in the form.

도 5를 참고하여 각각의 리드(410, 420, 430, 440) 구조를 상세히 설명한다. 상기 리드(410, 420, 430, 440)는, 반도체 칩(400) 상의 형성된 전극패드(450, 460)와 전기적으로 접합하는 리드 선단부(410, 430)와, 상기 리드 선단부(410, 430)와 배선패턴(340)을 연결하는 리드 몸체부(420, 440)로 이루어져 있다.Referring to Figure 5 will be described in detail the structure of each lead (410, 420, 430, 440). The leads 410, 420, 430, and 440 may include lead tips 410 and 430 electrically connected to electrode pads 450 and 460 formed on the semiconductor chip 400, and lead ends 410 and 430. Lead body portions 420 and 440 connecting the wiring pattern 340 are formed.

상기 리드 몸체부(420, 440)의 너비는 상기 리드 선단부(410, 430)의 너비보다 작다. 리드 몸체부(420, 440)의 너비를 작게 함으로써, 지그재그 타입의 리드 구조에서 리드와 리드 간의 간격을 더욱 좁힐 수 있어 더욱 미세한 파인피치를 구현할 수 있다.Widths of the lead body parts 420 and 440 are smaller than widths of the lead ends 410 and 430. By reducing the width of the lead body parts 420 and 440, the gap between the lead and the lead in the zigzag-type lead structure can be further narrowed to realize finer fine pitch.

리드 선단부(410, 430)는 반도체 칩(400)과 전기적으로 연결되기 위해 열압착 공정을 거치게 되므로, 온도변화와 압력변화에 따른 리드 파손(Lead Broken) 현상을 방지하기 위한 리드 선단부(410, 430)의 너비는 소정의 크기 이상 요구된다. 즉, 리드 선단부(410, 430)와 전극패드(450, 460)의 접합면적이 감소하면 접합 강도가 낮아지고, 신뢰성이 떨어지기 때문에 리드 선단부(410, 430)의 너비는 소정의 크기 이상 요구된다. 현 제조공정상 리드 선단부(410, 430)의 너비는 약 10 내지 17㎛ 인 것이 바람직하다.Since the lead ends 410 and 430 undergo a thermocompression process to be electrically connected to the semiconductor chip 400, the lead ends 410 and 430 to prevent lead broken from the temperature change and the pressure change. ) Width is required more than a predetermined size. That is, when the bonding areas of the lead ends 410 and 430 and the electrode pads 450 and 460 decrease, the bonding strength is lowered and the reliability is inferior. Therefore, the width of the lead ends 410 and 430 is required to be a predetermined size or more. . In the current manufacturing process, the width of the lead ends 410 and 430 is preferably about 10 to 17 μm.

리드 몸체부(420, 440)의 너비는 리드 선단부(410, 430)의 너비의 약 0.3 내지 0.9배인 것이 바람직하다. 리드 선단부(410, 430)와는 달리, 리드 몸체부(420, 440)는 반도체 칩(400)과 직접 열압착공정을 거치지 않으므로 리드 선단부(410, 430)의 너비보다 작아도 리드 파손 현상이 일어나지 않는다. 하지만, 리드 자체의 고유의 강도와 안정성을 유지하기 위해 현 제조공정상 리드 몸체부(420, 440)의 너 비는 리드 선단부(410, 430)의 너비의 0.3배 이상인 것이 바람직하다.The width of the lead body portions 420 and 440 is preferably about 0.3 to 0.9 times the width of the lead tip portions 410 and 430. Unlike the lead ends 410 and 430, the lead body parts 420 and 440 do not undergo a direct thermal compression process with the semiconductor chip 400, and thus lead breakage does not occur even if the lead ends 410 and 430 are smaller than the width of the lead ends 410 and 430. However, in order to maintain the inherent strength and stability of the lead itself, the width of the lead body parts 420 and 440 is preferably 0.3 times or more than the width of the lead ends 410 and 430 in the current manufacturing process.

도 5에 도시된 바와 같이, 제2 리드의 리드몸체부(420)와 제1 리드의 리드 선단부(430)와 접합하는 전극패드(460)와의 간격은 제조공정상 디자인 룰로 결정된 최소의 폭 및 간격으로 하고 있다．As shown in FIG. 5, the distance between the lead body portion 420 of the second lead and the electrode pad 460 bonded to the lead tip portion 430 of the first lead is the minimum width and distance determined by the design rule in the manufacturing process. I'm doing it.

상기 리드(410, 420, 430, 440)는 금속 배선 패턴의 형성시의 마스크를 변경하면 종래와 동일한 공정에서 형성할 수 있기 때문에，제조 공정을 증가한 일 없이，종래와 동일한 설비에서 용이하게 생산 가능하다．The leads 410, 420, 430, and 440 can be formed in the same process as the conventional process by changing the mask at the time of forming the metal wiring pattern, and thus can be easily produced in the same facility as the conventional one without increasing the manufacturing process. Do.

도 6는 본 발명의 다른 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다. 도 6는 도 4b의 소정의 영역(350)을 확대한 부분 확대도이다.6 is a plan view showing a lead structure of a tape wiring board according to another embodiment of the present invention. FIG. 6 is an enlarged partial view of the predetermined area 350 of FIG. 4B.

도 4b 및 도 6를 참조하여, 본 발명의 다른 실시예에 따른 반도체 칩 패키지는, 베이스 필름(320), 배선패턴층(340)으로 이루어져 있는 테이프 배선 기판과 상기 테이프 배선 기판과 전기적으로 연결된 반도체 칩(400)으로 이루어져 있다. 4B and 6, a semiconductor chip package according to another embodiment of the present invention may include a tape wiring board including a base film 320 and a wiring pattern layer 340, and a semiconductor electrically connected to the tape wiring board. It consists of a chip 400.

우선, 본 발명의 다른 실시예에 따른 테이프 배선 기판에 대해 설명하기로 한다. First, a tape wiring board according to another embodiment of the present invention will be described.

베이스 필름(320)은 두께 20∼100μｍ의 절연성 재질로 이루어져 있다. 여기서, 베이스 필름(320)에는 반도체 칩(400)을 실장하는 부분에 윈도우가 형성될 수 있는데 이 경우의 테이프 배선 기판을 테이프 캐리어 패키지(Tape Carrier Package, 이하 TCP) 라고 한다. 또한, 베이스 필름(320)에 반동체 칩(400)을 실장하는 부분에 윈도우가 형성되지 아니 할 수도 있는데 이 경우의 테이프 배선 기판을 칩 온 필름(Chip On Film, 이하 COF)라고 한다. 본 발명에 관한 테이프 배선 기 판은 탭 기술이 적용되는 TCP 또는 COF를 포함한다. 절연성 베이스 필름(320)으로는 이미 잘 알려져 있는 폴리이미드 수지 재질의 필름이 대표적으로 사용될 수 있다.The base film 320 is made of an insulating material having a thickness of 20 to 100 μm. Here, a window may be formed in a portion on which the semiconductor chip 400 is mounted on the base film 320. In this case, the tape wiring board is referred to as a tape carrier package (TCP). In addition, a window may not be formed in a portion in which the reaction body chip 400 is mounted on the base film 320. In this case, the tape wiring board is referred to as a chip on film (hereinafter referred to as COF). The tape wiring board according to the present invention includes TCP or COF to which tap technology is applied. As the insulating base film 320, a film of polyimide resin, which is well known, may be representatively used.

배선패턴층(340)은 상기 베이스 필름(320) 상에 형성되어 있다. 배선패턴층(340)는 도전성 물질이 사용되며, 일반적으로 동박이 사용될 수 있다. 바람직하게는, 상기 동박의 표면에 주석, 금, 니켈 또는 땜납의 도금을 실시한다.The wiring pattern layer 340 is formed on the base film 320. As the wiring pattern layer 340, a conductive material is used, and copper foil may be generally used. Preferably, the surface of the said copper foil is plated with tin, gold, nickel or solder.

베이스 필름(320)의 상면에 동박을 형성하는 방법은 캐스팅(casting), 라미네이팅(laminating), 전기도금(electroplating) 등이 있다.A method of forming copper foil on the upper surface of the base film 320 includes casting, laminating, electroplating, and the like.

상기 동박에 배선패턴을 형성하는 방법은 동박에 사진 식각(photo etching) 공정을 진행하여 동박을 선택적으로 식각한다. 상기 사진 식각공정을 통하여, 소정 회로를 구성하는 배선패턴층(340)을 형성한다. In the method of forming a wiring pattern on the copper foil, the copper foil is selectively etched by performing a photo etching process on the copper foil. Through the photolithography process, a wiring pattern layer 340 constituting a predetermined circuit is formed.

도 4b에 도시된 바와 같이, 베이스 필름(320) 상에 형성된 배선패턴층(340)은 솔더 레지스트(Solder Resistor)로 이루어지는 보호막(330)으로 덮여져 보호되고 있다. 이 보호막(330)은 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는다. 다만, 반도체 칩(400)과 전기적으로 연결되는 리드(340b)는 보호막(330)으로 덮여져 있지 않다. 즉, 반도체 칩과의 전기적인 연결을 위하여 배선패턴층(340)에 연결된 리드(320b)는 보호막으로 노출되어 칩 실장부(310)의 내부로 돌출된 구조를 갖는다. 여기서, 칩 실장부(310)는 반도체 칩이 실장되기 위해 배선패턴층(340)에서 보호막(330)이 형성되지 아니한 부분을 말한다.As shown in FIG. 4B, the wiring pattern layer 340 formed on the base film 320 is protected by being covered with a protective film 330 made of a solder resist. The passivation layer 330 covers the upper portion of the base film 320 as a whole so that the wiring pattern layer 340 is not exposed to the outside. However, the lead 340b electrically connected to the semiconductor chip 400 is not covered with the passivation layer 330. That is, the lead 320b connected to the wiring pattern layer 340 is exposed as a protective film to electrically connect with the semiconductor chip to have a structure protruding into the chip mounting unit 310. Here, the chip mounting unit 310 refers to a portion in which the passivation layer 330 is not formed in the wiring pattern layer 340 to mount the semiconductor chip.

도 6는 본 발명의 다른 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다. 배선패턴층(340)으로부터 연장된 리드(510, 520, 530, 540)는 베이스 필름(320) 상에 형성되어 있다. 상기 리드(510, 520, 530, 540)는 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는 솔더 레지스트로 이루어진 보호막(330)으로부터 돌출되어 형성되어 있다.6 is a plan view showing a lead structure of a tape wiring board according to another embodiment of the present invention. Leads 510, 520, 530, and 540 extending from the wiring pattern layer 340 are formed on the base film 320. The leads 510, 520, 530, and 540 protrude from the passivation layer 330 made of a solder resist covering the entire upper portion of the base film 320 so that the wiring pattern layer 340 is not exposed to the outside.

반도체 칩(400) 위에 형성되고 반도체 칩(400)과 리드(510, 520, 530, 540)를 연결하는 전극패드는 반도체 칩(400) 상의 외측에 배치된 전극패드(560)와 반도체 칩(400) 상의 내측에 배치된 전극패드(550)으로 이루어져있다. Electrode pads formed on the semiconductor chip 400 and connecting the semiconductor chip 400 and the leads 510, 520, 530, and 540 may include an electrode pad 560 and a semiconductor chip 400 disposed outside the semiconductor chip 400. It consists of an electrode pad 550 disposed on the inner side.

반도체 칩(400) 상에 형성된 전극패드(550, 560)와 전기적으로 접합하기 위해 칩 실장부(310) 안으로 돌출한 상기 리드(510, 520, 530, 540)는 반도체 칩(400) 위에 배치된 전극패드(550, 560)에 대응된 위치에 리드의 선단부(510, 530)가 형성된다. 상기 리드 선단부(510, 530)는 반도체 칩(400) 위의 외측에 배치된 전극패드(560)와 접합하는 제1 리드(530, 540)와 반도체 칩(400) 위의 내측에 배치된 전극패드(550)와 접합하는 제2 리드(510, 520)로 구성된다.The leads 510, 520, 530, and 540 protruding into the chip mounting unit 310 to electrically contact the electrode pads 550 and 560 formed on the semiconductor chip 400 are disposed on the semiconductor chip 400. Lead portions 510 and 530 of the lead are formed at positions corresponding to the electrode pads 550 and 560. The lead tips 510 and 530 may include first leads 530 and 540 bonded to the electrode pad 560 disposed on the outside of the semiconductor chip 400, and electrode pads disposed inside the semiconductor chip 400. And second leads 510 and 520 joined to 550.

여기서, 상기 리드(510, 520, 530, 540)에 있어서 상기 전극패드(550, 560)와 접합하는 상기 리드의 연결부분을 리드의 선단부(510, 530)로 설명하였으나, 본 발명의 실시태양에 있어서, 상기 리드의 연결부분이 상기 리드의 선단부(510, 530)에 한정되는 것은 아니며, 상기 전극패드와 접합하는 부분이면 만족하다. 다만, 이하 설명의 편의상 상기 리드의 연결부분을 리드의 선단부로 설명한다.Herein, the connecting portions of the leads that are joined to the electrode pads 550 and 560 in the leads 510, 520, 530, and 540 are described as the leading ends 510 and 530 of the leads. In this case, the connecting portion of the lead is not limited to the front end portions 510 and 530 of the lead, and it is satisfactory if the portion is joined to the electrode pad. However, for convenience of explanation, the connecting portion of the lead will be described as the tip of the lead.

도 6에 도시된 바와 같이, 소정의 개수의 제1 리드(530, 540)와 소정의 개수 의 제2 리드(410, 420)를 교대로 배치한다.As shown in FIG. 6, a predetermined number of first leads 530 and 540 and a predetermined number of second leads 410 and 420 are alternately arranged.

도 6를 참고하여 각각의 리드(510, 520, 530, 540) 구조를 상세히 설명한다. 상기 리드(510, 520, 530, 540)는, 반도체 칩(400) 상의 형성된 전극패드(550, 560)와 전기적으로 접합하는 리드 선단부(510, 530)와, 상기 리드 선단부(510, 530)와 배선패턴(340)을 연결하는 리드 몸체부(520, 540)로 이루어져 있다.Referring to Figure 6 will be described in detail the structure of each lead (510, 520, 530, 540). The leads 510, 520, 530, and 540 may include lead tips 510 and 530 electrically connected to electrode pads 550 and 560 formed on the semiconductor chip 400, and lead ends 510 and 530. Lead body portions 520 and 540 connecting the wiring pattern 340 are formed.

상기 리드 몸체부(520, 540)의 너비는 상기 리드 선단부(510, 530)의 너비보다 작다. 리드 몸체부(520, 540)의 너비를 작게 함으로써, 지그재그 타입의 리드 구조에서 리드와 리드 간의 간격을 더욱 좁힐 수 있어 더욱 미세한 파인피치를 구현할 수 있다.Widths of the lead body parts 520 and 540 are smaller than widths of the lead tips 510 and 530. By reducing the width of the lead body parts 520 and 540, the gap between the lead and the lead can be further narrowed in the zigzag type lead structure to realize finer fine pitch.

리드 선단부(510, 530)는 반도체 칩(400)과 전기적으로 연결되기 위해 열압착 공정을 거치게 되므로, 온도변화와 압력변화에 따른 리드 파손(Lead Broken) 현상을 방지하기 위한 리드 선단부(510, 530)의 너비는 소정의 크기 이상 요구된다. 즉, 리드 선단부(510, 530)와 전극패드(550, 560)의 접합면적이 감소하면 접합 강도가 낮아지고, 신뢰성이 떨어지기 때문에 리드 선단부(510, 530)의 너비는 소정의 크기 이상 요구된다. 현 제조공정상 리드 선단부(510, 530)의 너비는 약 10 내지 17㎛ 인 것이 바람직하다.Since the lead ends 510 and 530 undergo a thermocompression process in order to be electrically connected to the semiconductor chip 400, the lead ends 510 and 530 to prevent lead broken from the temperature change and the pressure change. ) Width is required more than a predetermined size. That is, when the bonding areas of the lead ends 510 and 530 and the electrode pads 550 and 560 decrease, the bonding strength is lowered and the reliability is lowered. Therefore, the width of the lead ends 510 and 530 is required to be a predetermined size or more. . In the current manufacturing process, the width of the lead ends 510 and 530 is preferably about 10 to 17 μm.

리드 몸체부(520, 540)의 너비는 리드 선단부(510, 530)의 너비의 약 0.3 내지 0.9배인 것이 바람직하다. 리드 선단부(510, 530)와는 달리, 리드 몸체부(520, 540)는 반도체 칩(400)과 직접 열압착공정을 거치지 않으므로 리드 선단부(510, 530)의 너비보다 작아도 리드 파손 현상이 일어나지 않는다. 하지만, 리드 자체의 고유의 강도와 안정성을 유지하기 위해 현 제조공정상 리드 몸체부(520, 540)의 너비는 리드 선단부(510, 530)의 너비의 0.3배 이상인 것이 바람직하다.The width of the lead body portions 520 and 540 is preferably about 0.3 to 0.9 times the width of the lead tip portions 510 and 530. Unlike the lead ends 510 and 530, the lead body parts 520 and 540 do not undergo a direct thermal compression process with the semiconductor chip 400, and thus lead breakage does not occur even if the lead ends 510 and 530 are smaller than the width of the lead ends 510 and 530. However, in order to maintain the inherent strength and stability of the lead itself, the width of the lead body parts 520 and 540 in the current manufacturing process is preferably 0.3 times or more than the width of the lead ends 510 and 530.

도 6에 도시된 바와 같이, 제2 리드의 리드몸체부(520)와 제1 리드의 리드 선단부(530)와 접합하는 전극패드(560)와의 간격은 제조공정상 디자인 룰로 결정된 최소의 폭 및 간격으로 하고 있다．As shown in FIG. 6, the distance between the lead body portion 520 of the second lead and the electrode pad 560 bonded to the lead tip portion 530 of the first lead is the minimum width and distance determined by the design rule in the manufacturing process. I'm doing it.

상기 리드(510, 520, 530, 540)는 금속 배선 패턴의 형성시의 마스크를 변경하면 종래와 동일한 공정에서 형성할 수 있기 때문에，제조 공정을 증가한 일 없이，종래와 동일한 설비에서 용이하게 생산 가능하다．The leads 510, 520, 530, and 540 can be formed in the same process as the conventional process by changing the mask at the time of forming the metal wiring pattern, so that the lead 510, 520, 530, and 540 can be easily produced in the same facility as the conventional one without increasing the manufacturing process. Do.

또한，상기 실시예들에서는，칩 실장부(310) 안에 돌출한 리드 선단부(410, 430, 510, 530)의 형상이 사각형인 경우를 예로서 설명하였지만 ，본 발명은 이 형상으로 한정되는 것이 아니다．예를 들면, 상기 리드 선단부의 형상은 원형 또는 타원형을 포함한다.．또한，형상의 왜곡 또는 오차의 범위 내의 볼록한 부분 등이 있어도 본 발명의 실시 태양의 효과는 동일하다．더욱이，절연성 베이스 필름의 재질 및 두께， 리드의 재질과 너비도 상술한 예에 한정되지 않는 것은 물론이다．Further, in the above embodiments, the case where the shape of the lead front end portions 410, 430, 510, and 530 protruding into the chip mounting portion 310 has been described as an example, the present invention is not limited to this shape. For example, the shape of the lead end portion may include a circular or elliptical shape. Moreover, even if there is a convex portion or the like within a range of shape distortion or error, the effect of the embodiment of the present invention is the same. Of course, the material and thickness of the material, the material and the width of the lead is also not limited to the above-described examples.

도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다. 도 7은 도 5의 A를 따라 절단한 단면도이다. 도 4a를 참조하여 설명한다. 7 is a cross-sectional view illustrating a semiconductor chip package according to an embodiment of the present invention. FIG. 7 is a cross-sectional view taken along the line A of FIG. 5. It demonstrates with reference to FIG. 4A.

도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 베이스 필름(320), 배선패턴층(340)으로 이루어져 있는 테이프 배선 기판과 상기 테이프 배선 기판과 전기적으로 연결된 반도체 칩(400)으로 이루어져 있다.As illustrated in FIG. 7, a semiconductor chip package according to an exemplary embodiment of the present invention may include a tape wiring board including a base film 320 and a wiring pattern layer 340, and a semiconductor chip electrically connected to the tape wiring board. It consists of 400.

상기 반도체 칩(400)의 주면에 배치된 다수의 전극패드(450)와 리드의 선단 부(410)는 접합부(610)에 의해 전기적으로 접합한다. 상기 접합부(610)로는, 상기 테이프 배선상기 테이프 배선 기판과 반도체 칩(400)을 전기적으로 연결하기 위해 칩 범프(chip bump, 610)가 사용될 수 있다. 따라서, 상기 리드 선단부(410)와 반도체 칩 상의 전극패드(450)는 칩 범프(610)를 통하여 전기적으로 접합된다. 칩 범프(610)와, 반도체 칩(400)의 주면에 형성되어 있는 전극패드(450)와, 리드 선단부(410)와의 접합은 열압착에 의해 이루어질 수 있다. 상기 칩 범프(610)로는 금(Au)이나 구리(Cu) 및 솔더(solder) 등 여러 가지가 사용될 수 있다.The plurality of electrode pads 450 disposed on the main surface of the semiconductor chip 400 and the tip portion 410 of the lead are electrically connected by the bonding portion 610. As the junction part 610, a chip bump 610 may be used to electrically connect the tape wiring board and the semiconductor chip 400. Therefore, the lead tip 410 and the electrode pad 450 on the semiconductor chip are electrically bonded through the chip bump 610. The chip bump 610, the electrode pad 450 formed on the main surface of the semiconductor chip 400, and the lead tip portion 410 may be bonded by thermocompression bonding. As the chip bump 610, various kinds of gold (Au), copper (Cu), and solder may be used.

테이프 배선 기판에서 배선패턴층(340)의 리드(410, 420)와 반도체 칩(400)과의 접합 부분 및 반도체 칩(400)의 주면은 절연성 봉지수지로 이루어진 봉지부(620)로 봉지된다. 상기 봉지부(620)는 에폭시 수지 또는 실리콘 수지가 사용될 수 있다.In the tape wiring board, a junction between the leads 410 and 420 of the wiring pattern layer 340 and the semiconductor chip 400, and a main surface of the semiconductor chip 400 are encapsulated with an encapsulation portion 620 made of an insulating encapsulation resin. The encapsulation part 620 may be an epoxy resin or a silicone resin.

도 8은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다. 도 8은 도 6의 B를 따라 절단한 단면도이다. 도 8은 도 7과 동일하므로 설명을 생략하기로 한다.8 is a cross-sectional view illustrating a semiconductor chip package according to another exemplary embodiment of the present invention. 8 is a cross-sectional view taken along the line B of FIG. 6. Since FIG. 8 is the same as FIG. 7, description thereof will be omitted.

이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.As mentioned above, although the present invention has been described with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.

이상과 같은 본 발명에 의한 테이프 배선 기판 및 그를 이용한 반도체 칩 패키지에 의하면, 테이프 배선 기판의 리드를 스태거드 타입으로 구성하고, 상기 리 드의 구조에 있어서 반도체 칩 상의 전극패드와 접합하는 리드 선단부의 너비에 비하여 다른 부분의 너비를 작게 함으로써, 파인피치가 가능할 수 있다. 즉, 스태거드 리드 타입에서, 리드와 전극패드간의 간격을 더욱 좁힐 수 있어서, 피치 감소가 가능하여 파인피치화된 반도체 장치의 구현이 가능하다.According to the tape wiring board and the semiconductor chip package using the same according to the present invention as described above, the lead end of the lead of the tape wiring board is configured in the staggered type and joined to the electrode pad on the semiconductor chip in the structure of the lead. Fine pitch may be possible by making the width of the other portion smaller than the width of. That is, in the staggered lead type, the gap between the lead and the electrode pad can be further narrowed, so that the pitch can be reduced, thereby realizing a fine pitched semiconductor device.

Claims (21)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 절연성 재질로 이루어진 베이스 필름과, 상기 베이스 필름 상에 형성되고 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포함하는 테이프 배선 기판; 및A wiring formed with a base film made of an insulating material, a first lead formed on the base film and connected to an electrode pad disposed outside the semiconductor chip, and a second lead connected to an electrode pad disposed inside the semiconductor chip. A tape wiring board including a pattern layer; And 주면에 배치된 다수의 전극패드에 칩 범프가 형성되어 있고, 상기 칩 범프에 의해 상기 배선패턴층의 리드와 탭(TAB) 본딩하는 반도체 칩을 포함하며,A chip bump is formed on a plurality of electrode pads disposed on a main surface, and includes a semiconductor chip bonding the lead and the tab (TAB) of the wiring pattern layer by the chip bump. 상기 리드의 몸체부는 상기 전극패드와 접합하는 상기 리드의 선단부보다 작은 너비를 가지고,The body portion of the lead has a width smaller than the tip portion of the lead to be bonded to the electrode pad, 상기 리드의 선단부는 상기 칩 범프보다 작은 너비를 가지는 것을 특징으로 하는 반도체 칩 패키지.And a tip portion of the lead has a width smaller than that of the chip bump. 제 11항에 있어서,The method of claim 11, 상기 리드의 선단부의 너비는 10~17㎛인 것을 특징으로 하는 반도체 칩 패키지.The width of the tip portion of the lead is a semiconductor chip package, characterized in that 10 ~ 17㎛. 제 12항에 있어서,The method of claim 12, 상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것을 특징으로 하는 반도체 칩 패키지.The semiconductor chip package of claim 12, wherein the width of the body portion of the lead is about 0.3 to 0.9 times the width of the tip portion of the lead. 제 13항에 있어서,The method of claim 13, 상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것을 특징으로 하는 반도체 칩 패키지.And the first lead and the second lead are alternately positioned, and the leading end of the first lead and the leading end of the second lead are zigzag-shaped. 제 14항에 있어서,The method of claim 14, 상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것을 특징으로 하는 반도체 칩 패키지.The wiring pattern layer is a semiconductor chip package, it characterized in that it is sealed with a solder resist except for a portion electrically connected to the outside. 제 11항에 있어서,The method of claim 11, 상기 베이스 필름은 반도체 칩을 실장하기 위한 윈도우가 형성되어 있고, 상기 리드는 상기 윈도우 배부로 신장되어 있는 것을 특징으로하는 반도체 칩 패키지.The base film is a semiconductor chip package, characterized in that a window for mounting a semiconductor chip is formed, the lead is extended to the window distribution. 제 16항에 있어서,The method of claim 16, 상기 리드의 선단부의 너비는 10~17㎛인 것을 특징으로 하는 반도체 칩 패키지.The width of the tip portion of the lead is a semiconductor chip package, characterized in that 10 ~ 17㎛. 제 17항에 있어서,The method of claim 17, 상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것을 특징으로 하는 반도체 칩 패키지.The semiconductor chip package of claim 12, wherein the width of the body portion of the lead is about 0.3 to 0.9 times the width of the tip portion of the lead. 제 18항에 있어서,The method of claim 18, 상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것을 특징으로 하는 반도체 칩 패키지.And the first lead and the second lead are alternately positioned, and the leading end of the first lead and the leading end of the second lead are zigzag-shaped. 제 19항에 있어서,The method of claim 19, 상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것을 특징으로 하는 반도체 칩 패키지.The wiring pattern layer is a semiconductor chip package, it characterized in that it is sealed with a solder resist except for a portion electrically connected to the outside. 삭제delete
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