JP3827978B2

JP3827978B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3827978B2
Application number: JP2001257374A
Authority: JP
Inventors: 美典宮木; 誠一市原; 亮春田
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 2001-08-28
Filing date: 2001-08-28
Publication date: 2006-09-27
Anticipated expiration: 2021-08-28
Also published as: JP2003068793A

Description

【０００１】
【発明の属する技術分野】
本発明は、チップオンテープ（Ｃhip Ｏn Ｆilm：以下ＣＯＦという）を用いた半導体装置に関し、特に、ＣＯＦ用テープのチップ搭載面と外部装置接続用ボール（例えばはんだボール）搭載面が同一面に設置された半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来のＴ−ＢＧＡ（Ｔape−Ｂall Ｇrid Ａrray）型パッケージは、ＴＡＢ（Ｔape Ａoutmated Ｂonding）方式を用いた半導体チップを搭載し、この搭載される半導体チップの外側にパッケージの端子であるはんだボールを備えたパッケージである。
主要部材であるポリイミドテープは、半導体チップを搭載するためのデバイスホールを設けている。また、半導体チップと端子間の配線は、テープ上に銅箔をエッチングにより配線パターン及びボールを搭載するランドを形成している。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のＴ−ＢＧＡ型パッケージでは、ＴＡＢ方式を用いるため、主要部材であるポリイミドテープに半導体チップサイズ毎に、半導体チップを搭載するためのデバイスホールを設ける必要がある。そのため半導体チップ毎にテープの打ち抜き金型を製作する必要がある。
また、半導体チップのパッドピッチが狭い場合、ＴＡＢ方式を用いたＴ−ＢＧＡ型パッケージは、インナーリードがデバイスホール内に突出しているため、インナーリード曲がりによる不良が発生しやすいという問題があった。
【０００４】
本発明の目的は、テープの加工の標準化を図ることが可能な技術を提供することにある。
本発明の他の目的は、リードの曲がりによる不良を低減することが可能な技術を提供することにある。
本発明の他の目的は、リードの位置決めを容易にすることが可能な技術を提供することにある。
本発明の他の目的は、放熱効率を向上することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【０００９】
ＣＯＦ用テープ上に固定されたリードと半導体チップ上のバンプとを位置合わせした後電気的に接続し、該接続部を封止材で封止する半導体装置の製造方法であって、前記ＣＯＦ用テープのリードが前記半導体チップ側に設けられ、前記ＣＯＦ用テープの半導体チップ搭載領域の内側領域に貫通孔を設け、該リードと前記半導体チップ上のバンプとの位置合わせは、前記ＣＯＦ用テープと前記貫通孔を通して直接半導体チップ上のパターンを認識して行い、前記ＣＯＦ用テープの半導体チップ搭載領域の内側領域に貫通孔を設け、この貫通孔に封止材を注入して封止するものである。
【００１１】
前述した本発明によれば、ＣＯＦ用テープのデバイスホールを必要としないので、ＣＯＦ用テープの加工の標準化が図れる。
また、ＣＯＦ用テープの半導体チップ搭載領域の内側領域に位置合せ及び放熱効率の向上のための貫通孔を設ける場合、半導体チップサイズに合せることなく、パッケージサイズによって１種類のサイズの貫通孔をあけるので、ＣＯＦ用テープの加工の標準化が図れる。
また、半導体チップ上のパッドと結線するリード（インナーリード）がＣＯＦ用テープ上に固定されているので、リード曲がりによる不良を低減することができる。
【００１２】
以下に、本発明について、本発明の実施形態（実施例）とともに図面を参照して詳細に説明する。
なお、本発明の実施形態（実施例）を説明する全図において、同一機能を有するものは、同一符号を付けその繰り返しの説明は省略する。
【００１３】
【発明の実施の形態】
図１は、本発明の実施形態の参考となる半導体装置におけるＣＯＦ用テープの概略構成を示す平面図、図２は、図１のＡ−Ａ線で切った半導体装置の断面図である。
【００１４】
図１及び図２において、１はＣＯＦ用テープ、１Ａはベーステープ（例えばポリイミドテープ）、１Ｂはスプロケットホール（テープ送り穴）、２は半導体チップ、２Ａは半導体チップ２のパッド上のバンプ（例えばＡｕバンプ）、３はリード（インナーリード：例えば銅箔配線）、４ははんだボール搭載用（外部装置接続用）パッド（ランド）、５はソルダーレジスト（保護膜）、６は封止材（アンダーフィル樹脂）、７ははんだボールである。
【００１５】
半導体装置は、図１及び図２に示すように、ＣＯＦ用テープ１上のリード（インナーリード：例えば銅箔配線）３と半導体チップ２のバッド上のバンプ２Ａ及びはんだボール７とを電気的に接続し、前記半導体チップ２上のバンプ接続部を封止材（例えば樹脂）で封止した半導体装置であって、前記ＣＯＦ用テープ１の半導体チップ搭載面とはんだボール搭載面が同一面に設置され、前記ＣＯＦ用テープ１上のリード３と半導体チップ２上のバンプ２Ａとの接続面及びはんだボール７との接続面（ランド）の表面に錫（Ｓｎ）めっき又は金（Ａｕ）めっきを施し、その上にはんだボール７を設けたものである。
【００１６】
この半導体装置に用いるＣＯＦ用テープ１は、図１及び図２に示すように、半導体チップ２上のバンプ２Ａに対応する間隔でリード３を形成し、幅方向の両端部にスプロケットホール１Ｂが設けられている。
【００１７】
また、前記ＣＯＦ用テープは、例えば、銅箔を接着したポリイミドテープからなる透明なテープに、スプロケットホール１Ａを、例えば、打ち抜き法により設け、その銅箔の表面にリードパターンのレジスト膜を形成し、前記レジスト膜をマスクとして銅箔をエッチングし、その後、銅に錫、半田、金等をメッキすることで得られる。
また、ソルダーレジスト（保護膜）５は、前記半導体チップ２の外側までのサイズであり、前記半導体チップ２の内側にはこないように設けられている。
【００１８】
前記半導体チップ２のバンプと前記リード３との位置合わせは、例えば、図３（ａ）に示すように、１台のカメラ（画像認識装置）１０１を用いて、ＣＯＦ用テープ越しにボンディングステーション（ヒートステージ）１０２に載置されている前記半導体チップ２のパターン及び前記ＣＯＦ用テープ上のリード（インナーリード）３の配線パターンを認識（画像認識）して行う。
【００１９】
このパターン認識の後、図３（ｂ）に示すように、ボンディングヘッド（ボンディング治工具）１０３を半導体チップ２上に移動させ、半導体チップ２の位置に設定されると、当該ボンディングヘッド１０３を半導体チップ２側に降下させてボンディングを行う。すなわち、前記位置合わせした半導体チップ２上のバンプ及びＣＯＦ用テープ１上のリード３は、高加熱したボンディングステーション１０２のステージとボンディングヘッドのツール熱荷重にて一括ボンディングが行われる。ボンディング後、封止樹脂（アンダーフィル樹脂）６を充填し硬化させる（図２）。その後、はんだボール搭載用パッド４上にはんだボールを搭載し、所定の大きさに切断する。
【００２０】
また、前記半導体チップ２のバンプと前記リード（インナーリード）３との位置合わせは、例えば、図４（ａ）に示すように、両面認識の画像認識装置（例えば両面撮影用カメラ）１０１Ａを、ＣＯＦ用テープ１のリード３側面と、ボンディングステーション（ヒートステージ）１０２に載置されている前記半導体チップ２との間に挿入して、前記半導体チップ２のパターン及び前記ＣＯＦ用テープ上のリード（インナーリード）３の配線パターンを認識（画像認識）することにより、認識精度を向上さることができる。そして、図４（ｂ）に示すように、前記画像認識装置（両面撮影用カメラ）１０１Ａを退避させてボンディングヘッド（ボンディング治工具）１０３を半導体チップ２上に移動させ、半導体チップ２の位置に設定されると、当該ボンディングヘッド１０３を半導体チップ２側に降下させてボンディングを行う。
【００２１】
この半導体装置によれば、ＣＯＦ用テープ１のデバイスホールを必要としないので、ＣＯＦ用テープ１の加工の標準化が図れる。
また、半導体チップ２のパッドと結線するリード３がＣＯＦ用テープ１上に固定されているので、リード３の曲がりによる不良を低減することができる。
【００２２】
図５は、本発明の一実施形態の半導体装置におけるＣＯＦ用テープの概略構成を示す平面図、図６は、図５のＢ−Ｂ線で切った半導体装置の断面図である。
本実施形態の半導体装置は、図５及び図６に示すように、前述した半導体装置において、前記ＣＯＦ用テープ１の半導体チップ搭載領域の内側領域に貫通孔８を設け、その貫通孔８に封止材（アンダーフィル樹脂）６を充填したものである。
【００２３】
このように構成することにより、前記図３（ａ）に示す１台のカメラ（画像認識装置）１０１を用いて、ＣＯＦ用テープ越しにボンディングステーション（ヒートステージ）１０２に載置されている前記半導体チップ２のパターン及び前記ＣＯＦ用テープ上のリード（インナーリード）３の配線パターンを認識（画像認識）して行う場合において、前記参考技術のようにＣＯＦ用テープ１越しに透視して半導体チップ２のパターンを認識するのではなく、貫通孔８を通して直接半導体チップ２上のパターンをカメラ１０１で撮像するので、位置の認識精度を向上させることができる。
また、貫通孔８を設けることにより、封止材（アンダーフィル樹脂）６を低圧で充填することができ、かつ、放熱効率を向上させることができる。
【００２４】
図７（ａ）及び図７（ｂ）は、前述した参考技術の変形例となる半導体装置の概略構成を示す平面図、図８（ａ）及び図８（ｂ）は、図７（ｂ）のＣ−Ｃ線で切った断面図であり、図８（ａ）は参考技術の変形例の断面図、図８（ｂ）は前述した実施の形態の変形例の断面図である。
本変形例の半導体装置は、図７及び図８に示すように、前述した実施の形態の半導体装置において、前記ＣＯＦ用テープ１の半導体チップ搭載と反対側面に補強材９を接着剤９Ａで貼り付けて設けたものである。この補強材９として、熱伝導のよい材料、例えば、金属材（銅板）を用いると、より放熱効率を良くすることができる。
このように構成することにより、薄い半導体装置の強度を補強材９で補強するとともに放熱効率を向上することができる。
【００２５】
図９（ａ）及び図９（ｂ）は、本発明の実施形態の変形例となる半導体装置の概略構成を示す平面図、図１０は、図９（ｂ）のＤ−Ｄ線で切った断面図である。
本変形例の半導体装置は、図９及び図１０に示すように、前記変形例の半導体装置において、前記ＣＯＦ用テープ１の半導体チップ搭載と反対側面に設けた補強材９に貫通孔１０を設けて封止材（アンダーフィル樹脂）６を充填したものである。このように貫通孔８及び貫通孔１０を設けることにより、封止材（アンダーフィル樹脂）６を低圧で充填することができ、かつ、さらに放熱効率を向上することができる。
【００２６】
図１１は、本発明の実施形態の半導体装置の実装状態を示す側面図であり、図１２は、図１１の要部の拡大図である。
本発明の実施形態の半導体装置は、図１１及び図１２に示す半導体装置と同様に、前記実施形態及びその変形例の半導体装置において、搭載された半導体チップ２の厚さをはんだボール７の高さの３分の２（２／３）以下にしたものである。
【００２７】
前記半導体チップ２の厚さは、例えば、０．２８ｍｍ、ＣＯＦ用テープ１のベーステープの厚さは、例えば、３８μｍ、はんだボール７との接続面（ランド）４の厚さは、例えば、８μｍである。その上に施される錫めっきの厚さは、例えば、０．４８μｍである。
【００２８】
前記はんだボール７の大きさは、例えば、径（φ）０．６ｍｍであり、配置ピッチは、例えば、１ｍｍピッチである。前記半導体チップ２の厚さは、はんだボール７の径（φ）よりも薄い。例えば、前記半導体チップ２の厚さがはんだボール７の径（φ）の２／３〜１／３程度の厚さが好ましい。
【００２９】
このように、搭載された半導体チップ２の厚さをはんだボール７の高さの３分の２（２／３）以下にすることにより、図１１に示すように、実装基板２０と半導体チップ２との間に隙間ができるので、実装基板と半導体チップの衝突による破損不良を防止できる。
【００３０】
以上、本発明者によってなされた発明を、実施形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００３１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡潔に説明すれば、下記のとおりである。
本発明によれば、ＣＯＦ用テープの加工の標準化が図れる。これにより、ＣＯＦ用テープの加工費を低減することができる。
また、リード曲がりによる不良品を低減することができる。これにより、ＣＯＦ用テープの歩留及び装置の組立歩留を向上することができる。
また、リード位置が固定しているため、リード曲がりによる不良品を低減することができる。これにより、ＣＯＦ用テープの歩留及び狭いパッドピッチの製品が可能となる。
また、リードと半導体チップのバンプとの位置合わせ方法を簡略化し、ＣＯＦ型半導体装置の組立性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の参考となる半導体装置におけるＣＯＦ用テープの概略構成を示す平面図である。
【図２】図１のＡ−Ａ線で切った半導体装置の断面図である。
【図３】半導体チップのバンプとリードとの位置合わせ方法を説明するための図である。
【図４】半導体チップのバンプとリードとの位置合わせ方法の別の方法を説明するための図である。
【図５】本発明の実施形態の半導体装置におけるＣＯＦ用テープの概略構成を示す平面図である。
【図６】図５のＢ−Ｂ線で切った半導体装置の断面図である。
【図７】前述した参考技術の変形例となる半導体装置の概略構成を示す平面図である。
【図８】図７（ｂ）のＣ−Ｃ線で切った断面図である。
【図９】本発明の実施形態の変形例となる半導体装置の概略構成を示す平面図である。
【図１０】図９（ｂ）のＤ−Ｄ線で切った断面図である。
【図１１】本発明の実施形態の半導体装置の実装状態を示す側面図である。
【図１２】図１１の要部の拡大図である。
【符号の説明】
１…ＣＯＦ用テープ１Ａ…テープベース
１Ｂ…スプロケットホール２…半導体チップ
２Ａ…バンプ３…リード（インナーリード）
４…はんだボール接続面（ランド）５…ソルダーレジスト（保護膜）
６…封止材（アンダーフィル樹脂）７…はんだボール
８…テープベースの貫通孔９…補強材
９Ａ…接着剤１０…補強材の貫通孔
２０…実装基板１０１…カメラ（画像認識装置）
１０１Ａ…両面撮影用カメラ１０２…ボンディングステーション
１０３…ボンディングヘッド[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device using a chip on tape (hereinafter referred to as COF), and in particular, a chip mounting surface of a COF tape and a mounting surface of an external device connecting ball (for example, a solder ball) are installed on the same surface. The present invention relates to a technique effective when applied to a manufactured semiconductor device.
[0002]
[Prior art]
A conventional T-BGA (Tape-Ball Grid Array) type package includes a semiconductor chip using a TAB (Tape Attached Bonding) method, and includes solder balls as package terminals outside the mounted semiconductor chip. Package.
A polyimide tape as a main member has a device hole for mounting a semiconductor chip. The wiring between the semiconductor chip and the terminal forms a land on which a wiring pattern and a ball are mounted by etching a copper foil on the tape.
[0003]
[Problems to be solved by the invention]
However, since the conventional T-BGA type package uses the TAB method, it is necessary to provide a device hole for mounting a semiconductor chip for each semiconductor chip size in a polyimide tape as a main member. Therefore, it is necessary to manufacture a punching die for each semiconductor chip.
In addition, when the pad pitch of the semiconductor chip is narrow, the T-BGA type package using the TAB method has a problem that the inner lead protrudes into the device hole, so that a defect due to the bending of the inner lead is likely to occur.
[0004]
An object of the present invention is to provide a technique capable of standardizing the processing of a tape.
Another object of the present invention is to provide a technique capable of reducing defects due to bending of leads.
Another object of the present invention is to provide a technique capable of facilitating positioning of leads.
Another object of the present invention is to provide a technique capable of improving the heat dissipation efficiency.
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0005]
To briefly explain the summary of typical inventions among the inventions disclosed in the present application Ru der as follows.
[0009]
A method of manufacturing a semiconductor device, wherein a lead fixed on a COF tape and a bump on a semiconductor chip are aligned and electrically connected, and the connecting portion is sealed with a sealing material. A lead of the tape is provided on the semiconductor chip side, a through hole is provided in an inner region of the semiconductor chip mounting region of the COF tape, and alignment between the lead and the bump on the semiconductor chip is performed with the COF tape The pattern on the semiconductor chip is directly recognized through the through hole, and a through hole is provided in an inner region of the semiconductor chip mounting region of the COF tape, and a sealing material is injected into the through hole and sealed. is there.
[0011]
According to the above-described present invention, since the device hole of the COF tape is not required, it is possible to standardize the processing of the COF tape.
When a through hole for positioning and improving heat dissipation efficiency is provided in the inner area of the semiconductor chip mounting area of the COF tape, one type of through hole is formed depending on the package size without matching the semiconductor chip size. Therefore, standardization of processing of the tape for COF can be achieved.
In addition, since the leads (inner leads) connected to the pads on the semiconductor chip are fixed on the COF tape, defects due to lead bending can be reduced.
[0012]
Hereinafter, the present invention will be described in detail with reference to the drawings together with embodiments (examples) of the present invention.
In all the drawings for explaining the embodiments (examples) of the present invention, those having the same function are given the same reference numerals and their repeated explanation is omitted.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Figure 1 is a plan view showing a schematic configuration of a COF tape in important reference semiconductor device of an embodiment of the present invention, FIG. 2 is a cross-sectional view of a semi-conductor device taken along line A-A of FIG.
[0014]
1 and 2, 1 is a COF tape, 1A is a base tape (for example, polyimide tape), 1B is a sprocket hole (tape feed hole), 2 is a semiconductor chip, 2A is a bump on a pad of the semiconductor chip 2 (for example, Au bump), 3 lead (inner lead: copper foil wiring, for example), 4 solder ball mounting (external device connection) pad (land), 5 solder resist (protective film), 6 sealing material (under) (Fill resin) and 7 are solder balls.
[0015]
Semi conductor arrangement, as shown in FIGS. 1 and 2, COF leads on the tape 1: Electrical and bumps 2A and solder balls 7 on the (inner lead for example, copper foil wiring) of 3 and the semiconductor chip 2 Bad And a bump connecting portion on the semiconductor chip 2 is sealed with a sealing material (for example, resin), and the semiconductor chip mounting surface and the solder ball mounting surface of the COF tape 1 are flush with each other. Installed, tin (Sn) plating or gold (Au) plating is applied to the surface of the connection surface (land) between the lead 3 on the COF tape 1 and the bump 2A on the semiconductor chip 2 and the solder ball 7 (land). And solder balls 7 are provided thereon.
[0016]
As shown in FIGS. 1 and 2, the COF tape 1 used in this semiconductor device has leads 3 formed at intervals corresponding to the bumps 2A on the semiconductor chip 2, and sprocket holes 1B are provided at both ends in the width direction. It has been.
[0017]
In addition, the COF tape is provided with a sprocket hole 1A, for example, by a punching method on a transparent tape made of a polyimide tape to which a copper foil is bonded, and a lead pattern resist film is formed on the surface of the copper foil. The copper foil is etched using the resist film as a mask, and then tin, solder, gold or the like is plated on the copper.
The solder resist (protective film) 5 has a size up to the outside of the semiconductor chip 2 and is provided so as not to go inside the semiconductor chip 2.
[0018]
For example, as shown in FIG. 3A, the bumps of the semiconductor chip 2 and the leads 3 are aligned by using a single camera (image recognition device) 101 and a bonding station (through a COF tape). This is performed by recognizing (image recognition) the pattern of the semiconductor chip 2 placed on the heat stage 102 and the wiring pattern of the leads (inner leads) 3 on the COF tape.
[0019]
After this pattern recognition, as shown in FIG. 3B, when the bonding head (bonding jig) 103 is moved onto the semiconductor chip 2 and set at the position of the semiconductor chip 2, the bonding head 103 is moved to the semiconductor. It is lowered to the chip 2 side for bonding. That is, the aligned bumps on the semiconductor chip 2 and the leads 3 on the COF tape 1 are collectively bonded by the tool heat load of the stage of the bonding station 102 and the bonding head heated at high temperatures. After bonding, a sealing resin (underfill resin) 6 is filled and cured (FIG. 2). Thereafter, a solder ball is mounted on the solder ball mounting pad 4 and cut into a predetermined size.
[0020]
The bumps of the semiconductor chip 2 and the leads (inner leads) 3 can be aligned, for example, as shown in FIG. 4A by using an image recognition apparatus (for example, a double-sided camera) 101A for double-side recognition. Inserted between the side surface of the lead 3 of the COF tape 1 and the semiconductor chip 2 mounted on the bonding station (heat stage) 102, the pattern of the semiconductor chip 2 and the lead on the COF tape ( The recognition accuracy can be improved by recognizing (image recognition) the wiring pattern of the inner lead 3. Then, as shown in FIG. 4B, the image recognition apparatus (double-sided photographing camera) 101A is retracted and the bonding head (bonding jig) 103 is moved onto the semiconductor chip 2 so that the position of the semiconductor chip 2 is reached. When set, the bonding head 103 is lowered to the semiconductor chip 2 side for bonding.
[0021]
According to this semiconductor device , since the device hole of the COF tape 1 is not required, the processing of the COF tape 1 can be standardized.
In addition, since the lead 3 connected to the pad of the semiconductor chip 2 is fixed on the COF tape 1, defects due to bending of the lead 3 can be reduced.
[0022]
Figure 5 is a plan view showing a schematic configuration of a COF tape in the semiconductor device according to an embodiment of the present invention, FIG. 6 is a cross-sectional view of a semi-conductor device taken along line B-B in FIG.
The semiconductor device of the present embodiment forms state, as shown in FIGS. 5 and 6, in the semiconductor device before mentioned, the through hole 8 provided in the inner region of the COF semiconductor chip mounting area of the tape 1, the through hole 8 Is filled with a sealing material (underfill resin) 6.
[0023]
With this configuration, the semiconductor placed on the bonding station (heat stage) 102 over the COF tape using the single camera (image recognition apparatus) 101 shown in FIG. When the pattern of the chip 2 and the wiring pattern of the leads (inner leads) 3 on the COF tape are recognized (image recognition), the semiconductor chip 2 is seen through the COF tape 1 as in the reference technique. than to recognize patterns not, since directly image the pattern on the semiconductor chip 2 with the camera 101 through the through-hole 8, as possible out Rukoto improve the recognition accuracy of the position.
Further, by providing the through hole 8, a sealing material (underfill resin) 6 can be filled with a low pressure, and can Rukoto improve the heat radiation efficiency.
[0024]
FIGS. 7A and 7B are plan views showing a schematic configuration of a semiconductor device which is a modification of the above-described reference technique, and FIGS. 8A and 8B are FIGS. FIG. 8A is a sectional view of a modification of the reference technique , and FIG. 8B is a sectional view of a modification of the above-described embodiment .
As shown in FIGS. 7 and 8, the semiconductor device of this modification is the same as that of the semiconductor device of the above-described embodiment , in which the reinforcing material 9 is attached to the side surface opposite to the semiconductor chip mounting of the COF tape 1 with an adhesive 9A. It is provided. If a material having good thermal conductivity, for example, a metal material (copper plate) is used as the reinforcing member 9, the heat dissipation efficiency can be further improved.
By comprising in this way, the intensity | strength of a thin semiconductor device can be reinforced with the reinforcing material 9, and heat dissipation efficiency can be improved.
[0025]
9A and 9B are plan views showing a schematic configuration of a semiconductor device as a modification of the embodiment of the present invention, and FIG. 10 is cut along the line DD in FIG. 9B. It is sectional drawing.
As shown in FIGS. 9 and 10, the semiconductor device of the present modification is provided with a through hole 10 in the reinforcing material 9 provided on the side surface opposite to the semiconductor chip mounting of the COF tape 1 in the semiconductor device of the modification. Then, a sealing material (underfill resin) 6 is filled. By providing the through hole 8 and the through hole 10 in this manner, the sealing material (underfill resin) 6 can be filled at a low pressure, and the heat radiation efficiency can be further improved.
[0026]
Figure 11 is a side view showing a mounting state of a semiconductor device of an embodiment of the present invention, FIG 12 is an enlarged view of an essential part of FIG. 11.
The semiconductor device according shaped condition of the present invention, like the semiconductor device shown in FIGS. 11 and 12, in the semiconductor device of the embodiment and its modified example, the balls 7 the solder thickness of the semiconductor chip 2 mounted The height is two-thirds (2/3) or less.
[0027]
The thickness of the semiconductor chip 2 is, for example, 0.28 mm, the thickness of the base tape of the COF tape 1 is, for example, 38 μm, and the thickness of the connection surface (land) 4 with the solder ball 7 is, for example, 8 μm. It is. The thickness of the tin plating applied thereon is, for example, 0.48 μm.
[0028]
The size of the solder balls 7 is, for example, a diameter (φ) of 0.6 mm, and the arrangement pitch is, for example, 1 mm. The thickness of the semiconductor chip 2 is smaller than the diameter (φ) of the solder ball 7. For example, the thickness of the semiconductor chip 2 is preferably about 2/3 to 1/3 of the diameter (φ) of the solder ball 7.
[0029]
In this way, by setting the thickness of the mounted semiconductor chip 2 to 2/3 (2/3) or less of the height of the solder ball 7, the mounting substrate 20 and the semiconductor chip 2 are mounted as shown in FIG. Since a gap is formed between the mounting substrate and the semiconductor chip, it is possible to prevent a failure due to a collision between the mounting substrate and the semiconductor chip.
[0030]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
[0031]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, standardization of processing of a tape for COF can be achieved. Thereby, the processing cost of the tape for COF can be reduced.
In addition, defective products due to lead bending can be reduced. Thereby, the yield of the tape for COF and the assembly yield of the apparatus can be improved.
Further, since the lead position is fixed, defective products due to lead bending can be reduced. As a result, the yield of COF tape and products with a narrow pad pitch are possible.
In addition, the method for aligning the leads and the bumps of the semiconductor chip can be simplified, and the assemblability of the COF type semiconductor device can be improved.
[Brief description of the drawings]
FIG. 1 is a plan view showing a schematic configuration of a COF tape in a semiconductor device which is a reference of an embodiment of the present invention.
2 is a cross-sectional view of a semi-conductor device taken along line A-A of FIG.
3 is a diagram for explaining a method of aligning the semi-conductor chip bumps and the leads.
4 is a diagram for explaining another method of method of aligning the bumps and the leads of a semi-conductor chip.
5 is a plan view showing a schematic configuration of a COF tape in the semiconductor device of the embodiment forms state of the present invention.
6 is a cross-sectional view of a semi-conductor device taken along line B-B in FIG.
FIG. 7 is a plan view showing a schematic configuration of a semiconductor device as a modification of the above-described reference technique .
8 is a cross-sectional view taken along line CC in FIG. 7B.
FIG. 9 is a plan view showing a schematic configuration of a semiconductor device as a modification of the embodiment of the present invention.
FIG. 10 is a cross-sectional view taken along line DD in FIG. 9B.
11 is a side view showing a mounting state of a semiconductor device of an embodiment of the present invention.
12 is an enlarged view of a main part of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... COF tape 1A ... Tape base 1B ... Sprocket hole 2 ... Semiconductor chip 2A ... Bump 3 ... Lead (inner lead)
4 ... Solder ball connection surface (land) 5 ... Solder resist (protective film)
6 ... Sealing material (underfill resin) 7 ... Solder ball 8 ... Through hole in tape base 9 ... Reinforcing material 9A ... Adhesive 10 ... Through hole 20 in reinforcing material ... Mounting substrate 101 ... Camera (image recognition device)
101A ... Double-sided camera 102 ... Bonding station 103 ... Bonding head

Claims

ＣＯＦ用テープ上に固定されたリードと半導体チップ上のバンプとを位置合わせした後電気的に接続し、該接続部を封止材で封止する半導体装置の製造方法であって、前記ＣＯＦ用テープのリードが前記半導体チップ側に設けられ、前記ＣＯＦ用テープの半導体チップ搭載領域の内側領域に貫通孔を設け、該リードと前記半導体チップ上のバンプとの位置合わせは、前記ＣＯＦ用テープと前記貫通孔を通して直接半導体チップ上のパターンを認識して行い、前記ＣＯＦ用テープの半導体チップ搭載領域の内側領域に貫通孔を設け、この貫通孔に封止材を注入して封止することを特徴とするＣＯＦ型半導体装置の製造方法。 A method of manufacturing a semiconductor device, wherein a lead fixed on a COF tape and a bump on a semiconductor chip are aligned and electrically connected, and the connecting portion is sealed with a sealing material. A lead of the tape is provided on the semiconductor chip side, a through hole is provided in an inner area of the semiconductor chip mounting area of the COF tape, and alignment between the lead and the bump on the semiconductor chip is performed with the COF tape. The pattern on the semiconductor chip is directly recognized through the through hole, a through hole is provided in an inner region of the semiconductor chip mounting region of the COF tape, and sealing is performed by injecting a sealing material into the through hole. A manufacturing method of a COF type semiconductor device characterized.