KR100645188B1 - 반도체 소자의 격리영역 형성방법 - Google Patents
반도체 소자의 격리영역 형성방법 Download PDFInfo
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Abstract
본 발명은 공정을 단순화시킴과 동시에 폴리머에 의해 소자의 신뢰성이 저하되는 것을 방지하도록 한 반도체 소자의 격리영역 형성방법에 관한 것으로서, 셀 영역과 페리 영역으로 정의된 반도체 기판의 전면에 패드 산화막 및 제 1 패드 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 셀 영역에 형성된 제 1 패드 질화막을 제거하는 단계와, 상기 반도체 기판의 전면에 제 2 패드 질화막을 형성하는 단계와, 상기 제 2 패드 질화막상에 감광막을 도포한 후 패터닝하여 소자 격리 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 2 패드 질화막을 선택적으로 제거하여 제 2 패드 질화막 패턴을 형성하는 단계와, 상기 감광막을 제거하고 상기 제 2 패드 질화막 패턴을 마스크로 이용하여 상기 패드 산화막, 제 1 패드 질화막, 반도체 기판을 선택적을 제거하여 셀 영역과 페리 영역에 서로 다른 깊이를 갖는 제 1, 제 2 트랜치를 동시에 형성하는 단계와, 상기 제 1, 제 2 패드 질화막 및 패드 산화막을 제거하는 단계와, 상기 제 1, 제 2 트랜치의 내부에 절연막을 충진하여 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
DTI, STI, 소자 격리막
Description
도 1a 내지 도 1c는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드 산화막
23 : 제 1 패드 질화막 24 : 제 2 패드 질화막
25 : 감광막 26 : 제 1 트랜치
27 : 제 2 트랜치 28 : 소자 격리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜치(trench) 깊이를 서로 다르게 형성하여 소자를 격리하는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.
상기와 같은 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀 영역의 면적이 0.2μm2 이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.
한편, NAND-형 플래시 소자는 집적도 측면에서 NOR-형 보다 유리하나, 주변 회로부가 상대적으로 높은 전압을 필요로 하므로 불안정한 소자 구동 및 전력 소모가 커지는 단점이 있다.
이에 대한 해결책으로 셀 영역에서 트리플(triple) P-웰을 셀간 분리하여 사용함으로서 게이트 전압을 반감하여 사용하는 방법이 있다.
그러나 페리 영역은 트리플 P-웰을 분리하여 사용할 필요가 없으며, ESD(Electro Static Discharge) 영역은 웰간의 펀치스로우를 이용하여야 함으로 DTI(Deep Trench Isolation)를 적용하기가 어렵다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 격리영역 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 셀(cell) 영역과 페리(peri) 영역으로 정의된 반도체 기판(11)상에 제 1 감광막(12)을 도포한 후, 노광 및 현상공정으로 소자 분리막이 형성될 반도체 기판(11)의 셀영역에만 사진 식각 공정으로 DTI(Deep Trench Isolation)를 갖는 제 1 트랜치(13)를 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 감광막(12)을 제거하고, 상기 반도체 기판(11)의 전면에 제 2 감광막(14)을 도포한 후, 노광 및 현상공정으로 소자 분리막이 형성될 반도체 기판(11)의 페리 영역에만 사진 식각 공정으로 STI(Shallow Trench Isolation)를 갖는 제 2 트랜치(15)를 형성한다.
도 1c에 도시한 바와 같이, 상기 제 2 감광막(14)을 제거하고, 상기 제 1, 제 2 트랜치(13,15)를 포함한 반도체 기판(11)의 전면에 소자격리용 절연막을 적층하여 CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 제 1, 제 2 트랜치(13,15)를 충진하는 소자 격리막(16)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 격리영역 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 셀 영역에 DTI를 형성한 후에 감광막을 도포하고 페리 영역에 STI를 형성함으로서 공정이 복잡하고 기판에 폴리머(polymer) 성분의 감광막이 직접 닿는 것을 피하기 어려워 이로 인하여 기판에 원하지 않는 불순물이 주입되어 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정을 단순화시킴과 동시에 폴리머에 의해 소자의 신뢰성이 저하되는 것을 방지하도록 한 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리영역 형성방법은 셀 영역과 페리 영역으로 정의된 반도체 기판의 전면에 패드 산화막 및 제 1 패드 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 셀 영역에 형성된 제 1 패드 질화막을 제거하는 단계와, 상기 반도체 기판의 전면에 제 2 패드 질화막을 형성하는 단계와, 상기 제 2 패드 질화막상에 감광막을 도포한 후 패터닝하여 소자 격리 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 2 패드 질화막을 선택적으로 제거하여 제 2 패드 질화막 패턴을 형성하는 단계와, 상기 감광막을 제거하고 상기 제 2 패드 질화막 패턴을 마스크로 이용하여 상기 패드 산화막, 제 1 패드 질화막, 반도체 기판을 선택적을 제거하여 셀 영역과 페리 영역에 서로 다른 깊이를 갖는 제 1, 제 2 트랜치를 동시에 형성하는 단계와, 상기 제 1, 제 2 패드 질화막 및 패드 산화막을 제거하는 단계와, 상기 제 1, 제 2 트랜치의 내부에 절연막을 충진하여 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격링영역 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 셀 영역과 페리 영역으로 정의된 반도체 기판(21)의 전면에 패드 산화막(22)을 200 ~ 500Å 두께로 형성하고, 상기 패드 산화막(22)상에 제 1 패드 질화막(23)을 200 ~ 2000Å 두께로 형성한다.
이어, 포토 및 식각공정을 통해 셀 영역에 형성된 제 1 패드 질화막(23)만을 선택적으로 식각한다.
도 2b에 도시한 바와 같이, 상기 페리 영역에만 형성된 제 1 패드 질화막(23)을 포함한 반도체 기판(21)의 전면에 제 2 패드 질화막(24)을 200 ~ 2000Å 두께로 형성한다.
여기서 상기 반도체 기판(21)의 셀 영역은 제 2 패드 질화막(24)만이 형성되고, 상기 반도체 기판(21)의 페리 영역에는 제 1, 제 2 패드 질화막(23,24)이 적층되어 형성됨으로 셀 영역과 페리 영역에 형성된 질화막의 두께가 서로 다르게 된다.
도 2c에 도시한 바와 같이, 상기 제 2 패드 질화막(24)상에 감광막(25)을 도포한 후, 노광 및 현상공정으로 소자 격리막이 형성될 영역이 오픈되도록 감광막(25)을 패터닝한다.
이어, 상기 패터닝된 감광막(25)을 마스크로 이용하여 상기 제 2 패드 질화막(24)을 선택적으로 제거하여 제 2 패드 질화막 패턴(24a)을 형성한다.
도 2d에 도시한 바와 같이, 상기 감광막(25)을 제거하고, 상기 제 2 패드 질화막 패턴(24a)을 마스크로 이용하여 상기 패드 산화막(22) 및 제 1 패드 질화막(23) 그리고 반도체 기판(21)을 선택적으로 제거하여 서로 다른 깊이를 갖는 제 1 트랜치(26) 및 제 2 트랜치(27)를 동시에 형성한다.
여기서 상기 제 1 트랜치(26)는 1㎛ ~ 2㎛의 깊이를 갖는 DTI이고, 상기 제 2 트랜치(27)는 외부의 고전압 입력 신호에 대하여 소자를 보호하기 위한 전류 경로(current path) 형성을 위하여 2000 ~ 4000Å 깊이를 갖는 STI이다.
도 2e에 도시한 바와 같이, 상기 제 1, 제 2 패드 질화막(23,24) 및 패드 산화막(22)을 제거하고, 상기 제 1, 제 2 트랜치(26,27)를 포함한 반도체 기판(21)의 전면에 소자격리용 절연막을 적층하여 CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 제 1, 제 2 트랜치(26,27)를 충진하는 소자 격리막(28)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리영역 형성방법은 다음과 같은 효과가 있다.
첫째, 셀 및 페리 영역의 패드 질화막 두께를 다르게 형성하여 트랜치의 깊이를 서로 다르게 형성함으로서 저전압의 안정적인 동작 원리를 갖도록 하는 NAND형 플래시 소자를 제조할 수 있다.
둘째, 감광막을 이용한 셀 및 페리 영역의 트랜치를 별도로 형성하는 종래보다 공정을 단순화시킬 수 있고, 감광막의 폴리머에 의한 기판으로 불순물 침투를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (3)
- 셀 영역과 페리 영역으로 정의된 반도체 기판의 전면에 패드 산화막 및 제 1 패드 질화막을 차례로 형성하는 단계;상기 반도체 기판의 셀 영역에 형성된 제 1 패드 질화막을 제거하는 단계;상기 반도체 기판의 전면에 제 2 패드 질화막을 형성하는 단계;상기 제 2 패드 질화막상에 감광막을 도포한 후 패터닝하여 소자 격리 영역을 정의하는 단계;상기 패터닝된 감광막을 마스크로 이용하여 상기 제 2 패드 질화막을 선택적으로 제거하여 제 2 패드 질화막 패턴을 형성하는 단계;상기 감광막을 제거하고 상기 제 2 패드 질화막 패턴을 마스크로 이용하여 상기 패드 산화막, 제 1 패드 질화막, 반도체 기판을 선택적을 제거하여 셀 영역과 페리 영역에 서로 다른 깊이를 갖는 제 1, 제 2 트랜치를 동시에 형성하는 단계;상기 제 1, 제 2 패드 질화막 및 패드 산화막을 제거하는 단계;상기 제 1, 제 2 트랜치의 내부에 절연막을 충진하여 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 패드 질화막은 200 ~ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서, 상기 패드 산화막은 200 ~ 500Å두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
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