JP2008004807A - ヘテロ接合バイポーラトランジスタ - Google Patents
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Abstract
【課題】ベースコレクタ耐圧と電流増幅率を確保し、ベース抵抗を低減したヘテロ接合バイポーラトランジスタを提供する。
【解決手段】基板表面上に、エミッタコンタクト領域、第1の半導体材料からなるエミッタ領域、前記第1の半導体材料よりも禁制帯幅の小さな第2の半導体からなるベース領域、前記第1の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第1の半導体材料よりも禁制幅の大きな第3の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタである。
【選択図】なし
【解決手段】基板表面上に、エミッタコンタクト領域、第1の半導体材料からなるエミッタ領域、前記第1の半導体材料よりも禁制帯幅の小さな第2の半導体からなるベース領域、前記第1の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第1の半導体材料よりも禁制幅の大きな第3の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタである。
【選択図】なし
Description
本発明は、横型バイポーラトランジスタに関する。更に詳しくは、ベース・コレクイタ耐圧および電流増幅率が高く、ベース抵抗の低い電力用横型バイポーラトランジスタに関する。
従来の横型バイポーラトランジスタとしては、例えば半導体材料としてGaNおよびAlGaNを用いた構造が知られていた(特許文献1)。この構造を模式的に示すと、例えば図2の縦断面構造図に示されるような構造である。図2では、基板21上に、p型GaNからなる第1のベース層51、p型AlGaNからなる第2のベース層52、p型GaNからなる第3のベース層53を介して、n型GaNからなるエミッタ領域24、n型GaNからなるコレクタ領域23が形成されている。エミッタ電極29、ベース電極30、コレクタ電極31はそれぞれ、エミッタ領域24、第1のベース層51、コレクタ領域23に接して形成されている。ここで、第2のベース層は第1および第3のベース層に比較して禁制帯が大きいため、エミッタ領域24から第3のベース層53に注入された電子が基板21側へ漏れることなく、コレクタ領域23に到達でき、電流増幅率を向上できる特徴がある。
メサ型npnバイポーラトランジスタでは、エミッタ層からベース層に注入された電子の横方向拡散ならびに再結合と、高濃度ベースコンタクト領域−エミッタメサ間距離とにトレードオフが存在する結果、電流増幅率の向上とトランジスタサイズの小型化を両立できなかった。以下、従来技術を参酌しつつ、課題を詳細説明する。
前述の従来技術では、ベース・コレクタ耐圧が、図2に示す、コレクタ領域23の横方向の厚さWではなく、深さ方向の厚さdで決定される。基板21がGaNであればdを十分に大きくすることが可能である。しかし、現状のGaN基板の口径は最大2インチと小さく、極めて高価であるため、通常、Si、SiC等の材料が基板21として用いられる。ところが、基板との熱膨張係数差に起因した応力がGaNエピタキシャル成長膜に内在し、dが2μmを超えるとクラックが入ってしまう。このため、クラックの発生しない状況下ではWを大きくしてもベース・コレクタ耐圧の上がらないという第1の課題があった。
また、従来技術では、エミッタ・ベース接合にホモ接合を用いているため、電流増幅率が低いという第2の課題があった。
さらに、従来技術では、p型GaNベース中のアクセプタ準位が深く、固溶限界も低いため、ベース抵抗を下げるのが困難であるという第3の課題もあった。
本発明は、上記3つの各課題を解決するためになされたものである。更には、実用上十分なベース・コレクタ耐圧ならびに電流増幅率を確保でき、ベース抵抗の低減にも適した電力用ヘテロ接合バイポーラトランジスタを提供することを目的とする。本発明のヘテロ接合バイポーラトランジスタは、いわゆる横型ヘテロ接合バイポーラトランジスタに適しており、又、用途として電力用に好適である。
本願発明の第1の形態は、基板表面上に、エミッタコンタクト領域、第1の半導体材料からなるエミッタ領域(禁制帯幅:Eg2)、前記第1の半導体材料よりも禁制帯幅の小さな第2の半導体からなるベース領域(禁制帯幅:Eg1)、前記第1の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成し、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第1の半導体材料よりも禁制幅の大きな第3の半導体材料(禁制帯幅:Eg3)からなるバッファ層を有するとともに、エミッタ電極、ベース電極、コレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、前記コレクタ領域に接して形成するようにしたものである。尚、上記のように禁制帯幅の関係は、Eg2<Eg1<Eg3である。こうして、本構造によって、基本的に上記第1の課題を解決することが出来る。
又、本願発明の第2の形態は、更に、上記エミッタ領域および上記コレクタ領域をn型InGaN、上記ベース領域をp型多結晶Si、上記バッファ層をAlGaNから構成するようにしたものである。本構造によって、上記第2の課題を解決することが出来る。
更に、本願発明の第3の形態は、更に、上記ベース領域中のアクセプタ密度を上記エミッタ領域中のドナー密度よりも高くしたものである。本構造によって、上記第3の課題の解決することが出来る。
アクセプタ密度とドナー密度は、例えば、エミッタ領域中の典型的なドナー密度3x1017cm−3に対し、ベース領域中のアクセプタ密度を従来技術の1x1016cm−3程度、本発明の2x1019cm−3程度と大幅に高くしても、実用上問題のない電流増幅率を確保できる。
本願発明によれば、前記第1より第3の各構成を、適宜合わせ持たせることによって、各効果を合わせ実現することが可能である。
更に、本願発明は、前記第3の形態に基づいて、GaNまたはGaNを主成分とする半導体混晶に対する導体層の接触抵抗低減を実現した半導体装置を提供することが出来る。即ち、GaNまたはGaNを主成分とする半導体混晶層とオーミック電極との間に、多結晶Si層が存在する形態の半導体装置である。この形態については、「発明を実施するための最良の形態」の欄において、詳述される。
本発明の第1の構成によれば、バイポーラトランジスタにおいて、実用上十分なベース・コレクタ耐圧を実現できる効果がある。本発明の第2の構成によれば、電流増幅率を向上できる効果がある。更に、本発明の第3の構成によれば、ベース抵抗を低減できる効果がある。
従って、本発明は、上記3つの構成を合わせ持たせることで、実用上十分なベース・コレクタ耐圧ならびに電流増幅率を確保でき、ベース抵抗の低減にも適したヘテロ接合バイポーラトランジスタを提供することができる。又、本発明は横型電力用バイポーラトランジスタに用いて好適である。
本願発明の具体的な実施の形態を説明するに先立って、本発明の上記各手段の効果を説明する。図1、図9および図10を参酌する。図1は、代表的な横型バイポーラトランジスタの縦断面構造図、図9は、その平面図、図10は図9のA−A断面でのバンド構造を示す模式図である。
図1に示される横型バイポーラトランジスタの縦断面構造図を参酌する。基板1上に、アンドープAlGaNからなるバッファ層2を介し、高ドープn型InGaNからなるエミッタコンタクト領域5、n型InGaNからなるエミッタ領域4、p多結晶Siからなるベース領域8、n型InGaNからなるコレクタ領域3、高ドープn型InGaNからなるコレクタコンタクト領域6が、基板1表面に平行な方向に順次形成されている。そして、エミッタコンタクト領域5、ベース領域8、コレクタコンタクト領域6のそれぞれに接して、エミッタ電極9、ベース電極8、コレクタ電極12が形成されている。尚、それぞれの電極上には、表面保護膜であるSiON膜7にコンタクト孔を開ける形で、AlまたはAuからなる配線10、11、13が設けられている。図9は図1の平面図であり、各領域の構成を確認できるように、図1から表面保護膜7を除去した状態を図示している。図9では、図1と同じ部位は同じ符号が付されている。
アンドープAlGaNからなるバッファ層2は、AlNモル比が0.2を超えるとほぼ絶縁体であり、従来技術と異なり、コレクタ領域3と基板1との間に導電層が存在しない構造となる。このため、ベース・コレクタ耐圧がコレクタ領域3の深さ方向の厚さで制限されることはなく、ベース領域8とコレクタコンタクト領域12との距離を広げることにより、ベース・コレクタ耐圧を高くできる効果がある。
図10には、図9の切断面A−Aにおける、半導体領域のバンド構造模式図を示した。即ち、エミッタコンタクト領域5、エミッタ領域4、ベース領域8、コレクタ領域3、及びコレクタコンタクト領域6が順次、それそれに接して配置されている。上部の曲線は導電帯の下端、下部の曲線は価電子帯の上端を示している。
エミッタ領域4およびコレクタ領域6をIn0.2Ga0.8Nとすることにより、エミッタ・ベース接合ならびにベース・コレクタ接合における伝導帯不連続量ΔEcをほぼ零にできる一方、価電子帯不連続量ΔEvを約1.8eVと熱エネルギーkT(室温で26meV、但し、kはボルツマン定数、Tは絶対温度)に比較して極めて大きくできる。よって、従来のホモ接合バイポーラトランジスタに比較して、ベース領域からエミッタ領域への正孔の逆注入が無視できる程度に小さくできるため、電流増幅率を実用レベルの50以上に高くできる効果がある。尚、エミッタ領域およびコレクタ領域に用いるInGaN中のInNモル比は0.1以上あれば同様な効果が得られるが、0.3を超えると格子不整合の問題から転位密度が増大し、再結合電流が増える。この結果、電流増幅率が50を下回ってしまうため、InNモル比は0.1から0.3の間が望ましい。電流増幅率のInNモル比に対する変化を図12に例示する。前述の望ましい範囲が、この図より十分理解される。図から理解されるように、InNモル比の範囲、0.1から0.3が好ましい。消費電力低減等の観点から、コレクタ電流に対し、ベース電流を無視できる程度に小さくする必要があり、電流増幅率は望ましくは100以上、実用的には少なくとも50を確保する設計がHBTの場合、一般的である。
更に、上記の巨大なΔEvに基づき、上記ベース領域中のアクセプタ密度を上記エミッタ領域中のドナー密度よりも高くすることが出来る。例えば、上記ベース領域8中のアクセプタとしてB(ボロン)を用い、その密度を、例えば3×1019cm−3と上記エミッタ領域4中の典型的なドナー密度3×1017cm−3よりも100倍程度高くしても、電流増幅率の劣化を極めて小さくできる。このため、従来のp型GaNベースでは困難だったベース抵抗の低減を容易に実施できる効果も生ずる。
つぎに、図面を参照しながら本発明の横型ヘテロ接合バイポーラトランジスタをその製造工程とともに説明をする。
<実施例1>
本発明の第1の実施例として、InGaN/多結晶Si/InGaNで構成されたnpn型ヘテロ接合バイポーラトランジスタを例示する。装置及びその製造工程を図1、および図3から図9を用いて説明する。尚、このトランジスタを「npn型InGaN/多結晶Si/InGaNヘテロ接合バイポーラトランジスタ」と表記する。
本発明の第1の実施例として、InGaN/多結晶Si/InGaNで構成されたnpn型ヘテロ接合バイポーラトランジスタを例示する。装置及びその製造工程を図1、および図3から図9を用いて説明する。尚、このトランジスタを「npn型InGaN/多結晶Si/InGaNヘテロ接合バイポーラトランジスタ」と表記する。
図1は本発明の第1の実施例であるnpn型InGaN/多結晶Si/InGaNヘテロ接合バイポーラトランジスタの縦断面構造図、図9は平面図である。高抵抗Si基板(抵抗率>1kΩcm、(111)面)1上に、アンドープAl0.2Ga0.8Nからなるバッファ層2を介し、高ドープn型In0.2Ga0.8Nからなるエミッタコンタクト領域5、n型In0.2Ga0.8Nからなるエミッタ領域4、p多結晶Siからなるベース領域8、n型In0.2Ga0.8Nからなるコレクタ領域3、高ドープn型In0.2Ga0.8Nからなるコレクタコンタクト領域6が基板1表面に平行な方向に順次形成される。エミッタコンタクト領域5、ベース領域8、コレクタコンタクト領域6のそれぞれに接して、エミッタ電極9、ベース電極8、コレクタ電極12が形成されている。尚、それぞれの電極上には、表面保護膜であるSiON膜7にコンタクト孔を開ける形で、Al配線10、11、13が設けられている。図9は図1の平面図であり、各領域の構成を確認できるように、図1から表面保護膜7を除去した状態を図示している。
次に、図3から図8を用いて、本トランジスタの製造方法を説明する。図3から図8は製造工程順に示した装置の断面図である。はじめに、高抵抗Si基板(抵抗率>1kΩcm、(111)面)1上に、アンドープAl0.2Ga0.8Nからなるバッファ層(厚さ0.5μm)2、n型In0.2Ga0.8N層(Si密度2x1016cm−3、厚さ1.5μm)3を、汎用の有機金属気相堆積装置を用いて、エピタキシャル成長する(図3)。
続いて、SiON膜あるいはNi等の金属膜を、マスクにエミッタ領域4にSiをイオン打込みする(図4)。この際、エミッタ領域4におけるドナー密度が1017cm−3台(本実施例ではSiのアニール後の活性化率50%を考慮し、最終的なドナー密度が3×1017cm−3)となるように打ち込み量を決定する。尚、アンドープAl0.2Ga0.8Nバッファ層2の一部にもSiは打込まれるが、活性化アニールを経ても、アンドープAl0.2Ga0.8Nバッファ層2中のSiはほとんど活性化しないため、その影響は無視してよい。
次に、エミッタコンタクト領域5およびコレクタコンタクト領域6となる領域に、上記エミッタ領域形成と同様なマスクを用いて、Siをイオン打込みする。この際、エミッタコンタクト領域5およびコレクタコンタクト領域6におけるドナー密度が1019cm−3台となるように打ち込み量を決定する。尚、アンドープAl0.2Ga0.8Nバッファ層2の一部にもSiは打込まれるが、活性化アニールを経ても、アンドープAl0.2Ga0.8Nバッファ層2中のSiはほとんど活性化しないため、その影響は無視してよい。そして、1200℃程度の温度にて、エミッタ領域4、エミッタコンタクト領域5およびコレクタコンタクト領域6に打込んだSiの活性化アニールを行う。その後、リフトオフ法を用いて、Ti/Ni等のn型電極をエミッタコンタクト領域5上およびコレクタコンタクト領域6上に形成する(図5)。
続いて、SiON膜7を全面堆積し、ベースを形成する領域にあたるエミッタ領域4およびコレクタ領域3を、ホトリソグラフィーおよびドライエッチングにより除去する。この際、In0.2Ga0.8NのエッチングレートがAl0.2Ga0.8Nのエッチングレートより大きな条件でエッチングを行っても選択比を零にするのは困難であるため、アンドープAl0.2Ga0.8Nバッファ層2をオーバーエッチすることになる。しかし、オーバーエッチ量がバッファ層2の厚み(本実施例の場合0.5μm)以下であれば問題ない(図6)。
そして、化学的気相堆積法を用いて、Bドープ多結晶Si(活性化B密度3×1019cm−3)を全面に形成する。続いて、ホトリソグラフィーおよびドライエッチングにより、ベース領域8のみ多結晶Siを残す(図7)。
その後、SiON膜7を再度堆積し(図8)、エミッタ電極9、ベース領域8における多結晶Si、コレクタ電極12上部をホトリソグラフィーおよびドライエッチングにより開口し、全面にAlを堆積する。最後に、ホトリソグラフィーおよびドライエッチングによりAlをパタンニングし、エミッタ配線10、ベース配線11、コレクタ配線13を形成し、横型ヘテロ接合バイポーラトランジスタを完成させる。
本実施例によれば、アンドープAl0.2Ga0.8Nからなるバッファ層2は絶縁体であり、従来技術と異なり、コレクタ領域3と基板1との間に導電層が存在しない構造となるため、ベース・コレクタ耐圧がコレクタ領域3の深さ方向の厚さ(本実施例の場合1.5μm)で制限されることはなく、ベース領域8とコレクタコンタクト領域12との距離を例えば15μmと広げることにより、ベース・コレクタ耐圧を1kVと高くできる効果がある。
また、本実施例によれば、エミッタ・ベース接合ならびにベース・コレクタ接合における伝導帯不連続量ΔEcがほぼ零、価電子帯不連続量ΔEvが約1.8eVと理想的なダブルヘテロ構造が実現できるため、従来のホモ接合バイポーラトランジスタに比較して、ベース領域からエミッタ領域への正孔の逆注入が無視できる程度に小さくでき、電流増幅率を高くできる効果がある。
更に、本実施例によれば、従来のp型GaNにおける室温で1×1017cm−3以下と低い正孔密度の代わりに、3×1019cm−3と極めて高い正孔密度を多結晶Si中で実現できる。このため、従来のp型GaNベースでは困難だったベース抵抗の低減を容易に実施できる効果もある。
<実施例2>
本例は、横型ヘテロ接合バイポーラトランジスタを複数、一つの基板に形成した例である。本発明の第1の実施例である横型ヘテロ接合バイポーラトランジスタを図11に示すように、同一チップ上にアンドープAl0.2Ga0.8Nバッファ層2を共通に複数配置し、更にそれぞれのエミッタ配線10、ベース配線11、コレクタ配線13どうしを接続してマルチフィンガー横型ヘテロ接合バイポーラとする。
本例は、横型ヘテロ接合バイポーラトランジスタを複数、一つの基板に形成した例である。本発明の第1の実施例である横型ヘテロ接合バイポーラトランジスタを図11に示すように、同一チップ上にアンドープAl0.2Ga0.8Nバッファ層2を共通に複数配置し、更にそれぞれのエミッタ配線10、ベース配線11、コレクタ配線13どうしを接続してマルチフィンガー横型ヘテロ接合バイポーラとする。
本実施例によれば、実用上十分なベース・コレクタ耐圧と電流増幅率を実現し、ベース抵抗も低減できた高電力用横型バイポーラトランジスタを実現できる効果がある。
<実施例3>
本発明の第3の実施例は、GaNまたはGaNを主成分とする半導体混晶層とオーミック電極との間に、多結晶Si層が存在する形態の半導体装置の例である。
本発明の第3の実施例は、GaNまたはGaNを主成分とする半導体混晶層とオーミック電極との間に、多結晶Si層が存在する形態の半導体装置の例である。
尚、本例では、半導体混晶(Eg4)と多結晶Si層(Eg5)のバンド幅の関係は、Eg4>Eg5となし、半導体混晶の材料は、多結晶Siの形成温度(600℃−800℃)で分解しないIII−V族化合物半導体の条件として、V族元素の蒸気圧が低いこと、すなわち、V族元素としてP、As、Sbは不可で、Nである必要がある。V族元素がNであるIII−V族化合物半導体にはAlN、GaN、InNがあるが、AlNモル比が0.5を超えたAlGaNでは絶縁体に近づき、半導体としてドーピング制御が困難となる。一方、InNモル比が0.5を越えたInGaNでは、多結晶Siの形成温度において、Inが表面から離脱して荒れてしまう問題がある。よって、GaNあるいはGaNを主成分とする材料、(代表例はAlxGayIn1−x−yNである)が多結晶Siとの組み合わせにおいて最適なIII−V族化合物半導体あるいは混晶となる。尚、前述のAlxGayIn1−x−yNは、0≦x<0.5、0.5≦y≦1が好適である。
半導体混晶−多結晶Si層−導体層の関係は、積層となした。しかし、横方向に並置した形態をもとり得る。
半導体混晶は母材であるとして、多結晶Si層の厚さの範囲は、接触抵抗低減の観点から母材を均一にカバーしたほうが望ましく、10nm以上の厚さがあれば十分である。
本例では、GaNあるいはGaNを主成分とするn型半導体と金属とのショットキーバリア高さは0.7eV程度と大きい。それに対し、多結晶Siを1x1019cm−3と高濃度にドーピングすることにより、多結晶Siと金属との接触抵抗は無視できるほどに小さくなり、GaNあるいはGaNを主成分とするn型半導体と多結晶Siとの伝導帯不連続は0.3eV程度と小さいことから、GaNあるいはGaNを主成分とするn型半導体と金属との間の接触抵抗は、界面に多結晶Siを挿入することにより小さくできる。
具体的な例は、本発明の発光ダイオードへの適用例である。即ち、具体的には、実施例1に用いたGaN系化合物半導体への多結晶Siの適用形態を、In0.2Ga0.8N発光ダイオードに転用した例である。本例を、図13から図16を用いて説明する。図13および図15は従来技術によるIn0.2Ga0.8N発光ダイオードに関するものである。図13はその断面図、図15はその平面図である。図14および図16は本実施例によるIn0.2Ga0.8N発光ダイオードに関するものである。図14は断面図、図16は平面図である。
図13および図15に見られる従来型のIn0.2Ga0.8N発光ダイオードは次の構造を有する。サファイヤ基板61上に、n型GaN層(厚さ2μm、Si濃度1×1018cm−3)62、アンドープIn0.2Ga0.8N活性層(厚さ1μm)63、p型GaN層(厚さ2μm、Mg濃度1x1018cm−3)64からなるダブルヘテロ構造を有機金属気相エピタキシー法により成長する。この後、p型電極(Ti/Al)65を形成後、ホトロソグラフィーおよびエッチングによりn型GaN層62表面を露出させる。この露出したn型GaN層62表面に、n型電極(Ti/Ni)67を形成する。ところが、n型電極67とn型GaN層62との接触抵抗が高いため、大きなオーミック損失に起因した素子の自己発熱から、発光効率も低下する問題があった。
それに対し、図14および図16に見られる本発明のIn0.2Ga0.8N発光ダイオードは、次の構造を有する。即ち、前述の従来型の構造に対して、n型電極67とn型GaN層62との間に、多結晶Si層(厚さ0.1μm、P濃度1×1020cm−3)66を挿入した。この結果、n型電極67とn型GaN層62との接触抵抗が低減できる。その他の構成は、前述の従来型の例と同様である。
本実施例によれば、In0.2Ga0.8N発光ダイオードの動作時の温度上昇を抑制できる結果、発光効率を高く維持できる効果がある。尚、本実施例では発光ダイオードに関して説明したが、電極接触抵抗を低減する目的で、半導体レーザ等のGaN系光素子全般や、接合型電界効果トランジスタ等のGaN系電子素子全般に対しても、全く同様に適用できるのはもちろんである。
<実施例4>
本発明の第4の実施例は、第3の実施例と同様、GaNまたはGaNを主成分とする半導体混晶層とオーミック電極との間に、多結晶Si層が存在する形態の半導体装置の例である。
本発明の第4の実施例は、第3の実施例と同様、GaNまたはGaNを主成分とする半導体混晶層とオーミック電極との間に、多結晶Si層が存在する形態の半導体装置の例である。
具体的な例は、本発明の超高速LSI(Large Scale Integrated Circuits)への適用例である。即ち、具体的には、実施例1に用いたGaN系化合物半導体への多結晶Siの適用形態を、GaNをn型チャネルに有する電界効果トランジスタ(FET)に転用した例である。本例を、図17から図27を用いて説明する。図27は超高速nチャネルGaNFET96と超高速pチャネルGeFET103とからなる超高速相補型FET103を、Si(100)基板79上に形成した従来型SiCMOSFET92と同一チップ上に混載した超高速LSIの縦断面構造図である。また、図17から図26は図27の製造工程順を示す縦断面構造図である。
始めに、Si(111)基板71上に有機金属気相エピタキシー法により、アンドープAlGaNバッファ層(AlNおよびAlGaN混晶を積層、厚さ0.2μm)72、アンドープGaNバッファ層(厚さ0.3μm)73、アンドープAlGaNエッチストップ層(AlNモル比0.05、厚さ0.1μm)74、アンドープGaN層(厚さ1μm)75、アンドープAlGaN層(AlNモル比0.25、厚さ0.3μm)76を成長した。基板71にSi(111)面を用いたため、成長したGaNおよびAlGaNは全て六方晶となった。また、アンドープGaN層75とアンドープAlGaN層76の界面でアンドープGaN層75側に、自然分極ならびにピエゾ分極に伴う二次元電子ガス(シート電子濃度1x1013cm−2、電子移動度2000cm2/Vs)が形成された。その後、化学的気相堆積法により、SiO2膜(厚さ0.5μm)78を堆積した(図17)。
次に、試料のSiO2表面をSi(100)基板79表面に接して設置し、1000℃にて荷重をかけて両表面を融着させた(図18)。
その後、Si(100)基板79をガラス基板に接着剤で貼り付け、研磨機を用いてSi(111)71基板を裏面から厚さ50μmにまで薄層化した(図19)。
そして、ホトリソグラフィーおよびドライエッチングにより、nチャネルGaNFET96形成領域以外のSi(111)基板71、アンドープAlGaNバッファ層72、アンドープGaNバッファ層73、アンドープAlGaNエッチストップ層74、アンドープGaN層75、アンドープAlGaN層76を除去した。その後、化学的気相堆積法を用いて、SiO2膜(厚さ0.5μm)80をほぼ等方的に形成後、ホトリソグラフィーおよびドライエッチングを用いて、SiCMOSFET92形成領域のSiO2膜80を除去した。続いて、ホトリソグラフィー、イオン打込み、および活性化アニールにより、p型Siウエル81ならびにn型Siウエル82を形成した。さらに、ホトリソグラフィーおよびドライエッチングを用いて、素子間分離用トレンチを形成し、SiO2膜の堆積ならびにエッチバックにより、素子間分離領域83を形成した(図20)。
続いて、ゲート絶縁膜(SiO2)84およびゲート電極(多結晶Si)85を化学的気相堆積法、ホトリソグラフィー、およびドライエッチングにより形成した(図21)。
その後、ホトリソグラフィー、イオン打込み、および活性化アニールにより、高濃度n型Si猟領域86と高濃度p型Si領域87を形成した。そして、n型オーミック電極88、p型オーミック電極89を形成し、nチャネルSiMOSFET90ならびにpチャネルSiMOSFET91からなるSiCMOSFET92を作製した(図22)。
次に、化学的気相堆積法を用いて表面全面をSiO2で覆った後、ホトリソグラフィーおよびドライエッチングを用いて、nチャネルGaNFET96形成領域のSiO2を除去した。そして、Si(111)基板71、アンドープAlGaNバッファ層72、およびアンドープGaNバッファ層73の一部をドライエッチングを用いて除去した。その後、ウエットエッチングを用いて、アンドープGaNバッファ層73の残りを除去し、アンドープAlGaNエッチストップ層74を露出させた(図23)。
その後、高融点金属(WSi)をスパッタ法により堆積し、ホトリソグラフィーおよびドライエッチングによりゲート電極93を形成した。そして、ゲート電極93をマスクに、Siイオン打込みおよび活性化アニールにより、高濃度n型GaN領域94を形成した。続いて、多結晶Siを全面堆積し、高濃度n型GaN領域94上にのみ多結晶Si95を残し、オーミック電極との接触抵抗を下げるための介在層とした(図24)。
次に、化学的気相堆積法により表面全面にSiO2を堆積後、ホトリソグラフィーおよびドライエッチングを用いて、p型GeFET102形成領域のみSiO2を除去した。そして、アンドープSiGeバッファ層(厚さ0.5μm)97およびp型Ge層(厚さ0.2μm)98を超高真空気相エピタキシャル成長により選択成長した(図25)。
その後、高融点金属(WSi)をスパッタ法により堆積し、ホトリソグラフィーおよびドライエッチングによりゲート電極99を形成した。そして、ホトリソグラフィー、イオン打込み、および活性化アニールにより、高濃度p型Ge/SiGe領域100を形成した。続いて、多結晶Siを全面堆積し、高濃度p型Ge/SiGe領域100上にのみ多結晶Si101を残し、オーミック電極との接触抵抗を下げるための介在層とした(図26)。
最後に、層間絶縁膜SiO278を堆積し、ホトリソグラフィーによりコンタクトホールを形成後、表面全面にAlを堆積し、ホトリソグラフィーおよびドライエッチングによりAl配線106を形成して、nチャネルSiMOSFET90とpチャネルSiMOSFET91からなるSiCMOSFET92、およびnチャネルGaNFET96とpチャネルGeFET102からなる超高速相補型FET103からなる混成LSIを作製した(図27)。尚、図27での各部詳細は、新たに形成された層間絶縁膜SiO278とAl配線106を除いて、これまでの図面と同様であり、且つ煩雑であるので、参照符号は省略する。
本実施例によれば、従来、接触抵抗が高かったn型GaNとオーミック電極との界面に多結晶Siを用いることによって、接触抵抗を下げて超高速動作が可能となるとともに、アロイ電極やAu配線、およびそれらのリフトオフ形成といった高集積化に不向きなGaN等の化合物半導体プロセスを用いずに、多結晶SiとAl配線、およびそれらのドライエッチ形成といったSiLSIと共通のプロセスを用いることができる結果、GaN をnチャネルに用いても、集積度を落とさずにLSIが高速化できる効果がある。ここで、GaNはGaAsやGaP、GaSbといったV族元素の蒸気圧が高い化合物半導体と異なり、1100℃程度の高温までNの再蒸発がなく、SiLSIプロセスとの整合性がよいことも、本実施例における混載LSIに実現に寄与していることを付記しておく。
なお、本実施例では多結晶Siが接する半導体として取り上げたが、実施例3同様、GaNを主成分とする混晶であれば同様な効果が得られるのはもちろんである。
なお、本実施例では多結晶Siが接する半導体として取り上げたが、実施例3同様、GaNを主成分とする混晶であれば同様な効果が得られるのはもちろんである。
1、21…基板、2…バッファ層、3、23…コレクタ領域、4、24…エミッタ領域、5…エミッタコンタクト領域、6…コレクタコンタクト領域、7…表面保護、8…ベース領域、9、29…エミッタ電極、10…エミッタ配線、11…ベース配線、12、31…コレクタ電極、13…コレクタ配線、30…ベース電極、51…第1のベース層、52…第2のベース層、53…第3のベース層、61…サファイヤ基板、62…n型GaN層、63…InGaN層、64…p型GaN層、65…p型電極、66…n型多結晶Si、67…n型電極、71…Si(111)基板、72…AlGaNバッファ層、73…GaNバッファ層、74…AlGaNエッチストップ層、75…GaN層、76…AlGaN層、77…二次元電子ガス、78、80…SiO2、79…Si(100)基板、81…p型Siウエル、82…n型Siウエル、83…素子間分離SiO2領域、84…ゲート絶縁膜、85…ゲート電極、86…高濃度n型Si領域、87…高濃度p型Si領域、88…n型オーミック電極、89…p型オーミック電極、90…nチャネルSiMOSFET、91…p型チャネルSiMOSFET、92…SiCMOSFET、93、99…高融点ゲート金属、94…高濃度n型GaN領域、95、101…多結晶Si、96…nチャネルGaNFET、97…SiGeバッファ層、98…Ge層、100…高濃度p型Ge領域、102…pチャネルGeFET、103…超高速相補型FET。
Claims (11)
- 基板表面上に、エミッタコンタクト領域、第1の半導体材料からなるエミッタ領域、前記第1の半導体材料よりも禁制帯幅の小さな第2の半導体からなるベース領域、前記第1の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第1の半導体材料よりも禁制幅の大きな第3の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたことを特徴とするヘテロ接合バイポーラトランジスタ。
- 上記エミッタ領域および上記コレクタ領域はn型InGaN、上記ベース領域はp型多結晶Siからなることを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
- 上記エミッタ領域および上記コレクタ領域はInNモル比が0.1以上0.3以下のn型InGaN、上記ベース領域はp型多結晶Siからなることを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
- 前記基板表面上に、第1の半導体材料からなるエミッタ領域、前記第1の半導体材料よりも禁制帯幅の小さな第2の半導体からなるベース領域、前記第1の半導体材料からなるコレクタ領域、が前記基板表面に平行な方向に順次形成された横型ヘテロ接合バイポーラトランジスタであることを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
- 上記ベース領域中のアクセプタ密度は上記エミッタ領域中のドナー密度よりも高いことを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
- 上記ベース領域中のアクセプタ密度は上記エミッタ領域中のドナー密度よりも高いことを特徴とする請求項2記載のヘテロ接合バイポーラトランジスタ。
- エミッタコンタクト領域、第1の半導体材料からなるエミッタ領域、前記第1の半導体材料よりも禁制帯幅の小さな第2の半導体からなるベース領域、前記第1の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第1の半導体材料よりも禁制幅の大きな第3の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタの領域が、複数個、同一の半導体基板に形成されていることを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
- エミッタコンタクト領域、第1の半導体材料からなるエミッタ領域、前記第1の半導体材料よりも禁制帯幅の小さな第2の半導体からなるベース領域、前記第1の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第1の半導体材料よりも禁制幅の大きな第3の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタの領域が、複数個、同一の半導体基板に形成されていることを特徴とする請求項2記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタ電極、ベース電極、及びコレクタ電極のそれぞれが、それぞれの電極どうし接続されてなることを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタ電極、ベース電極、及びコレクタ電極のそれぞれが、それぞれの電極どうし接続されてなることを特徴とする請求項2記載のヘテロ接合バイポーラトランジスタ。
- GaNまたはGaNを主成分とする半導体混晶領域とオーミック電極とを有し、且つ前記GaNまたはGaNを主成分とする半導体混晶領域と前記オーミック電極との間に、多結晶Si層が存在することを特徴とする半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9059016B1 (en) | 2014-02-14 | 2015-06-16 | International Business Machines Corporation | Lateral heterojunction bipolar transistors |
JP2017011070A (ja) * | 2015-06-19 | 2017-01-12 | 株式会社デンソー | 窒化物半導体装置およびその製造方法 |
DE102021213222A1 (de) | 2020-12-02 | 2022-06-02 | Disco Corporation | Bearbeitungsvorrichtung |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080173895A1 (en) * | 2007-01-24 | 2008-07-24 | Sharp Laboratories Of America, Inc. | Gallium nitride on silicon with a thermal expansion transition buffer layer |
RU2472255C2 (ru) * | 2007-12-14 | 2013-01-10 | Конинклейке Филипс Электроникс Н.В. | Органическое светоизлучающее устройство с регулируемой инжекцией носителей заряда |
JP2020184580A (ja) * | 2019-05-08 | 2020-11-12 | 株式会社村田製作所 | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5038185A (en) * | 1989-11-30 | 1991-08-06 | Xerox Corporation | Structurally consistent surface skimming hetero-transverse junction lasers and lateral heterojunction bipolar transistors |
WO1996016446A1 (de) * | 1994-11-24 | 1996-05-30 | Siemens Aktiengesellschaft | Lateraler bipolartransistor |
EP1094523A3 (en) * | 1999-10-21 | 2003-06-11 | Matsushita Electric Industrial Co., Ltd. | Lateral heterojunction bipolar transistor and method of fabricating the same |
JP2002164352A (ja) * | 2000-09-13 | 2002-06-07 | Toshiba Corp | バイポーラトランジスタ、半導体発光素子、及び半導体素子 |
JP3645233B2 (ja) * | 2001-06-07 | 2005-05-11 | 日本電信電話株式会社 | 半導体素子 |
US6794237B2 (en) * | 2001-12-27 | 2004-09-21 | Texas Instruments Incorporated | Lateral heterojunction bipolar transistor |
US7541624B2 (en) * | 2003-07-21 | 2009-06-02 | Alcatel-Lucent Usa Inc. | Flat profile structures for bipolar transistors |
US6908824B2 (en) * | 2003-11-06 | 2005-06-21 | Chartered Semiconductor Manufacturing Ltd. | Self-aligned lateral heterojunction bipolar transistor |
TWI293811B (en) * | 2005-11-22 | 2008-02-21 | Univ Nat Central | Gan heterojunction bipolar transistor with a p-type strained ingan layer and method of fabrication therefore |
-
2006
- 2006-06-23 JP JP2006173730A patent/JP2008004807A/ja not_active Withdrawn
-
2007
- 2007-03-14 US US11/685,796 patent/US20070295994A1/en not_active Abandoned
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9059016B1 (en) | 2014-02-14 | 2015-06-16 | International Business Machines Corporation | Lateral heterojunction bipolar transistors |
JP2017011070A (ja) * | 2015-06-19 | 2017-01-12 | 株式会社デンソー | 窒化物半導体装置およびその製造方法 |
DE102021213222A1 (de) | 2020-12-02 | 2022-06-02 | Disco Corporation | Bearbeitungsvorrichtung |
KR20220077871A (ko) | 2020-12-02 | 2022-06-09 | 가부시기가이샤 디스코 | 가공 장치 |
Also Published As
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