JP2008004807A - ヘテロ接合バイポーラトランジスタ - Google Patents

ヘテロ接合バイポーラトランジスタ Download PDF

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Abstract

【課題】ベースコレクタ耐圧と電流増幅率を確保し、ベース抵抗を低減したヘテロ接合バイポーラトランジスタを提供する。
【解決手段】基板表面上に、エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタである。
【選択図】なし

Description

本発明は、横型バイポーラトランジスタに関する。更に詳しくは、ベース・コレクイタ耐圧および電流増幅率が高く、ベース抵抗の低い電力用横型バイポーラトランジスタに関する。
従来の横型バイポーラトランジスタとしては、例えば半導体材料としてＧａＮおよびＡｌＧａＮを用いた構造が知られていた（特許文献１）。この構造を模式的に示すと、例えば図２の縦断面構造図に示されるような構造である。図２では、基板２１上に、ｐ型ＧａＮからなる第１のベース層５１、ｐ型ＡｌＧａＮからなる第２のベース層５２、ｐ型ＧａＮからなる第３のベース層５３を介して、ｎ型ＧａＮからなるエミッタ領域２４、ｎ型ＧａＮからなるコレクタ領域２３が形成されている。エミッタ電極２９、ベース電極３０、コレクタ電極３１はそれぞれ、エミッタ領域２４、第１のベース層５１、コレクタ領域２３に接して形成されている。ここで、第２のベース層は第１および第３のベース層に比較して禁制帯が大きいため、エミッタ領域２４から第３のベース層５３に注入された電子が基板２１側へ漏れることなく、コレクタ領域２３に到達でき、電流増幅率を向上できる特徴がある。
特許第３７１５４７７号
メサ型ｎｐｎバイポーラトランジスタでは、エミッタ層からベース層に注入された電子の横方向拡散ならびに再結合と、高濃度ベースコンタクト領域−エミッタメサ間距離とにトレードオフが存在する結果、電流増幅率の向上とトランジスタサイズの小型化を両立できなかった。以下、従来技術を参酌しつつ、課題を詳細説明する。
前述の従来技術では、ベース・コレクタ耐圧が、図２に示す、コレクタ領域２３の横方向の厚さＷではなく、深さ方向の厚さｄで決定される。基板２１がＧａＮであればｄを十分に大きくすることが可能である。しかし、現状のＧａＮ基板の口径は最大２インチと小さく、極めて高価であるため、通常、Ｓｉ、ＳｉＣ等の材料が基板２１として用いられる。ところが、基板との熱膨張係数差に起因した応力がＧａＮエピタキシャル成長膜に内在し、ｄが２μｍを超えるとクラックが入ってしまう。このため、クラックの発生しない状況下ではＷを大きくしてもベース・コレクタ耐圧の上がらないという第１の課題があった。
また、従来技術では、エミッタ・ベース接合にホモ接合を用いているため、電流増幅率が低いという第２の課題があった。
さらに、従来技術では、ｐ型ＧａＮベース中のアクセプタ準位が深く、固溶限界も低いため、ベース抵抗を下げるのが困難であるという第３の課題もあった。
本発明は、上記３つの各課題を解決するためになされたものである。更には、実用上十分なベース・コレクタ耐圧ならびに電流増幅率を確保でき、ベース抵抗の低減にも適した電力用ヘテロ接合バイポーラトランジスタを提供することを目的とする。本発明のヘテロ接合バイポーラトランジスタは、いわゆる横型ヘテロ接合バイポーラトランジスタに適しており、又、用途として電力用に好適である。
本願発明の第１の形態は、基板表面上に、エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域（禁制帯幅：Ｅｇ２）、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域（禁制帯幅：Ｅｇ１）、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成し、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料（禁制帯幅：Ｅｇ３）からなるバッファ層を有するとともに、エミッタ電極、ベース電極、コレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、前記コレクタ領域に接して形成するようにしたものである。尚、上記のように禁制帯幅の関係は、Ｅｇ２＜Ｅｇ１＜Ｅｇ３である。こうして、本構造によって、基本的に上記第１の課題を解決することが出来る。
又、本願発明の第２の形態は、更に、上記エミッタ領域および上記コレクタ領域をｎ型ＩｎＧａＮ、上記ベース領域をｐ型多結晶Ｓｉ、上記バッファ層をＡｌＧａＮから構成するようにしたものである。本構造によって、上記第２の課題を解決することが出来る。
更に、本願発明の第３の形態は、更に、上記ベース領域中のアクセプタ密度を上記エミッタ領域中のドナー密度よりも高くしたものである。本構造によって、上記第３の課題の解決することが出来る。
アクセプタ密度とドナー密度は、例えば、エミッタ領域中の典型的なドナー密度３ｘ１０１７ｃｍ−３に対し、ベース領域中のアクセプタ密度を従来技術の１ｘ１０１６ｃｍ−３程度、本発明の２ｘ１０１９ｃｍ−３程度と大幅に高くしても、実用上問題のない電流増幅率を確保できる。
本願発明によれば、前記第１より第３の各構成を、適宜合わせ持たせることによって、各効果を合わせ実現することが可能である。
更に、本願発明は、前記第３の形態に基づいて、ＧａＮまたはＧａＮを主成分とする半導体混晶に対する導体層の接触抵抗低減を実現した半導体装置を提供することが出来る。即ち、ＧａＮまたはＧａＮを主成分とする半導体混晶層とオーミック電極との間に、多結晶Ｓｉ層が存在する形態の半導体装置である。この形態については、「発明を実施するための最良の形態」の欄において、詳述される。
本発明の第１の構成によれば、バイポーラトランジスタにおいて、実用上十分なベース・コレクタ耐圧を実現できる効果がある。本発明の第２の構成によれば、電流増幅率を向上できる効果がある。更に、本発明の第３の構成によれば、ベース抵抗を低減できる効果がある。
従って、本発明は、上記３つの構成を合わせ持たせることで、実用上十分なベース・コレクタ耐圧ならびに電流増幅率を確保でき、ベース抵抗の低減にも適したヘテロ接合バイポーラトランジスタを提供することができる。又、本発明は横型電力用バイポーラトランジスタに用いて好適である。
本願発明の具体的な実施の形態を説明するに先立って、本発明の上記各手段の効果を説明する。図１、図９および図１０を参酌する。図１は、代表的な横型バイポーラトランジスタの縦断面構造図、図９は、その平面図、図１０は図９のＡ−Ａ断面でのバンド構造を示す模式図である。
図１に示される横型バイポーラトランジスタの縦断面構造図を参酌する。基板１上に、アンドープＡｌＧａＮからなるバッファ層２を介し、高ドープｎ型ＩｎＧａＮからなるエミッタコンタクト領域５、ｎ型ＩｎＧａＮからなるエミッタ領域４、ｐ多結晶Ｓｉからなるベース領域８、ｎ型ＩｎＧａＮからなるコレクタ領域３、高ドープｎ型ＩｎＧａＮからなるコレクタコンタクト領域６が、基板１表面に平行な方向に順次形成されている。そして、エミッタコンタクト領域５、ベース領域８、コレクタコンタクト領域６のそれぞれに接して、エミッタ電極９、ベース電極８、コレクタ電極１２が形成されている。尚、それぞれの電極上には、表面保護膜であるＳｉＯＮ膜７にコンタクト孔を開ける形で、ＡｌまたはＡｕからなる配線１０、１１、１３が設けられている。図９は図１の平面図であり、各領域の構成を確認できるように、図１から表面保護膜７を除去した状態を図示している。図９では、図１と同じ部位は同じ符号が付されている。
アンドープＡｌＧａＮからなるバッファ層２は、ＡｌＮモル比が０．２を超えるとほぼ絶縁体であり、従来技術と異なり、コレクタ領域３と基板１との間に導電層が存在しない構造となる。このため、ベース・コレクタ耐圧がコレクタ領域３の深さ方向の厚さで制限されることはなく、ベース領域８とコレクタコンタクト領域１２との距離を広げることにより、ベース・コレクタ耐圧を高くできる効果がある。
図１０には、図９の切断面Ａ−Ａにおける、半導体領域のバンド構造模式図を示した。即ち、エミッタコンタクト領域５、エミッタ領域４、ベース領域８、コレクタ領域３、及びコレクタコンタクト領域６が順次、それそれに接して配置されている。上部の曲線は導電帯の下端、下部の曲線は価電子帯の上端を示している。
エミッタ領域４およびコレクタ領域６をＩｎ０．２Ｇａ０．８Ｎとすることにより、エミッタ・ベース接合ならびにベース・コレクタ接合における伝導帯不連続量ΔＥｃをほぼ零にできる一方、価電子帯不連続量ΔＥｖを約１．８ｅＶと熱エネルギーｋＴ（室温で２６ｍｅＶ、但し、ｋはボルツマン定数、Ｔは絶対温度）に比較して極めて大きくできる。よって、従来のホモ接合バイポーラトランジスタに比較して、ベース領域からエミッタ領域への正孔の逆注入が無視できる程度に小さくできるため、電流増幅率を実用レベルの５０以上に高くできる効果がある。尚、エミッタ領域およびコレクタ領域に用いるＩｎＧａＮ中のＩｎＮモル比は０．１以上あれば同様な効果が得られるが、０．３を超えると格子不整合の問題から転位密度が増大し、再結合電流が増える。この結果、電流増幅率が５０を下回ってしまうため、ＩｎＮモル比は０．１から０．３の間が望ましい。電流増幅率のＩｎＮモル比に対する変化を図１２に例示する。前述の望ましい範囲が、この図より十分理解される。図から理解されるように、ＩｎＮモル比の範囲、０．１から０．３が好ましい。消費電力低減等の観点から、コレクタ電流に対し、ベース電流を無視できる程度に小さくする必要があり、電流増幅率は望ましくは１００以上、実用的には少なくとも５０を確保する設計がＨＢＴの場合、一般的である。
更に、上記の巨大なΔＥｖに基づき、上記ベース領域中のアクセプタ密度を上記エミッタ領域中のドナー密度よりも高くすることが出来る。例えば、上記ベース領域８中のアクセプタとしてＢ（ボロン）を用い、その密度を、例えば３×１０１９ｃｍ−３と上記エミッタ領域４中の典型的なドナー密度３×１０１７ｃｍ−３よりも１００倍程度高くしても、電流増幅率の劣化を極めて小さくできる。このため、従来のｐ型ＧａＮベースでは困難だったベース抵抗の低減を容易に実施できる効果も生ずる。
つぎに、図面を参照しながら本発明の横型ヘテロ接合バイポーラトランジスタをその製造工程とともに説明をする。
＜実施例１＞
本発明の第１の実施例として、ＩｎＧａＮ／多結晶Ｓｉ／ＩｎＧａＮで構成されたｎｐｎ型ヘテロ接合バイポーラトランジスタを例示する。装置及びその製造工程を図１、および図３から図９を用いて説明する。尚、このトランジスタを「ｎｐｎ型ＩｎＧａＮ／多結晶Ｓｉ／ＩｎＧａＮヘテロ接合バイポーラトランジスタ」と表記する。
図１は本発明の第１の実施例であるｎｐｎ型ＩｎＧａＮ／多結晶Ｓｉ／ＩｎＧａＮヘテロ接合バイポーラトランジスタの縦断面構造図、図９は平面図である。高抵抗Ｓｉ基板（抵抗率＞１ｋΩｃｍ、（１１１）面）１上に、アンドープＡｌ０．２Ｇａ０．８Ｎからなるバッファ層２を介し、高ドープｎ型Ｉｎ０．２Ｇａ０．８Ｎからなるエミッタコンタクト領域５、ｎ型Ｉｎ０．２Ｇａ０．８Ｎからなるエミッタ領域４、ｐ多結晶Ｓｉからなるベース領域８、ｎ型Ｉｎ０．２Ｇａ０．８Ｎからなるコレクタ領域３、高ドープｎ型Ｉｎ０．２Ｇａ０．８Ｎからなるコレクタコンタクト領域６が基板１表面に平行な方向に順次形成される。エミッタコンタクト領域５、ベース領域８、コレクタコンタクト領域６のそれぞれに接して、エミッタ電極９、ベース電極８、コレクタ電極１２が形成されている。尚、それぞれの電極上には、表面保護膜であるＳｉＯＮ膜７にコンタクト孔を開ける形で、Ａｌ配線１０、１１、１３が設けられている。図９は図１の平面図であり、各領域の構成を確認できるように、図１から表面保護膜７を除去した状態を図示している。
次に、図３から図８を用いて、本トランジスタの製造方法を説明する。図３から図８は製造工程順に示した装置の断面図である。はじめに、高抵抗Ｓｉ基板（抵抗率＞１ｋΩｃｍ、（１１１）面）１上に、アンドープＡｌ０．２Ｇａ０．８Ｎからなるバッファ層（厚さ０．５μｍ）２、ｎ型Ｉｎ０．２Ｇａ０．８Ｎ層（Ｓｉ密度２ｘ１０１６ｃｍ−３、厚さ１．５μｍ）３を、汎用の有機金属気相堆積装置を用いて、エピタキシャル成長する（図３）。
続いて、ＳｉＯＮ膜あるいはＮｉ等の金属膜を、マスクにエミッタ領域４にＳｉをイオン打込みする（図４）。この際、エミッタ領域４におけるドナー密度が１０１７ｃｍ−３台（本実施例ではＳｉのアニール後の活性化率５０％を考慮し、最終的なドナー密度が３×１０１７ｃｍ−３）となるように打ち込み量を決定する。尚、アンドープＡｌ０．２Ｇａ０．８Ｎバッファ層２の一部にもＳｉは打込まれるが、活性化アニールを経ても、アンドープＡｌ０．２Ｇａ０．８Ｎバッファ層２中のＳｉはほとんど活性化しないため、その影響は無視してよい。
次に、エミッタコンタクト領域５およびコレクタコンタクト領域６となる領域に、上記エミッタ領域形成と同様なマスクを用いて、Ｓｉをイオン打込みする。この際、エミッタコンタクト領域５およびコレクタコンタクト領域６におけるドナー密度が１０１９ｃｍ−３台となるように打ち込み量を決定する。尚、アンドープＡｌ０．２Ｇａ０．８Ｎバッファ層２の一部にもＳｉは打込まれるが、活性化アニールを経ても、アンドープＡｌ０．２Ｇａ０．８Ｎバッファ層２中のＳｉはほとんど活性化しないため、その影響は無視してよい。そして、１２００℃程度の温度にて、エミッタ領域４、エミッタコンタクト領域５およびコレクタコンタクト領域６に打込んだＳｉの活性化アニールを行う。その後、リフトオフ法を用いて、Ｔｉ／Ｎｉ等のｎ型電極をエミッタコンタクト領域５上およびコレクタコンタクト領域６上に形成する（図５）。
続いて、ＳｉＯＮ膜７を全面堆積し、ベースを形成する領域にあたるエミッタ領域４およびコレクタ領域３を、ホトリソグラフィーおよびドライエッチングにより除去する。この際、Ｉｎ０．２Ｇａ０．８ＮのエッチングレートがＡｌ０．２Ｇａ０．８Ｎのエッチングレートより大きな条件でエッチングを行っても選択比を零にするのは困難であるため、アンドープＡｌ０．２Ｇａ０．８Ｎバッファ層２をオーバーエッチすることになる。しかし、オーバーエッチ量がバッファ層２の厚み（本実施例の場合０．５μｍ）以下であれば問題ない（図６）。
そして、化学的気相堆積法を用いて、Ｂドープ多結晶Ｓｉ（活性化Ｂ密度３×１０１９ｃｍ−３）を全面に形成する。続いて、ホトリソグラフィーおよびドライエッチングにより、ベース領域８のみ多結晶Ｓｉを残す（図７）。
その後、ＳｉＯＮ膜７を再度堆積し（図８）、エミッタ電極９、ベース領域８における多結晶Ｓｉ、コレクタ電極１２上部をホトリソグラフィーおよびドライエッチングにより開口し、全面にＡｌを堆積する。最後に、ホトリソグラフィーおよびドライエッチングによりＡｌをパタンニングし、エミッタ配線１０、ベース配線１１、コレクタ配線１３を形成し、横型ヘテロ接合バイポーラトランジスタを完成させる。
本実施例によれば、アンドープＡｌ０．２Ｇａ０．８Ｎからなるバッファ層２は絶縁体であり、従来技術と異なり、コレクタ領域３と基板１との間に導電層が存在しない構造となるため、ベース・コレクタ耐圧がコレクタ領域３の深さ方向の厚さ（本実施例の場合１．５μｍ）で制限されることはなく、ベース領域８とコレクタコンタクト領域１２との距離を例えば１５μｍと広げることにより、ベース・コレクタ耐圧を１ｋＶと高くできる効果がある。
また、本実施例によれば、エミッタ・ベース接合ならびにベース・コレクタ接合における伝導帯不連続量ΔＥｃがほぼ零、価電子帯不連続量ΔＥｖが約１．８ｅＶと理想的なダブルヘテロ構造が実現できるため、従来のホモ接合バイポーラトランジスタに比較して、ベース領域からエミッタ領域への正孔の逆注入が無視できる程度に小さくでき、電流増幅率を高くできる効果がある。
更に、本実施例によれば、従来のｐ型ＧａＮにおける室温で１×１０１７ｃｍ−３以下と低い正孔密度の代わりに、３×１０１９ｃｍ−３と極めて高い正孔密度を多結晶Ｓｉ中で実現できる。このため、従来のｐ型ＧａＮベースでは困難だったベース抵抗の低減を容易に実施できる効果もある。
＜実施例２＞
本例は、横型ヘテロ接合バイポーラトランジスタを複数、一つの基板に形成した例である。本発明の第１の実施例である横型ヘテロ接合バイポーラトランジスタを図１１に示すように、同一チップ上にアンドープＡｌ０．２Ｇａ０．８Ｎバッファ層２を共通に複数配置し、更にそれぞれのエミッタ配線１０、ベース配線１１、コレクタ配線１３どうしを接続してマルチフィンガー横型ヘテロ接合バイポーラとする。
本実施例によれば、実用上十分なベース・コレクタ耐圧と電流増幅率を実現し、ベース抵抗も低減できた高電力用横型バイポーラトランジスタを実現できる効果がある。
＜実施例３＞
本発明の第３の実施例は、ＧａＮまたはＧａＮを主成分とする半導体混晶層とオーミック電極との間に、多結晶Ｓｉ層が存在する形態の半導体装置の例である。
尚、本例では、半導体混晶（Ｅｇ４）と多結晶Ｓｉ層（Ｅｇ５）のバンド幅の関係は、Ｅｇ４＞Ｅｇ５となし、半導体混晶の材料は、多結晶Ｓｉの形成温度（６００℃−８００℃）で分解しないＩＩＩ−Ｖ族化合物半導体の条件として、Ｖ族元素の蒸気圧が低いこと、すなわち、Ｖ族元素としてＰ、Ａｓ、Ｓｂは不可で、Ｎである必要がある。Ｖ族元素がＮであるＩＩＩ−Ｖ族化合物半導体にはＡｌＮ、ＧａＮ、ＩｎＮがあるが、ＡｌＮモル比が０．５を超えたＡｌＧａＮでは絶縁体に近づき、半導体としてドーピング制御が困難となる。一方、ＩｎＮモル比が０．５を越えたＩｎＧａＮでは、多結晶Ｓｉの形成温度において、Ｉｎが表面から離脱して荒れてしまう問題がある。よって、ＧａＮあるいはＧａＮを主成分とする材料、（代表例はＡｌｘＧａｙＩｎ１−ｘ−ｙＮである）が多結晶Ｓｉとの組み合わせにおいて最適なＩＩＩ−Ｖ族化合物半導体あるいは混晶となる。尚、前述のＡｌｘＧａｙＩｎ１−ｘ−ｙＮは、０≦ｘ＜０．５、０．５≦ｙ≦１が好適である。
半導体混晶−多結晶Ｓｉ層−導体層の関係は、積層となした。しかし、横方向に並置した形態をもとり得る。
半導体混晶は母材であるとして、多結晶Ｓｉ層の厚さの範囲は、接触抵抗低減の観点から母材を均一にカバーしたほうが望ましく、１０ｎｍ以上の厚さがあれば十分である。
本例では、ＧａＮあるいはＧａＮを主成分とするｎ型半導体と金属とのショットキーバリア高さは０．７ｅＶ程度と大きい。それに対し、多結晶Ｓｉを１ｘ１０１９ｃｍ−３と高濃度にドーピングすることにより、多結晶Ｓｉと金属との接触抵抗は無視できるほどに小さくなり、ＧａＮあるいはＧａＮを主成分とするｎ型半導体と多結晶Ｓｉとの伝導帯不連続は０．３ｅＶ程度と小さいことから、ＧａＮあるいはＧａＮを主成分とするｎ型半導体と金属との間の接触抵抗は、界面に多結晶Ｓｉを挿入することにより小さくできる。
具体的な例は、本発明の発光ダイオードへの適用例である。即ち、具体的には、実施例１に用いたＧａＮ系化合物半導体への多結晶Ｓｉの適用形態を、Ｉｎ０．２Ｇａ０．８Ｎ発光ダイオードに転用した例である。本例を、図１３から図１６を用いて説明する。図１３および図１５は従来技術によるＩｎ０．２Ｇａ０．８Ｎ発光ダイオードに関するものである。図１３はその断面図、図１５はその平面図である。図１４および図１６は本実施例によるＩｎ０．２Ｇａ０．８Ｎ発光ダイオードに関するものである。図１４は断面図、図１６は平面図である。
図１３および図１５に見られる従来型のＩｎ０．２Ｇａ０．８Ｎ発光ダイオードは次の構造を有する。サファイヤ基板６１上に、ｎ型ＧａＮ層(厚さ２μｍ、Ｓｉ濃度１×１０１８ｃｍ−３)６２、アンドープＩｎ０．２Ｇａ０．８Ｎ活性層（厚さ１μｍ）６３、ｐ型ＧａＮ層（厚さ２μｍ、Ｍｇ濃度１ｘ１０１８ｃｍ−３）６４からなるダブルヘテロ構造を有機金属気相エピタキシー法により成長する。この後、ｐ型電極（Ｔｉ／Ａｌ）６５を形成後、ホトロソグラフィーおよびエッチングによりｎ型ＧａＮ層６２表面を露出させる。この露出したｎ型ＧａＮ層６２表面に、ｎ型電極（Ｔｉ／Ｎｉ）６７を形成する。ところが、ｎ型電極６７とｎ型ＧａＮ層６２との接触抵抗が高いため、大きなオーミック損失に起因した素子の自己発熱から、発光効率も低下する問題があった。
それに対し、図１４および図１６に見られる本発明のＩｎ０．２Ｇａ０．８Ｎ発光ダイオードは、次の構造を有する。即ち、前述の従来型の構造に対して、ｎ型電極６７とｎ型ＧａＮ層６２との間に、多結晶Ｓｉ層(厚さ０．１μｍ、Ｐ濃度１×１０２０ｃｍ−３)６６を挿入した。この結果、ｎ型電極６７とｎ型ＧａＮ層６２との接触抵抗が低減できる。その他の構成は、前述の従来型の例と同様である。
本実施例によれば、Ｉｎ０．２Ｇａ０．８Ｎ発光ダイオードの動作時の温度上昇を抑制できる結果、発光効率を高く維持できる効果がある。尚、本実施例では発光ダイオードに関して説明したが、電極接触抵抗を低減する目的で、半導体レーザ等のＧａＮ系光素子全般や、接合型電界効果トランジスタ等のＧａＮ系電子素子全般に対しても、全く同様に適用できるのはもちろんである。
＜実施例４＞
本発明の第４の実施例は、第３の実施例と同様、ＧａＮまたはＧａＮを主成分とする半導体混晶層とオーミック電極との間に、多結晶Ｓｉ層が存在する形態の半導体装置の例である。
具体的な例は、本発明の超高速ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）への適用例である。即ち、具体的には、実施例１に用いたＧａＮ系化合物半導体への多結晶Ｓｉの適用形態を、ＧａＮをｎ型チャネルに有する電界効果トランジスタ（ＦＥＴ）に転用した例である。本例を、図１７から図２７を用いて説明する。図２７は超高速ｎチャネルＧａＮＦＥＴ９６と超高速ｐチャネルＧｅＦＥＴ１０３とからなる超高速相補型ＦＥＴ１０３を、Ｓｉ（１００）基板７９上に形成した従来型ＳｉＣＭＯＳＦＥＴ９２と同一チップ上に混載した超高速ＬＳＩの縦断面構造図である。また、図１７から図２６は図２７の製造工程順を示す縦断面構造図である。
始めに、Ｓｉ（１１１）基板７１上に有機金属気相エピタキシー法により、アンドープＡｌＧａＮバッファ層（ＡｌＮおよびＡｌＧａＮ混晶を積層、厚さ０．２μｍ）７２、アンドープＧａＮバッファ層（厚さ０．３μｍ）７３、アンドープＡｌＧａＮエッチストップ層（ＡｌＮモル比０．０５、厚さ０．１μｍ）７４、アンドープＧａＮ層（厚さ１μｍ）７５、アンドープＡｌＧａＮ層（ＡｌＮモル比０．２５、厚さ０．３μｍ）７６を成長した。基板７１にＳｉ（１１１）面を用いたため、成長したＧａＮおよびＡｌＧａＮは全て六方晶となった。また、アンドープＧａＮ層７５とアンドープＡｌＧａＮ層７６の界面でアンドープＧａＮ層７５側に、自然分極ならびにピエゾ分極に伴う二次元電子ガス（シート電子濃度１ｘ１０１３ｃｍ−２、電子移動度２０００ｃｍ２／Ｖｓ）が形成された。その後、化学的気相堆積法により、ＳｉＯ２膜（厚さ０．５μｍ）７８を堆積した（図１７）。
次に、試料のＳｉＯ２表面をＳｉ（１００）基板７９表面に接して設置し、１０００℃にて荷重をかけて両表面を融着させた（図１８）。
その後、Ｓｉ（１００）基板７９をガラス基板に接着剤で貼り付け、研磨機を用いてＳｉ（１１１）７１基板を裏面から厚さ５０μｍにまで薄層化した（図１９）。
そして、ホトリソグラフィーおよびドライエッチングにより、ｎチャネルＧａＮＦＥＴ９６形成領域以外のＳｉ（１１１）基板７１、アンドープＡｌＧａＮバッファ層７２、アンドープＧａＮバッファ層７３、アンドープＡｌＧａＮエッチストップ層７４、アンドープＧａＮ層７５、アンドープＡｌＧａＮ層７６を除去した。その後、化学的気相堆積法を用いて、ＳｉＯ２膜（厚さ０．５μｍ）８０をほぼ等方的に形成後、ホトリソグラフィーおよびドライエッチングを用いて、ＳｉＣＭＯＳＦＥＴ９２形成領域のＳｉＯ２膜８０を除去した。続いて、ホトリソグラフィー、イオン打込み、および活性化アニールにより、ｐ型Ｓｉウエル８１ならびにｎ型Ｓｉウエル８２を形成した。さらに、ホトリソグラフィーおよびドライエッチングを用いて、素子間分離用トレンチを形成し、ＳｉＯ２膜の堆積ならびにエッチバックにより、素子間分離領域８３を形成した(図２０）。
続いて、ゲート絶縁膜（ＳｉＯ２）８４およびゲート電極（多結晶Ｓｉ）８５を化学的気相堆積法、ホトリソグラフィー、およびドライエッチングにより形成した（図２１）。
その後、ホトリソグラフィー、イオン打込み、および活性化アニールにより、高濃度ｎ型Ｓｉ猟領域８６と高濃度ｐ型Ｓｉ領域８７を形成した。そして、ｎ型オーミック電極８８、ｐ型オーミック電極８９を形成し、ｎチャネルＳｉＭＯＳＦＥＴ９０ならびにｐチャネルＳｉＭＯＳＦＥＴ９１からなるＳｉＣＭＯＳＦＥＴ９２を作製した（図２２）。
次に、化学的気相堆積法を用いて表面全面をＳｉＯ２で覆った後、ホトリソグラフィーおよびドライエッチングを用いて、ｎチャネルＧａＮＦＥＴ９６形成領域のＳｉＯ２を除去した。そして、Ｓｉ（１１１）基板７１、アンドープＡｌＧａＮバッファ層７２、およびアンドープＧａＮバッファ層７３の一部をドライエッチングを用いて除去した。その後、ウエットエッチングを用いて、アンドープＧａＮバッファ層７３の残りを除去し、アンドープＡｌＧａＮエッチストップ層７４を露出させた（図２３）。
その後、高融点金属（ＷＳｉ）をスパッタ法により堆積し、ホトリソグラフィーおよびドライエッチングによりゲート電極９３を形成した。そして、ゲート電極９３をマスクに、Ｓｉイオン打込みおよび活性化アニールにより、高濃度ｎ型ＧａＮ領域９４を形成した。続いて、多結晶Ｓｉを全面堆積し、高濃度ｎ型ＧａＮ領域９４上にのみ多結晶Ｓｉ９５を残し、オーミック電極との接触抵抗を下げるための介在層とした（図２４）。
次に、化学的気相堆積法により表面全面にＳｉＯ２を堆積後、ホトリソグラフィーおよびドライエッチングを用いて、ｐ型ＧｅＦＥＴ１０２形成領域のみＳｉＯ２を除去した。そして、アンドープＳｉＧｅバッファ層（厚さ０．５μｍ）９７およびｐ型Ｇｅ層（厚さ０．２μｍ）９８を超高真空気相エピタキシャル成長により選択成長した（図２５）。
その後、高融点金属（ＷＳｉ）をスパッタ法により堆積し、ホトリソグラフィーおよびドライエッチングによりゲート電極９９を形成した。そして、ホトリソグラフィー、イオン打込み、および活性化アニールにより、高濃度ｐ型Ｇｅ／ＳｉＧｅ領域１００を形成した。続いて、多結晶Ｓｉを全面堆積し、高濃度ｐ型Ｇｅ／ＳｉＧｅ領域１００上にのみ多結晶Ｓｉ１０１を残し、オーミック電極との接触抵抗を下げるための介在層とした（図２６）。
最後に、層間絶縁膜ＳｉＯ２７８を堆積し、ホトリソグラフィーによりコンタクトホールを形成後、表面全面にＡｌを堆積し、ホトリソグラフィーおよびドライエッチングによりＡｌ配線１０６を形成して、ｎチャネルＳｉＭＯＳＦＥＴ９０とｐチャネルＳｉＭＯＳＦＥＴ９１からなるＳｉＣＭＯＳＦＥＴ９２、およびnチャネルＧａＮＦＥＴ９６とｐチャネルＧｅＦＥＴ１０２からなる超高速相補型ＦＥＴ１０３からなる混成ＬＳＩを作製した（図２７）。尚、図２７での各部詳細は、新たに形成された層間絶縁膜ＳｉＯ２７８とＡｌ配線１０６を除いて、これまでの図面と同様であり、且つ煩雑であるので、参照符号は省略する。
本実施例によれば、従来、接触抵抗が高かったｎ型ＧａＮとオーミック電極との界面に多結晶Ｓｉを用いることによって、接触抵抗を下げて超高速動作が可能となるとともに、アロイ電極やＡｕ配線、およびそれらのリフトオフ形成といった高集積化に不向きなＧａＮ等の化合物半導体プロセスを用いずに、多結晶ＳｉとＡｌ配線、およびそれらのドライエッチ形成といったＳｉＬＳＩと共通のプロセスを用いることができる結果、ＧａＮ をｎチャネルに用いても、集積度を落とさずにＬＳＩが高速化できる効果がある。ここで、ＧａＮはＧａＡｓやＧａＰ、ＧａＳｂといったＶ族元素の蒸気圧が高い化合物半導体と異なり、１１００℃程度の高温までＮの再蒸発がなく、ＳｉＬＳＩプロセスとの整合性がよいことも、本実施例における混載ＬＳＩに実現に寄与していることを付記しておく。
なお、本実施例では多結晶Ｓｉが接する半導体として取り上げたが、実施例３同様、ＧａＮを主成分とする混晶であれば同様な効果が得られるのはもちろんである。
本発明の第１の実施例を示す縦断面構造図である。 従来技術による横型バイポーラトランジスタを示す縦断面構造図である。 本発明の第１の実施例の製造工程順に示す縦断面構造図である。 本発明の第１の実施例の製造工程順に示す縦断面構造図である。 本発明の第１の実施例の製造工程順に示す縦断面構造図である。 本発明の第１の実施例の製造工程順に示す縦断面構造図である。 本発明の第１の実施例の製造工程順に示す縦断面構造図である。 本発明の第１の実施例の製造工程順に示す縦断面構造図である。 本発明の第１の実施例を示す平面図である。 図９の切断面Ａ−Ａ’におけるバンド構造を示す模式図である。 本発明の第２の実施例を示す平面図である。 本発明の第１の実施例における電流増幅率のＩｎＮモル比依存性である。 従来技術による発光ダイオードを示す縦断面構造図である。 本発明の第３の実施例を示す縦断面構造図である。 従来技術による発光ダイオードを示す平面図である。 本発明の第３の実施例を示す平面図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例の製造工程順に示す縦断面構造図である。 本発明の第４の実施例を示す縦断面構造図である。
符号の説明
１、２１…基板、２…バッファ層、３、２３…コレクタ領域、４、２４…エミッタ領域、５…エミッタコンタクト領域、６…コレクタコンタクト領域、７…表面保護、８…ベース領域、９、２９…エミッタ電極、１０…エミッタ配線、１１…ベース配線、１２、３１…コレクタ電極、１３…コレクタ配線、３０…ベース電極、５１…第１のベース層、５２…第２のベース層、５３…第３のベース層、６１…サファイヤ基板、６２…ｎ型ＧａＮ層、６３…ＩｎＧａＮ層、６４…ｐ型ＧａＮ層、６５…ｐ型電極、６６…ｎ型多結晶Ｓｉ、６７…ｎ型電極、７１…Ｓｉ（１１１）基板、７２…ＡｌＧａＮバッファ層、７３…ＧａＮバッファ層、７４…ＡｌＧａＮエッチストップ層、７５…ＧａＮ層、７６…ＡｌＧａＮ層、７７…二次元電子ガス、７８、８０…ＳｉＯ２、７９…Ｓｉ（１００）基板、８１…ｐ型Ｓｉウエル、８２…ｎ型Ｓｉウエル、８３…素子間分離ＳｉＯ２領域、８４…ゲート絶縁膜、８５…ゲート電極、８６…高濃度ｎ型Ｓｉ領域、８７…高濃度ｐ型Ｓｉ領域、８８…ｎ型オーミック電極、８９…ｐ型オーミック電極、９０…ｎチャネルＳｉＭＯＳＦＥＴ、９１…ｐ型チャネルＳｉＭＯＳＦＥＴ、９２…ＳｉＣＭＯＳＦＥＴ、９３、９９…高融点ゲート金属、９４…高濃度ｎ型ＧａＮ領域、９５、１０１…多結晶Ｓｉ、９６…ｎチャネルＧａＮＦＥＴ、９７…ＳｉＧｅバッファ層、９８…Ｇｅ層、１００…高濃度ｐ型Ｇｅ領域、１０２…ｐチャネルＧｅＦＥＴ、１０３…超高速相補型ＦＥＴ。

Claims (11)

  1. 基板表面上に、エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたことを特徴とするヘテロ接合バイポーラトランジスタ。
  2. 上記エミッタ領域および上記コレクタ領域はｎ型ＩｎＧａＮ、上記ベース領域はｐ型多結晶Ｓｉからなることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
  3. 上記エミッタ領域および上記コレクタ領域はＩｎＮモル比が０．１以上０．３以下のｎ型ＩｎＧａＮ、上記ベース領域はｐ型多結晶Ｓｉからなることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
  4. 前記基板表面上に、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、が前記基板表面に平行な方向に順次形成された横型ヘテロ接合バイポーラトランジスタであることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
  5. 上記ベース領域中のアクセプタ密度は上記エミッタ領域中のドナー密度よりも高いことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
  6. 上記ベース領域中のアクセプタ密度は上記エミッタ領域中のドナー密度よりも高いことを特徴とする請求項２記載のヘテロ接合バイポーラトランジスタ。
  7. エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタの領域が、複数個、同一の半導体基板に形成されていることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
  8. エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタの領域が、複数個、同一の半導体基板に形成されていることを特徴とする請求項２記載のヘテロ接合バイポーラトランジスタ。
  9. 前記エミッタ電極、ベース電極、及びコレクタ電極のそれぞれが、それぞれの電極どうし接続されてなることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
  10. 前記エミッタ電極、ベース電極、及びコレクタ電極のそれぞれが、それぞれの電極どうし接続されてなることを特徴とする請求項２記載のヘテロ接合バイポーラトランジスタ。
  11. ＧａＮまたはＧａＮを主成分とする半導体混晶領域とオーミック電極とを有し、且つ前記ＧａＮまたはＧａＮを主成分とする半導体混晶領域と前記オーミック電極との間に、多結晶Ｓｉ層が存在することを特徴とする半導体装置。
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