KR100637101B1 - 에피택셜 스택과 금속층의 이중 구조로 된 콘택플러그를구비하는 반도체소자 및 그의 제조 방법 - Google Patents

에피택셜 스택과 금속층의 이중 구조로 된 콘택플러그를구비하는 반도체소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 표면처리시의 결함 및 열부담, 낮은 도핑농도, 증착시 높은 열부담, 낮은 생산성을 방지할 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 제1전세정을 진행한 콘택홀 바닥의 반도체 기판 표면에 잔류하는 미세 산화막을 제거하기 위해 비정질이 형성되는 온도에서 희생막을 형성하는 단계, 상기 희생막을 제거하는 단계, 상기 콘택홀에 SEG 공정을 통해 적어도 SEG-실리콘저마늄을 포함하는 에피택셜 스택(제2SEG-실리콘/SEG-실리콘저마늄/제1SEG-실리콘)을 형성하는 단계, 상기 에피택셜스택 표면의 자연산화막을 제거하기 위한 제2전세정 단계, 및 상기 에피택셜스택 상에 상기 콘택홀을 채울때까지 금속층을 형성하는 단계를 포함하고, 이와 같은 본 발명은 에피택셜 스택과 금속층의 이중층으로 된 콘택플러그를 형성하고 고농도 도핑이 가능한 SEG-실리콘저마늄을 포함하는 에피택셜스택을 형성하므로써 선택적으로 고농도로 도핑된 콘택플러그를 형성하여 콘택저항을 감소시킬 수 있고, 또한, 높은 도핑농도 및 높은 증착속도를 얻을 수 있는 SEG-실리콘저마늄을 도입하므로써 써멀버짓을 최소화시켜 생산성의 저하없이 소자특성의 열화를 줄일 수 있는 효과가 있다.
콘택플러그, 선택적에피택셜성장, 에피택셜실리콘, 에피택셜스택

Description

에피택셜 스택과 금속층의 이중 구조로 된 콘택플러그를 구비하는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH DOUBLE STRUCTURE CONTACT PLUG FORMED EPITAXIAL STACK AND METAL LAYER AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 반도체소자의 콘택플러그 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 반도체소자의 콘택플러그의 구조를 도시한 구조 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 콘택플러그의 형성 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 포스핀 가스량에 따른 인농도 비교도,
도 5는 본 발명의 실시예에 따른 저매인 소스의 가스량에 따른 증착속도 변화를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트산화막 34 : 게이트전극
35 : 게이트하드마스크 36 : 게이트스페이서
37 : 소스/드레인접합 38 : 층간절연막
40 : 콘택홀 41 : 희생 실리콘막
42 : 제1선택적에피택셜실리콘 43 : 선택적에피택셜실리콘저마늄
44 : 제2선택적에피택셜실리콘
100 : 에피택셜 스택
200 : 금속층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택플러그 및 그의 제조 방법에 관한 것이다.
반도체소자가 점점 고집적화되고 그 크기도 점점 작아지는 추세에 따라, DRAM의 경우도 특히 셀트랜지스터 내의 콘택크기의 감소에 의한 영향을 받고 있다. 즉, 반도체소자가 점점 소형화, 고집적화되면서 콘택크기의 감소에 의한 콘택면적의 감소로 콘택저항(Contact resistance)의 증가와 동작전류(Drive current)의 감소현상이 나타나고 있다. 이로 인해 반도체소자의 tWR 불량 및 리프레시 특성 저하와 같은 소자 열화 현상이 나타나고 있다.
이에 따라 소자의 콘택저항을 낮추고 동작전류를 향상시키고자, 일반적인 방법으로 실리콘기판의 접합부분의 도펀트 농도를 높이거나 콘택플러그로 사용하는 폴리실리콘 내에 도핑되어 있는 도펀트인 인(Phosphorous; P)의 농도를 높이는 방법을 사용한다.
그러나, 이와 같이 농도를 높이는 방법은 도펀트 확산에 의한 내압의 열화 및 소자의 리프레시 특성을 저하시키는 문제가 발생한다.
또한, 일반적으로 콘택물질로 사용하는 폴리실리콘은 배치형 퍼니스(Batch type furnace)에서 증착되는 폴리실리콘(500℃∼600℃, SiH4/PH3, 인도핑농도 0.1 ∼3.0E20atoms/cm3)으로서 이 폴리실리콘 증착시 대기압하에서 퍼니스에 로딩될 때 존재하는 산소농도(대략 수십 ppm)에 의해 폴리실리콘과 실리콘기판 사이의 계면에 미세 산화막이 형성되는데, 이러한 미세 산화막은 소자의 콘택저항을 증가시키는 한 원인이 되고 있으며, 폴리실리콘 자체의 저항도 매우 높은 수준이다.
최근에 이러한 문제점들을 극복하고자 싱글타입의 CVD(Single type Chemical Vapor Depsition) 장비에서 에피택셜실리콘(Epitaxial silicon)을 형성하여 기존 반도체소자 제조 공정을 그대로 적용하면서도 저온 증착이 가능하고 저농도의 도핑농도로도 기존 폴리실리콘의 문제점을 극복할 수 있는 것으로 SEG(Selective Epitaxy Growth), SPE(Solid Phase Epitaxy) 기술이 제안되었다. 특히, 메탈을 직접 콘택플러그 물질로 적용하기 위한 패드플러그 물질로 선택적 에피택셜실리콘 또는 실리콘저마늄을 적용하려는 시도가 진행되고 있다.
도 1은 종래기술에 따른 반도체소자의 콘택플러그 구조를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)의 선택된 표면 상에 게이트산화막(12), 게 이트전극(13) 및 게이트하드마스크(14)의 순서로 적층된 게이트패턴이 형성되고, 게이트패턴의 양측벽에 게이트스페이서(15)가 형성되며, 게이트패턴 사이의 반도체 기판(11)에 소스/드레인 접합(16)이 형성되어 있다.
그리고, 소스/드레인 접합(16) 표면 상에 SEG 공정을 이용한 SEG-실리콘(17)이 콘택플러그로 형성되어 있다.
그러나, 종래기술은 SEG-실리콘(17)의 증착을 위해서는 증착될 반도체 기판(11) 표면의 자연산화막을 완전히 제거해야 하므로, 플라즈마 처리 또는 인시튜 수소 베이크 처리를 해야 하는데, 이때 플라즈마에 의한 표면결함 및 인시튜 수소베이크의 써멀버짓(Thermal budget)은 계속 문제가 되고 있다.
또한, 기존 폴리실리콘 또는 SPE 증착 방법이 1E20∼1E21atoms/cm3의 도핑이 가능한 것에 비해 SEG-실리콘(17)의 증착에 의해서는 5E18∼5E19 atoms/cm3 정도의 도핑농도밖에 얻을 수 없는 바, 도핑농도를 폴리실리콘 또는 SPE 증착 방법만큼 높일 수 없어 저항 증가의 원인이 되므로, 이를 개선하고자 추가 이온주입에 의한 농도 증가를 꾀하기도 한다. 그러나, 추가로 이온주입을 하는 경우, 이온주입에 의한 결함을 해소하고, 이온주입된 도펀트를 활성화시키기 위해서 어닐(Anneal) 공정이 필요하여 추가로 써멀버짓이 발생한다.
또한, SEG 공정의 특성상 낮은 증착 온도에서는 증착속도가 매우 낮으므로 생산성있는 증착속도를 얻기 위해서는 증착온도를 올릴 수 밖에 없으며, 이에 따른 써멀버짓이 증가하여 도펀트 확산에 의한 소자 특성의 열화 현상이 발생하고, 써멀 버짓을 줄이기 위해 증착온도를 낮추는 경우에는 증착속도의 저하로 생산성이 떨어져 서브 100nm 이하의 반도체소자에서의 적용을 어렵게 하고 있다.
한편, SEG-실리콘저마늄은 SEG-실리콘과 차이가 없는 제조 방법에서의 단순한 대체 물질로 제시되기는 하나, 위 종래기술의 해결방안으로서 구체화한 기술이 없다.
따라서, 서브 100nm 또는 그 이하의 차세대 반도체소자를 위해서는 전체적으로 낮은 써멀버짓을 가지면서도 높은 증착속도를 얻을 수 있고, 도핑 농도도 높일 수 있는 방법의 개발을 필요로 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 표면처리시의 결함 및 써멀버짓, 낮은 도핑농도, 증착시 높은 써멀버짓, 낮은 생산성을 방지할 수 있는 콘택플러그를 구비한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 동일 물질의 제1에피택셜층 사이에 상기 제1에피택셜층과 다른 물질의 제2에피택셜층이 삽입된 에피택셜스택과 상기 에피택셜 스택 상의 금속층으로 이루어진 콘택플러그를 포함하는 것을 특징으로 하고, 상기 에피택셜스택에서 상기 제1에피택셜층은 실리콘이고, 상기 제2에피택셜층은 실리콘저마늄이되, SEG 공정에 의해 제1SEG-실리콘, SEG-실리콘저마늄 및 제2SEG-실리콘의 순서로 스택된 것을 특징으로 하며, 상기 제1SEG-실리콘, SEG-실리콘저마늄 및 제2SEG-실리콘은, 인이 도핑된 것을 특징으로 하고, 상기 제1,2SEG-실리콘의 인 도핑농도는 1E19∼5E19atoms/cm3이고, 상기 SEG-실리콘저마늄의 인 도핑농도는 8E19∼1E20atoms/cm3인 것을 특징으로 하며, 상기 SEG-실리콘저마늄 내에 저마늄이 5%∼30% 범위로 첨가된 것을 특징으로 하고, 상기 금속층은 티타늄, 티타늄나이트라이드, 니켈, 텅스텐 또는 코발트 중에서 선택되는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 반도체 기판의 일부 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀 바닥의 결함을 치유하고 자연산화막을 제거하기 위한 제1전세정 단계, 상기 제1전세정후에 상기 콘택홀 바닥의 반도체 기판 표면에 잔류하는 미세 산화막을 제거하기 위해 비정질이 형성되는 온도에서 희생막을 형성하는 단계, 상기 희생막을 제거하는 단계, 상기 콘택홀에 SEG 공정을 통해 적어도 SEG-실리콘저마늄을 포함하는 에피택셜 스택을 형성하는 단계, 상기 에피택셜스택 표면의 자연산화막을 제거하기 위한 제2전세정 단계, 및 상기 에피택셜스택 상에 상기 콘택홀을 채우는 금속층을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 에피택셜스택을 형성하는 단계는 제1SEG-실리콘을 성장시키는 단계, 상기 제1SEG-실리콘 상에 SEG-실리콘저마늄을 성장시키는 단계, 및 상기 SEG-실리콘저마늄 상에 제2SEG-실리콘을 성장시키는 단계를 포함하는 것을 특징으로 하며, 상기 SEG-실리콘저마늄을 성장시키는 단계는 상기 제1SEG- 실리콘을 일정 두께로 성장시킨 후 상기 제1SEG-실리콘을 계속 성장시키되 저매인 가스를 추가로 흘려주어 상기 SEG-실리콘저마늄 내에 저마늄을 5%∼30% 범위로 첨가하는 것을 특징으로 하고, 상기 제1SEG-실리콘, SEG-실리콘저마늄 및 상기 제2SEG-실리콘 성장시 인시튜로 인을 도핑하는 것을 특징으로 하며, 상기 제1,2SEG-실리콘에서의 인의 도핑농도는 1E19∼5E19atoms/cm3이고, 상기 SEG-실리콘저마늄에서의 인의 도핑농도는 8E19∼1E20atoms/cm3인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 콘택플러그의 구조를 도시한 구조 단면도이다.
도 2에 도시된 바와 같이, 반도체기판(31), 반도체기판(31) 상에 형성된 복수개의 게이트패턴, 복수개의 게이트패턴 사이에 노출된 반도체기판(31) 내에 형성된 소스/드레인접합(37), 소스/드레인접합(37)의 표면 상에 에피택셜 스택(100)과 에피택셜 스택(100) 상의 금속층(200)으로 이루어진 콘택플러그를 포함한다.
상기 콘택플러그를 구성하는 에피택셜 스택(100)은 SEG 공정에 의해 제1SEG-실리콘(42), SEG-실리콘저마늄(43) 및 제2SEG-실리콘(44)의 순서로 적층된 것이며, 금속층(200)은 티타늄, 티타늄나이트라이드, 니켈, 텅스텐 또는 코발트 중에서 선택된다. 여기서, 제1SEG-실리콘(42), SEG-실리콘저마늄(43) 및 제2SEG-실리콘(44) 은 인(P)이 도핑되어 있는데, 인의 도핑농도는 제1,2SEG-실리콘(42, 44)에서 1E19∼5E19atoms/cm3이고, SEG-실리콘저마늄(43)에서는 8E19∼1E20atoms/cm3이인 바, SEG-실리콘저마늄(43)에서 제1,2SEG-실리콘(42, 44)보다 인의 도핑농도가 상대적으로 크다.
에피택셜스택(100)에 대해 자세히 살펴보면, 제1SEG-실리콘(42)은 SEG-실리콘저마늄(43)과 반도체기판(31), 바람직하게는 SEG-실리콘저마늄(43)과 소스/드레인 접합(37)의 격자부정합을 해소하면서 콘택플러그로 사용되는 에피택셜 스택(100)의 전체적인 도핑 농도를 변화시켜 내압을 조절하도록 하기 위한 것이다. 상기 제1SEG-실리콘(42)은 10Å∼50Å의 얇은 두께이다.
그리고, SEG-실리콘저마늄(43)은 SEG-실리콘의 문제점인 낮은 도핑농도, 낮은 증착속도를 해결하기 위해 에피택셜실리콘저마늄 박막 및 증착 특성을 이용한 것으로 제1SEG-실리콘(42)을 일정 두께로 성장시킨 후 SEG-실리콘을 계속 성장시키되 저마늄 소스 가스를 주입하여 저마늄을 5%∼30% 정도 첨가하여 성장시킨다. 상기 SEG-실리콘저마늄(43)의 두께는 100Å∼300Å 정도로 제1SEG-실리콘(42)보다 상대적으로 두껍다.
마지막으로, 제2SEG-실리콘(44)은 후속 금속층(200) 형성시 패드막으로 사용하여 금속층(200)을 콘택플러그로의 적용을 가능케하기 위한 것이다. 여기서, 제2SEG-실리콘(44)은 제1SEG-실리콘(42)과 동일하게 10Å∼50Å 정도로 얇은 두께이다
그리고, 도 2에서, 반도체기판(31)의 소정영역에 소자분리막(32)이 형성되어 있고, 게이트패턴은 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크(35)의 순서로 적층된 것이고, 게이트패턴의 양측벽에는 게이트스페이서(36)가 형성되어 있다.
상술한 도 2에서, 에피택셜스택(100)은 제조방법에서 후술하겠지만, 희생실리콘막(41)의 형성 및 식각으로 진행되는 일련의 공정이 완료된 콘택홀(40)의 일부 영역에 SEG 공정을 이용하여 형성된 에피택셜 스택으로서, 저온에서 희생실리콘막(41)을 형성하고 다시 희생실리콘막(41)을 식각을 통해 제거해주는 공정을 진행하므로써 미세 산화막을 제거하기 위해 플라즈마 처리 또는 고온의 인시튜 수소 베이크 처리가 필요없어 써멀버짓이 최소화된다.
결국, 도 2의 콘택플러그는 에피택셜 스택(100)과 금속층(200)의 스택 구조로 이루어지며, 에피택셜스택(100)은 제1SEG-실리콘(42), SEG-실리콘저마늄(43) 및 제2SEG-실리콘(44)의 순서로 적층된 구조를 갖는다. 즉, 에피택셜스택(100)은 동종의 에피택셜층[제1SEG-실리콘(42)과 제2SEG-실리콘(44)] 사이에 이종의 에피택셜층인 SEG-실리콘저마늄(43)이 삽입된 구조를 갖는다.
따라서, 본 발명은 고농도의 인이 도핑된 SEG-실리콘저마늄(43)을 포함하므로써 콘택플러그의 도핑농도를 높일 수 있고, 더불어 SEG-실리콘저마늄(43)이 SEG-실리콘보다 증착 속도가 빠르므로 써멀버짓이 감소한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 콘택플러그 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 소자분리(isolation) 공정을 실시하여 소자분리막(32)을 형성한 후, 반도체기판(31)의 선택된 영역 상에 게이트절연막(33), 게이트전극(34), 게이트하드마스크질화막(35)의 순서로 적층된 게이트패턴을 형성한다.
이어서, 게이트패턴을 포함한 반도체기판(31) 상에 스페이서절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 게이트스페이서(36)를 형성한다. 이때, 게이트하드마스크질화막(35)과 게이트스페이서(35)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘산화막인 경우 실리콘질화막(silicon nitride)을 이용한다.
다음에, 게이트패턴 사이에 노출된 반도체기판(31)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인접합(37)을 형성한다. 여기서, 소스/드레인접합(37)은 LDD(Lightly Doped Drain) 구조일 수 있으며, 소스/드레인접합(37) 형성시 NMOSFET 형성 지역에서는 아세닉(As)과 같은 n형 도펀트를 이온주입하여 형성하고 PMOSFET 형성 지역에서는 보론(Boron)과 같은 p형 도펀트를 이온주입하여 형성한다.
다음으로, 반도체기판(31)의 전면에 층간절연막(38)을 증착한 후, 게이트패턴의 상부가 드러날때까지 평탄화시킨다.
이어서, 층간절연막(38) 상에 콘택마스크(39)를 형성한 후, 콘택마스크(39)를 식각배리어로 층간절연막(38)을 식각하는 자기정렬콘택식각(Self Aligned Contact; SAC) 공정을 진행하여 게이트패턴 사이의 반도체 기판(31) 표면을 노출시 키는 콘택홀(40)을 형성한다.
도 3b에 도시된 바와 같이, 콘택마스크(39)를 제거한 후에, 콘택물질을 형성하기 위해 반도체기판(31)을 챔버로 로딩한다.
이어서, 콘택물질을 형성하기 전에 콘택물질 형성전의 전세정(Pre-Cleaning) 공정을 진행한다. 즉, 층간절연막(38)을 식각하여 형성된 콘택홀(40)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 소스/드레인접합(37)의 표면에는 식각 공정에 의한 실리콘격자결함이 발생된다. 또한, 콘택홀(40)이 형성되면서 노출된 소스/드레인접합(37)의 표면에는 자연산화막이 형성된다. 식각 잔류물 및 실리콘격자결함은 소자의 누설 전류 특성을 저하시키며, 자연산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
따라서, 콘택홀(40) 형성후에 콘택물질 형성전의 전세정 공정을 진행하며, 전세정 공정으로는 건식세정 또는 습식세정을 진행하는데, 습식세정은 HF-last(HF용액을 마지막으로 적용하는 세정) 세정을 적용하고, 건식세정은 플라즈마세정 또는 급속열처리 세정을 적용한다. 이러한 전세정 공정은 상온∼400℃ 범위에서 진행한다.
HF-last 세정은, HF계 세정을 가장 나중에 진행하는 것으로, 예를 들어 HF-last 세정으로는 RNO[R(H2SO4+H2O2)+N(NH4OH+H2O2)+O(HF계열 BOE)], RNF[R(H2SO4+H2O2)+N(NH4OH+H2O2)+HF], RO, NO, RF 세정을 이용한다. 여기서, R은 SPM이라고도 한다.
그리고, 플라즈마 세정 공정시 사용하는 가스는 수소, 수소/질소 혼합가스, CF 계열 가스, NF 계열 가스, NH 계열 가스를 사용한다. 예컨대, 수소(H2), 수소/질소(H2/N2), 불화질소(NF3), 암모니아(NH3), CF4를 사용한다.
한편, 전세정 공정시 건식 세정은 수소계열 가스를 이용한 급속열처리 세정 공정을 이용할 수도 있는데, 수소 가스 분위기 또는 수소계열 가스 분위기에서 700℃∼900℃ 범위의 고온으로 열처리하면 식각잔류물을 제거함과 동시에 특히 미세 자연산화막을 제거하는 효과가 있다.
전술한 일련의 전세정 공정은 콘택홀(40) 노출 부위의 청정 상태 유지를 위해 콘택홀(40) 형성후 시간지연없이 연속적으로 진행한다.
상기한 바와 같은 전세정 공정을 통해 콘택홀(40) 바닥의 결함을 치유하고 자연산화막 등의 계면물질을 제거한 후에, 챔버내에서 인시튜 고온 베이크처리없이 바로 비정질이 형성되는 낮은 온도(500℃∼600℃)에서 비선택적으로 고농도(1E20∼1E21 atoms/cm3)로 불순물(인 또는 비소)이 인시튜 도핑된 희생 실리콘막(41)을 50Å∼80Å 두께로 얇게 형성한다. 이때, 희생 실리콘막(41) 형성을 위해 사용하는 소스가스는 SiH4를 이용하고, 희생실리콘막(41) 증착시 인시튜로 인을 도핑시키기 위해 PH3 가스를 사용하고, 비소를 도핑시키기 위해서는 AsH3 가스를 사용한다.
위와 같은 저온에서의 희생실리콘막(41) 형성시, 콘택홀(40)의 바닥 즉, 반도체기판(31)과 후속 콘택플러그간 계면 영역에서는 에피택셜실리콘(41a)이 형성되 고, 나머지 부위(게이트스페이서, 게이트패턴 상부)에는 비정질 실리콘(41b)이 형성된다.
다음으로, 도 3c에 도시된 바와 같이, 희생 실리콘막(41)을 선택적으로 식각하는 희생실리콘막 식각 공정을 진행한다. 이때, 희생 실리콘막(41)을 식각하는 공정은 염화수소(HCl)와 같은 할로겐 가스를 이용하여 희생 실리콘막(41) 증착시의 챔버에서 인시튜(In-situ)로 진행한다.
전술한 도 3b 및 도 3c에서 설명한 바와 같이, 비정질이 형성되는 저온에서 희생 실리콘막(41)을 증착하면, 인시튜 고온 베이크(예를 들어, 수소 베이크)를 진행하지 않아도 실리콘으로 이루어진 반도체기판(31)이 드러난 표면에서는 에피택셜성장이 일어나 에피택셜실리콘(41a)이 형성되며, 그외 부위는 비정질실리콘(41b)으로 증착된다. 이때, 도핑되는 불순물인 인(P)을 적어도 1E20atoms/cm3 이상(1E20∼1E21 atoms/cm3)의 고농도로 도핑하면 희생 실리콘막(41)과 반도체기판(31)의 계면에 일부 남아 있던 산소원자가 용해(Dissolution)된 상태로 존재한다. 이 희생 실리콘막(41)을 동일 챔버에서 연속적으로 500℃∼700℃의 온도에서 염화수소(HCl)를 흘려 인시튜 식각하면 고온 수소베이크없이 반도체기판(31)과 콘택플러그간 계면에 잔류할 수 있는 미세 산화막을 제거할 수 있다.
종래기술과 비교해보면, 본 발명은 희생 실리콘막(41) 형성을 통해 반도체기판(31)과 콘택플러그간 계면에 잔류할 수 있는 미세 산화막을 제거할 수 있으나, 종래기술은 콘택홀 전세정 공정후에 잔류할 수 있는 미세 산화막을 제거하기 위해 플라즈마 처리 또는 인시튜 수소 베이크 처리를 진행함에 따라 플라즈마에 의한 표면결함 및 인시튜 수소베이크의 써멀버짓의 문제가 발생하였다.
결국, 본 발명은 저온에서 희생실리콘막(41)을 형성 및 제거해주는 과정을 진행하므로써 전세정 공정후에 여전히 잔류할 수 있는 미세 산화막을 제거할 수 있어 플라즈마 처리 또는 인시튜 고온 수소 베이크 처리가 필요하지 않아 플라즈마 처리에 의한 결함 및 고온 수소 베이크로 인해 초래되는 써멀버짓이 최소화된다.
도 3d에 도시된 바와 같이, 희생실리콘막(41)의 형성 및 식각 공정이 완료된 콘택홀(40)의 일부 영역에 SEG 공정을 이용하여 에피택셜 스택(Epitaxial stack, 100)을 형성한다.
여기서, SEG 공정을 이용한 에피택셜 스택(100)의 형성 공정은 제1SEG-실리콘(SEG-Si, 42), SEG-실리콘저마늄(SEG-SiGe, 43) 및 제2SEG-실리콘(SEG-Si, 43)을 연속적으로 성장시키는 공정이다.
먼저, 제1SEG-실리콘(42)은 후속 SEG-실리콘저마늄(43)과 반도체기판(31), 바람직하게는 SEG-실리콘저마늄(43)과 소스/드레인 접합(37)의 격자부정합을 해소하면서 에피택셜스택(100) 내 인 또는 비소의 불순물의 도핑농도를 변화시켜 내압을 조절할 수 있도록 하기 위한 것으로, 그 두께는 SEG 공정의 특성상 증착 속도가 낮으므로 수십 Å 정도(10Å∼50Å 두께)로 얇게 성장된다.
두번째, 연속적으로 성장되는 SEG-실리콘저마늄(43)은 SEG-실리콘의 문제점인 낮은 도핑농도, 낮은 증착속도를 해결하기 위해 에피택셜실리콘저마늄 박막 및 증착 특성을 이용한 것으로, 제1SEG-실리콘(42)을 일정 두께로 성장시킨 후 SEG-실 리콘을 계속 성장시키되 저마늄 소스 가스를 추가로 흘려주어 SEG-실리콘저마늄(43) 내에서 저마늄이 5%∼30% 정도의 조성으로 첨가되도록 성장시킨다.
이처럼, SEG-실리콘 성장시 저마늄을 첨가해주어 SEG-실리콘저마늄(43)을 성장시키면 SEG-실리콘(Si)과 SEG-실리콘저마늄(SiGe)의 포스핀(PH3) 가스량에 따른 인농도 비교도(도 4 참조)와 같이 같은 온도, 같은 도펀트 소스가스량에서 인의 도핑을 증가시킬 수 있다.
도 4는 본 발명의 실시예에 따른 포스핀 가스량(PH3 Flow)에 따른 인농도(P concentration) 비교도로서, SEG-실리콘(Si)의 경우에는 1E19∼5E19atoms/cm3 정도의 인 농도를 얻을 수 있는 반면, SEG-실리콘저마늄(SiGe)에서는 8E19∼1E20atoms/cm3 정도의 높은 인 도핑이 가능해져 콘택플러그의 저항 감소를 기대할 수 있다.
또한, 저마늄 소스가스로 사용되는 저매인(Germane, GeH4)은 실리콘소스가스인 사일렌(SiH4)보다 분해 온도가 낮고, 반응을 촉진시켜 낮은 온도에서의 공정을 가능케 하며, 도 5와 같이 저매인 소스 가스량의 증가에 따라 증착 속도가 증가한다.
도 5는 본 발명의 실시예에 따른 저매인 소스의 가스량(GeH4 Flow)에 따른 증착 속도 변화를 도시한 도면으로서, 저매인 소스의 가스량이 증가할수록 증착속도가 증가하고 있음을 알 수 있다.
전술한 바와 같이, SEG-실리콘저마늄(43)은 동일 온도에서 SEG-실리콘보다 증착속도 및 도핑 농도를 높일 수 있으므로, SEG-실리콘저마늄(43)은 SEG-실리콘보다 두꺼운 100Å∼300Å 두께로 성장하고, 인의 도핑농도또한 8E19∼1E20atoms/cm3 정도로 SEG 실리콘보다 인의 도핑농도가 상대적으로 더 크다.
그리고, SEG-실리콘저마늄(43) 성장시, 사일렌(SiH4)은 40sccm∼200sccm의 유량을 사용하고, 저매인(GeH4)은 2sccm∼60sccm의 유량을 사용하여, SEG-실리콘저마늄(43) 내에 저마늄이 5%∼30% 정도로 첨가되도록 한다.
마지막으로, 제2SEG-실리콘(44)은 1E19∼5E19atoms/cm3 정도의 인 도핑 농도를 갖고 수십 Å의 얇은 두께(10Å∼50Å 두께)로 성장시켜 후속 금속층 형성시 패드막으로 사용하여 금속층의 적용을 가능케하기 위한 것이다.
전술한 희생막 형성, 희생막 제거 공정 및 에피택셜 스택(100)의 성장 공정은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD) 또는 APCVD(Atmosphere Pressure CVD) 중에서 선택된 장비를 이용하여 진행하되, 써멀버짓이 최소화되도록 700℃를 넘지 않는 온도(400℃∼700℃의 온도)에서 진행한다.
도 3e에 도시된 바와 같이, 에피택셜 스택(100) 상에 콘택홀(40)을 완전히 채울때까지 전면에 금속층(200)을 증착한다. 이때, 금속층(200)을 증착하기 전에 에피택셜 스택(100)의 표면을 콘택홀 형성후에 진행하는 습식세정 또는 건식세정의 전세정 공정을 진행하여, 에피택셜 스택(100)의 표면에 생성되어 잔류할 수 있는 자연산화막을 제거한다.
여기서, 금속층(200)은 화학기상증착(CVD) 또는 물리기상증착(PVD) 방식으로 형성하며, 예컨대, 금속층(200)은 티타늄(Ti), 티타늄나이트라이드(TiN), 니켈(Ni), 텅스텐(W) 또는 코발트(Co) 중에서 선택되는 저항이 낮은 금속물질로 형성한다.
다음으로, 게이트하드마스크질화막(35)의 표면이 드러날때까지 금속층(200)을 화학적기계적연마(CMP)하여 에피택셜 스택(100) 위에서 콘택홀(40)에 채워지는 형태로 금속층(200)을 잔류시킨다.
결국, 본 발명의 콘택플러그는 에피택셜 스택(100)과 금속층(200)의 스택 구조로 이루어지며, 에피택셜스택(100)은 제1SEG-실리콘(42), SEG-실리콘저마늄(43) 및 제2SEG-실리콘(44)의 순서로 적층된 구조를 갖는다. 즉, 에피택셜스택(100)은 동종의 에피택셜층[제1SEG-실리콘(42)과 제2SEG-실리콘(44)] 사이에 이종의 에피택셜층인 SEG-실리콘저마늄(43)이 삽입된 구조를 갖는다.
따라서, 본 발명은 고농도 SEG-실리콘저마늄 성장에 의해 선택적으로 고농도로 도핑된 콘택플러그를 형성하며, 높은 성장 온도 또는 추가 어닐에 따라 발생하는 써멀버짓을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 에피택셜 스택과 금속층의 이중층으로 된 콘택플러그를 형성하고 고농도 도핑이 가능한 SEG-실리콘저마늄을 포함하는 에피택셜스택을 형성하므로써 선택적으로 고농도로 도핑된 콘택플러그를 형성하여 콘택저항을 감소시킬 수 있는 효과가 있다.
또한, 높은 도핑농도 및 높은 증착속도를 얻을 수 있는 SEG-실리콘저마늄을 도입하므로써 써멀버짓을 최소화시켜 생산성의 저하없이 소자특성의 열화를 줄일 수 있는 효과가 있다.

Claims (19)

  1. 동일 물질의 제1에피택셜층 사이에 상기 제1에피택셜층과 다른 물질의 제2에피택셜층이 삽입된 에피택셜스택과 상기 에피택셜 스택 상의 금속층으로 이루어진 콘택플러그
    를 포함하는 반도체소자.
  2. 제1항에 있어서,
    상기 에피택셜스택에서,
    상기 제1에피택셜층은 실리콘이고, 상기 제2에피택셜층은 실리콘저마늄이되, SEG 공정에 의해 제1SEG-실리콘, SEG-실리콘저마늄 및 제2SEG-실리콘의 순서로 스택된 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1SEG-실리콘, SEG-실리콘저마늄 및 제2SEG-실리콘은,
    인이 도핑된 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 인의 도핑농도는,
    상기 제1,2SEG-실리콘에서 1E19∼5E19atoms/cm3이고, 상기 SEG-실리콘저마늄에서는 8E19∼1E20atoms/cm3인 것을 특징으로 하는 반도체 소자.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1,2SEG-실리콘은 10Å∼50Å 두께이고, 상기 SEG-실리콘저마늄은 100Å∼300Å 두께인 것을 특징으로 하는 반도체 소자.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 SEG-실리콘저마늄 내에 저마늄이 5%∼30% 범위로 첨가된 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 금속층은,
    티타늄, 티타늄나이트라이드, 니켈, 텅스텐 또는 코발트 중에서 선택되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 반도체 기판의 일부 표면을 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 바닥의 결함을 치유하고 자연산화막을 제거하기 위한 제1전세정 단계;
    상기 제1전세정 후에 상기 콘택홀 바닥의 반도체 기판 표면에 잔류하는 미세 산화막을 제거하기 위해 비정질이 형성되는 온도에서 희생막을 형성하는 단계;
    상기 희생막을 제거하는 단계;
    상기 콘택홀에 SEG 공정을 통해 적어도 SEG-실리콘저마늄을 포함하는 에피택셜 스택을 형성하는 단계;
    상기 에피택셜스택 표면의 자연산화막을 제거하기 위한 제2전세정 단계; 및
    상기 에피택셜스택 상에 상기 콘택홀을 채우는 금속층을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 에피택셜스택을 형성하는 단계는,
    제1SEG-실리콘을 성장시키는 단계;
    상기 제1SEG-실리콘 상에 SEG-실리콘저마늄을 성장시키는 단계; 및
    상기 SEG-실리콘저마늄 상에 제2SEG-실리콘을 성장시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 SEG-실리콘저마늄을 성장시키는 단계는,
    상기 제1SEG-실리콘을 일정 두께로 성장시킨 후 상기 제1SEG-실리콘을 계속 성장시키되 저매인 가스를 추가로 흘려주어 상기 SEG-실리콘저마늄 내에 저마늄을 5%∼30% 범위로 첨가하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제9항에 있어서,
    상기 제1SEG-실리콘, SEG-실리콘저마늄 및 상기 제2SEG-실리콘 성장시 인시튜로 인을 도핑하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1,2SEG-실리콘에서의 인의 도핑농도는 1E19∼5E19atoms/cm3이고, 상기 SEG-실리콘저마늄에서의 인의 도핑농도는 8E19∼1E20atoms/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 제1,2SEG-실리콘은 10Å∼50Å 두께로 성장시키고, 상기 SEG-실리콘저마늄은 100Å∼300Å 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제8항에 있어서,
    상기 희생막 형성 단계, 희생막 제거 단계 및 상기 에피택셜 스택의 성장 단계는,
    LPCVD, VLPCVD, PECVD, UHVCVD, RTCVD 또는 APCVD 중에서 선택된 장비를 이용하여 진행하되, 400℃∼700℃의 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제8항에 있어서,
    상기 희생막을 형성하는 단계는,
    500℃∼600℃에서 비선택적으로 1E20∼1E21 atoms/cm3로 불순물이 도핑된 실리콘막을 50Å∼80Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제8항 또는 제15항에 있어서,
    상기 희생막을 제거하는 단계는,
    할로겐 가스를 이용하여 상기 희생막을 형성하는 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제8항에 있어서,
    상기 금속층은,
    티타늄, 티타늄나이트라이드, 니켈, 텅스텐 또는 코발트 중에서 선택하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제8항에 있어서,
    상기 제1,2전세정 단계는,
    건식세정 또는 습식세정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 건식세정은,
    수소가스 분위기 또는 수소계열 가스분위기에서 700℃∼900℃ 범위의 고온으로 급속열처리 세정하는 것을 특징으로 하는 반도체소자의 제조 방법.
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