KR100632623B1 - Metal wiring formation method of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 반도체 소자의 기판 상부에 하부 절연층을 형성하는 단계; 하부 절연층의 선택된 부분이 노출되도록 금속배선 콘택홀을 형성하는 단계; 금속배선 콘택홀을 포함하는 상기 하부 절연층의 전체 상부면에 식각 정지층을 형성하는 단계; 식각 정지층의 상부면에 금속배선층을 형성하는 단계; 금속배선층의 상부면에 감광막을 형성하고, 금속배선 마스크를 이용한 노광 및 현상공정으로 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 하여 금속배선층에 대한 주식각 공정 및 과도식각 공정을 행하는 단계; 감광막 패턴을 마스크로 하여 식각 정지층에 대한 주식각 공정 및 과도식각 공정을 행하는 단계를 구비하는 것을 특징으로 한다. 따라서, 반도체 소자의 서브 층과 식각 목표층 사이에 식각 정지층을 형성하므로, 식각 목표층에 대한 주식각 공정 및 과도식각 공정시 발생하는 불균일한 전하 축적으로 인한 전기장 형성시 서브 층 및 하부 절연물질의 손상을 최소화할 수 있는 효과가 있다.The present invention relates to a method for forming a metal wiring of a semiconductor device, the method comprising: forming a lower insulating layer on the substrate of the semiconductor device; Forming a metallization contact hole to expose a selected portion of the lower insulating layer; Forming an etch stop layer on the entire upper surface of the lower insulating layer including a metal wiring contact hole; Forming a metallization layer on an upper surface of the etch stop layer; Forming a photoresist film on an upper surface of the metal wiring layer, and forming a photoresist pattern by an exposure and development process using a metal wiring mask; Performing a stock angle process and a transient etching process on the metallization layer using the photoresist pattern as a mask; And performing a stock etching process and a transient etching process for the etch stop layer using the photoresist pattern as a mask. Therefore, since the etch stop layer is formed between the sub-layer and the etching target layer of the semiconductor device, the sub-layer and the lower insulating material when forming the electric field due to uneven charge accumulation generated during the stock etching process and the transient etching process for the etching target layer. There is an effect that can minimize the damage.

식각 정지층, 과도식각, 금속 배선Etch stop layer, transient etching, metallization

Description

반도체 소자의 금속배선 형성 방법{Method for forming a metal stripe of the semiconductor device}Method for forming a metal stripe of the semiconductor device

도 1은 종래 기술에 의한 반도체 소자의 주식각 공정과 과도식각 공정을 설명하기 위한 도면이다. 1 is a view for explaining the stock etch process and the transient etching process of the semiconductor device according to the prior art.

도 2는 반도체 소자의 식각 목표층이 주식각 공정 후에 잔존하는 형태를 설명하기 위한 도면이다.FIG. 2 is a diagram for describing a form in which an etching target layer of a semiconductor device remains after a stock engraving process.

도 3은 식각 목표층의 두께에 따른 과도식각 공정의 시간을 설명하기 위한 도면으로서 도 3(a)는 식각 목표층의 두께가 100인 경우이고, 도 3(b)는 식각 목표층의 두께가 200인 경우이다.3 is a view for explaining the time of the over-etching process according to the thickness of the etching target layer, Figure 3 (a) is the case where the thickness of the etching target layer is 100, Figure 3 (b) is the thickness of the etching target layer In the case of 200.

도 4는 과도식각 공정에 의한 서브 층의 손실을 설명하기 위한 도면이다. 4 is a view for explaining the loss of the sub-layer due to the transient etching process.

도 5는 주식각 공정 시 플라즈마에 의한 전하 분포를 설명하기 위한 도면이다.5 is a view for explaining the charge distribution by the plasma during the stock angle process.

도 6는 과도식각 공정 시 플라즈마에 의한 전하 분포를 설명하기 위한 도면이다.6 is a view for explaining the charge distribution by the plasma during the transient etching process.

도 7은 본 발명에 의한 반도체 소자의 금속배선 형성 방법을 설명하기 위한 식각 정지층을 갖는 반도체 소자의 단면도이다. 7 is a cross-sectional view of a semiconductor device having an etch stop layer for explaining a method for forming metal wirings of the semiconductor device according to the present invention.

도 8은 도 7의 금속배선층에 대한 주식각 공정 및 과도식각 공정을 행한 후 의 반도체 소자의 단면도이다. FIG. 8 is a cross-sectional view of the semiconductor device after performing the stock etching process and the transient etching process for the metal wiring layer of FIG. 7.

도 9은 도 7의 식각 정지층에 대한 주식각 공정 및 과도식각 공정을 행한 후의 반도체 소자의 단면도이다.FIG. 9 is a cross-sectional view of a semiconductor device after performing a stock etching process and a transient etching process on the etch stop layer of FIG. 7.

본 발명은 반도체 소자를 제조할 때 금속 배선을 형성하기 위한 식각 공정에 관한 것으로서, 특히 하부 절연층과 금속배선층 사이에 식각 정지층을 갖는 반도체 소자의 금속배선 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an etching process for forming metal wirings in the manufacture of semiconductor devices, and more particularly, to a method for forming metal wirings in a semiconductor device having an etch stop layer between a lower insulating layer and a metal wiring layer.

반도체 제조공정에서 금속배선을 형성하기 위한 식각 공정은 식각하고자 하는 식각 목표층에 대한 주식각 공정(main etch step)과, 주식각 공정 후 식각 목표층 하부의 서브 층(sub layer)이 드러나기 시작하는 시점에 행하는 과도식각 공정(over etch step)이 있다.In the semiconductor manufacturing process, the etching process for forming the metal wiring includes a main etch step for the etch target layer to be etched, and a sub layer below the etch target layer after the stock etch process begins to be revealed. There is an overetch step performed at the time point.

도 1은 종래 기술에 의한 주식각 공정과 과도식각 공정을 설명하기 위한 도면으로서, 반도체 소자는 서브 층(10), 식각 목표층(12) 및 포토 레지스트(14)가 차례대로 적층된 구조로 되어 있다. 1 is a view for explaining the stock etch process and the transient etching process according to the prior art, the semiconductor device has a structure in which the sub-layer 10, the etching target layer 12 and the photoresist 14 are sequentially stacked have.

과도식각 공정은 식각 목표층(12)에 대한 주식각 공정의 완료 시점에서 부분적으로 잔존하는 부분을 제거하는 것이다. 주식각 공정이 행해진다 하여도 식각 목표층(12)은 공정의 불균일성과 패턴 밀도(pattern density)의 차이에 의한 로딩 효과(loading effect), 하부 단차, 식각 목표층의 조성의 불균일성 등에 의하여 부분 적으로 잔존하기 때문이다. 이와 같이 식각 목표층이 잔존하는 형태를 나타낸 도면이 도 2이다. 도 2를 참조하면, 마이크로 로딩 효과(micro loading effect)에 의한 잔존 형태(20)는 동일 웨이퍼 상에서 패턴 밀도의 차이에 의하여 식각의 정도가 다르게 되어 발생하는 현상이다. 예를 들어, 패턴 밀도가 높은 부분에서는 식각 속도가 늦고, 패턴 밀도가 낮은 부분에서는 식각 속도가 빠를 수 있다. 이러한 로딩 효과에 의한 잔존 형태를 제거하기 위해서 과도식각 공정이 필요한데, 일반적으로 로딩 효과가 가장 나쁜 경우를 기준으로 과도식각의 기준이 결정된다. The transient etching process removes a portion remaining at the completion of the stock etching process for the etching target layer 12. Even when the stock angular process is performed, the etch target layer 12 is partially formed due to the loading effect due to the process nonuniformity and the pattern density, the lower step, the nonuniformity of the composition of the etch target layer, and the like. Because it remains. 2 is a diagram illustrating a form in which the etching target layer remains. Referring to FIG. 2, the remaining shape 20 due to the micro loading effect is a phenomenon caused by a different degree of etching due to a difference in pattern density on the same wafer. For example, an etching rate may be slow in a portion having a high pattern density, and an etching rate may be high in a portion having a low pattern density. In order to remove the residual form due to the loading effect, an over-etching process is required. Generally, the criterion of the over-etching is determined based on the worst case loading effect.

도 2의 식별 번호 22는 식각 목표층의 제거되어야할 부분의 일부가 제거되지 않은 상태로 남아있는 형태를 나타낸 것이다. 이러한 식각 잔여부분(etch residue)은 식각 공정에서 자주 발생하며 상술한 로딩 효과와도 관계가 있다. Identification number 22 of FIG. 2 shows a form in which a part of the portion to be removed of the etch target layer remains unremoved. Such etch residues frequently occur in the etching process and are also related to the above loading effects.

도 2의 식별 번호 24는 서브 토폴로지(sub topology)에 의한 잔존 형태를 나타낸다. 이것은 식각 공정 전에 발생된 웨이퍼 상의 국부적 단차에 의해 발생한다. 식별 번호 26은 식각 비율(etch rate)의 불균일성(non-uniformity)에 의해 발생한 잔존 형태를 나타낸다. 식각 비율이 빠른 부분은 남아있는 식각 목표층이 얇고, 식각 비율이 늦은 부분은 남아있는 식각 목표층이 두껍게 된다. 이러한 식각 비율의 불균일성은 진공 조건이나 공정 온도의 불균일 등에 의해 발생한다. Identification number 24 in FIG. 2 indicates a remaining form according to a sub topology. This is caused by local steps on the wafer that occurred before the etching process. Identification number 26 indicates the remaining form caused by the non-uniformity of the etch rate. The portion of the etch rate that is faster is thinner than the remaining etch target layer, and the portion of the etch rate that is slower becomes thicker. This non-uniformity of the etching rate is caused by the vacuum condition or the nonuniformity of the process temperature.

일반적으로 과도식각 공정은 주식각 공정 후에 주식각 공정 시간의 30-100% 범위에서 진행된다. 따라서 식각 목표층이 두꺼울수록 과도식각 공정의 시간이 증가하게 된다. 식각 목표층의 두께에 따른 과도식각 공정의 시간을 설명하기 위한 도면인 도 3을 참조하면, 도 3(a)와 같이 식각 목표층(12)의 두께인 식별 번호 32 가 100(임의단위) 이고 식각 잔여부분(30)의 두께인 식별 번호 34 가 5(임의단위) 일때 보다는, 도 3(b)와 같이 식각 목표층(12)의 두께인 식별 번호 38 이 200(임의단위) 이고 식각 잔여부분(32)의 두께인 39 가 10(임의단위) 일때 과도식각 공정의 시간이 증가하게 된다. In general, the transient etching process is performed in the range of 30-100% of the stock processing time after the stock etching process. Therefore, the thicker the etching target layer, the longer the time of the over-etching process. Referring to FIG. 3, which is a view for explaining the time of the transient etching process according to the thickness of the etching target layer, the identification number 32, which is the thickness of the etching target layer 12 is 100 (arbitrary unit) as shown in FIG. Rather than when identification number 34, which is the thickness of the etch remaining portion 30, is 5 (arbitrary unit), the identification number 38, which is the thickness of the etch target layer 12, is 200 (arbitrary unit), as shown in FIG. When 39, which is the thickness of (32), is 10 (arbitrary unit), the time of the transient etching process is increased.

그런데, 식각 목표층에 대한 주식각 공정이 완료되어 서브 층이 드러난 부분이 있다면, 그러한 부분은 과도식각 공정시 추가적으로 식각이 행해지는 결과가 되고, 따라서 서브 층의 손실이 발생하게 된다. 즉, 도 4를 참조하면 과도식각 공정에 의하여 서브층의 손실(40 및 42)이 발생함을 알 수 있다. 이러한 서브 층의 손실은 하부 구조와의 절연 특성을 저하시키는 문제점이 있다. However, if there is a portion where the sub-layer is exposed because the stock etching process for the etching target layer is completed, such a portion is a result of additional etching during the over-etching process, and thus a loss of the sub-layer occurs. That is, referring to FIG. 4, it can be seen that losses 40 and 42 of the sub layer are generated by the transient etching process. Loss of such a sub layer has a problem of deteriorating an insulating property from the underlying structure.

이하, 반도체 메모리 소자에서 금속 배선을 형성할 때 플라즈마를 이용한 건식 식각 공정시 발생하는 문제점에 대하여 설명한다. Hereinafter, a problem that occurs during the dry etching process using plasma when forming metal wires in a semiconductor memory device will be described.

도 5는 주식각 공정 시 플라즈마(plasma)에 의해 전류가 발생하는 현상을 설명하기 위한 도면으로서, 반도체 소자는 하부 기판(50), 서브 층(10), 식각 목표층(12) 및 포토 레지스트(14)가 차례대로 적층된 구조로 되어 있다. 그리고, 하부 기판과 서브 층 사이에는 필드 산화막(field oxide, 54)이 형성되어 있고, 서브 층에는 터널 산화막(tunnel oxide, 56), 유전막(58), 게이트(59)가 형성된다. FIG. 5 is a diagram for describing a phenomenon in which current is generated by plasma during a stock angle process. The semiconductor device includes a lower substrate 50, a sub layer 10, an etching target layer 12, and a photoresist ( 14) is laminated in order. A field oxide layer 54 is formed between the lower substrate and the sub layer, and a tunnel oxide layer 56, a dielectric layer 58, and a gate 59 are formed in the sub layer.

만일 반도체 금속배선 공정시 플라즈마를 이용한 건식 식각 공정을 행할 때에는 플라즈마에 노출되는 식각 목표층(12)과 식각이 진행되면서 드러나는 식각 단면(52)에 플라즈마 내의 전하 입자들에 의하여 전하 축적 현상이 나타나게 된다. 이러한 전하 축적의 분포가 불균일하게 되면 전계가 형성된다. 주식각 공정시에는 기판위의 식각 목표층이 모두 연결되어 있는 상태이므로 전계로 인한 전류가 흐르더라도 이것이 서브 층에는 큰 영향을 주지 않는다. When the dry etching process using plasma is performed in the semiconductor metallization process, charge accumulation phenomenon occurs due to the charge particles in the plasma on the etching target layer 12 exposed to the plasma and the etching cross-section 52 exposed as the etching proceeds. . If this distribution of charge accumulation becomes nonuniform, an electric field is formed. During the stock angle process, all of the etch target layers on the substrate are connected, so even if a current flows through the electric field, this does not affect the sub layer.

그러나 과도식각 공정시의 전하분포를 나타낸 도면인 도 6을 참조하면, 과도식각 공정 시에는 식각 목표층이 식각되어 패턴별로 구분되기 때문에, 플라즈마를 이용한 식각 공정에 의해 발생된 전계에 의하여 하부 기판(50)을 공통 전극으로 하는 Fowler-Nordheim 터널링(tunneling)이 발생하여 하부 절연 물질에 손상을 주게 되는 문제가 있다. 하부 절연 물질은 도 6에서 터널 산화막(tunnel oxide, 56)과 유전막(58) 등을 말하며, 이는 반도체 메모리 소자의 데이터가 저장되는 플로팅 게이트(floating gate)를 형성하는 역할을 하는 곳이다. 이렇게 하부 절연 물질이 주변의 전계에 의하여 항복 현상(break down)이 발생하면 소자가 더이상 동작할 수 없게 될 수 있다. 또한 주변 전계에 의해 절연 및 유전 특성이 변화하면 소자의 동작 특성을 변화시킨다. 이러한 플라즈마 때문에 생기는 손상은 과도식각 공정의 시간이 증가할 수록 커지게 된다.
However, referring to FIG. 6, which illustrates the charge distribution during the transient etching process, since the etch target layer is etched and classified according to the pattern during the transient etching process, the lower substrate may be formed by an electric field generated by an etching process using plasma. Fowler-Nordheim tunneling using 50) as a common electrode occurs, causing damage to the lower insulating material. The lower insulating material refers to a tunnel oxide 56 and a dielectric layer 58 in FIG. 6, which serves to form a floating gate in which data of a semiconductor memory device is stored. In this way, when the lower insulating material breaks down due to the surrounding electric field, the device may no longer operate. In addition, if the insulation and dielectric properties change due to the surrounding electric field, the operation characteristics of the device change. The damage caused by the plasma becomes larger as the time of the overetch process increases.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 금속 배선 형성시 금속배선층에 대한 과도식각 공정에 의해 서브 층 및 하부 절연물질에 손상이 발생할 때, 이를 방지할 수 있는 식각 정지층을 반도체 소자의 하부 절연층과 금속배선층 사이에 형성하여 금속배선을 형성하는 방법을 제공하는 데 있다.
An object of the present invention is to provide an etch stop layer that prevents damage to a sub layer and a lower insulating material by a transient etching process for a metal wiring layer when forming a metal wiring of a semiconductor device. It is to provide a method for forming a metal wiring by forming between the insulating layer and the metal wiring layer.

상기 과제를 이루기 위해, 본 발명에 의한 반도체 소자의 금속배선 형성 방법은 반도체 소자의 기판 상부에 하부 절연층을 형성하는 단계; 하부 절연층의 선택된 부분이 노출되도록 금속배선 콘택홀을 형성하는 단계; 금속배선 콘택홀을 포함하는 상기 하부 절연층의 전체 상부면에 식각 정지층을 형성하는 단계; 식각 정지층의 상부면에 금속배선층을 형성하는 단계; 금속배선층의 상부면에 감광막을 형성하고, 금속배선 마스크를 이용한 노광 및 현상공정으로 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 하여 금속배선층에 대한 주식각 공정 및 과도식각 공정을 행하는 단계; 감광막 패턴을 마스크로 하여 식각 정지층에 대한 주식각 공정 및 과도식각 공정을 행하는 단계를 구비하는 것이 바람직하다. In order to achieve the above object, the method for forming a metal wiring of the semiconductor device according to the present invention comprises the steps of forming a lower insulating layer on the substrate of the semiconductor device; Forming a metallization contact hole to expose a selected portion of the lower insulating layer; Forming an etch stop layer on the entire upper surface of the lower insulating layer including a metal wiring contact hole; Forming a metallization layer on an upper surface of the etch stop layer; Forming a photoresist film on an upper surface of the metal wiring layer, and forming a photoresist pattern by an exposure and development process using a metal wiring mask; Performing a stock angle process and a transient etching process on the metallization layer using the photoresist pattern as a mask; It is preferable to include the step of performing the stock etching process and the transient etching process with respect to an etch stop layer using the photosensitive film pattern as a mask.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It is not.

도 7은 본 발명에 의한 반도체 소자의 금속배선 형성 방법을 설명하기 위한 식각 정지층을 갖는 반도체 소자의 단면도로서, 반도체 소자는 기판(702), 하부 절연층(704), 식각 정지층(706), 금속배선층(708), 감광막 패턴(710)으로 이루어진다. 7 is a cross-sectional view of a semiconductor device having an etch stop layer for explaining a method of forming metal wirings of the semiconductor device according to the present invention, wherein the semiconductor device includes a substrate 702, a lower insulating layer 704, and an etch stop layer 706. , A metal wiring layer 708, and a photosensitive film pattern 710.

먼저, 반도체 소자의 기판(702) 상부에 하부 절연층(704)을 형성한다. 하부 절연층(704)은 실리콘 등으로 형성할 수 있다. 다음에 하부 절연층(704)의 선택된 부분이 노출되도록 금속배선 콘택홀(contact hole)을 형성한다. 이 때, 유전막(716), 터널 산화막(tunnel oxide, 714)은 반도체 소자가 플래시 메모리일때 데이터가 저장되는 플로팅 게이트(floating gate)를 형성하는 역할을 한다. 필드 산화막(field oxide, 712)은 단위 소자와 단위 소자 사이에 전기적 절연을 유지하기 위해 형성한다. First, a lower insulating layer 704 is formed on the substrate 702 of the semiconductor device. The lower insulating layer 704 may be formed of silicon or the like. Next, metal contact holes are formed to expose selected portions of the lower insulating layer 704. In this case, the dielectric film 716 and the tunnel oxide 714 serve to form a floating gate in which data is stored when the semiconductor device is a flash memory. A field oxide 712 is formed to maintain electrical insulation between the unit device and the unit device.

금속배선 콘택홀을 형성한 후에, 금속배선 콘택홀을 포함하는 하부 절연층(704)의 전체 상부면에 식각 정지층(706)을 형성한다. 그리고, 식각 정지층(706)의 상부면에 금속배선층(708)을 형성한다. 금속배선층은 알루미늄(Al) 등으로 구성될 수 있고, 금속배선층(708)의 두께는 1000Å 내지 10000Å으로 형성하는 것이 바람직하다. 이러한 금속배선층의 두께는 소자의 동작 속도의 조건에 따라 결정된다. 식각 정지층(706)의 두께는 후술하는 식각 공정을 행할 때의 선택비를 고려하여 결정하는데, 금속배선층(708) 두께의 10% 이상으로 한다. 일반적으로 식각 정지층의 두께는 100Å 내지 5000Å으로 할 수 있다. 그리고, 식각 정지층(706)은 금속배선층(708)에 대하여 고선택비 특성을 갖는 전도성 물질로 형성하는데, 만약 금속배선층(708)이 알루미늄으로 이루어진다면 식각 정지층은 텅스텐(W), 백금(Pt), 루테늄(Ru) 등으로 구성할 수 있다. 다만 금속배선층에 대하여 고선택비 특성을 갖는다고 하여도 절연성 물질을 식각 정지층으로 이용할 수는 없다.After forming the metallization contact hole, the etch stop layer 706 is formed on the entire upper surface of the lower insulating layer 704 including the metallization contact hole. A metal wiring layer 708 is formed on the top surface of the etch stop layer 706. The metal wiring layer may be made of aluminum (Al) or the like, and the metal wiring layer 708 may be formed to have a thickness of 1000 kPa to 10000 kPa. The thickness of this metallization layer is determined by the conditions of the operating speed of the device. The thickness of the etch stop layer 706 is determined in consideration of the selectivity in performing the etching process described later. The thickness of the etch stop layer 706 is 10% or more of the thickness of the metal wiring layer 708. In general, the thickness of the etch stop layer may be 100 kPa to 5000 kPa. In addition, the etch stop layer 706 is formed of a conductive material having a high selectivity characteristic with respect to the metal wiring layer 708. Pt), ruthenium (Ru), or the like. However, even if the metal wiring layer has high selectivity, the insulating material cannot be used as an etch stop layer.

금속배선층(708)을 형성하고 난 후에는 금속배선층(708)의 상부면에 감광막을 형성하고, 금속배선 마스크를 이용한 노광 및 현상공정으로 감광막 패턴(710)을 형성한다. 감광막 패턴(710)은 금속배선층(708)을 식각하기 위한 마스크로 사용되는데, 고집적도를 갖는 소자를 제조할 때에는 감광막 패턴 대신에 하드 마스크(hard mask) 및 감광막 패턴의 적층 구조를 이용할 수도 있다. 이때, 하드 마스크 층은 산화막 또는 질화막으로 형성하거나, 산화막 및 질화막의 다중 하드 마스크로 하여 형성할 수 있다. After the metal wiring layer 708 is formed, a photoresist film is formed on the upper surface of the metal wiring layer 708, and the photoresist pattern 710 is formed by an exposure and development process using a metal wiring mask. The photoresist pattern 710 is used as a mask for etching the metallization layer 708. When fabricating a device having a high degree of integration, a stacked structure of a hard mask and a photoresist pattern may be used instead of the photoresist pattern. In this case, the hard mask layer may be formed of an oxide film or a nitride film, or may be formed of multiple hard masks of an oxide film and a nitride film.

다음에 감광막 패턴(710)을 마스크로 하여 금속배선층(708)에 대한 주식각 공정(main etch step) 및 과도식각 공정(over etch step)을 행한다. 이러한 주식각 공정 및 과도식각 공정은 플라즈마를 이용한 건식식각법으로 행할 수 있다. 금속배선층에 대한 주식각 공정 및 과도식각 공정을 행한 후의 반도체 소자의 단면도를 설명하기 위한 도면이 도 8이다. 도 8을 참조하면, 금속 배선층(708)이 도 7과 비교할 때 감광막 패턴(710)에 따라 식각되어진 것을 알 수 있다. 그런데, 플라즈마를 이용한 식각을 행한다 하더라도 금속 배선층(708)의 패턴들은 하부의 식각 정지층(706)에 의하여 전기적으로 연결되어 있으므로 전류의 흐름으로 인한 하부 절연 물질의 손상을 피할 수 있다. 금속배선층(708)에 대한 과도식각 공정의 시간은 일반적으로 주식각 공정의 시간에 대한 30% 내지 300% 범위에서 행할 수 있는데, 예를 들어 주식각 공정이 100sec 동안 진행되고 과도식각이 이에 대해 30%의 범위에서 행해진다면 과도식각 공정은 30sec의 시간동안 행해지게 된다.Next, a main etch step and an over etch step for the metal wiring layer 708 are performed using the photoresist pattern 710 as a mask. The stock etching process and the transient etching process may be performed by a dry etching method using plasma. FIG. 8 is a diagram for explaining a cross-sectional view of a semiconductor device after performing a stock angle process and a transient etching process with respect to the metal wiring layer. Referring to FIG. 8, it can be seen that the metal wiring layer 708 is etched according to the photoresist pattern 710 when compared with FIG. 7. However, even when etching using plasma, since the patterns of the metal wiring layer 708 are electrically connected by the lower etching stop layer 706, damage to the lower insulating material due to the flow of current can be avoided. The time of the transient etching process for the metallization layer 708 can generally be in the range of 30% to 300% of the time of the stock angle process, for example, the stock angle process is performed for 100sec and the transient etching is 30 If performed in the range of%, the transient etching process is performed for a time of 30 sec.

금속배선층에 대한 과도식각 공정은 금속배선층에 대한 식각 정지층의 선택비가 10 이상으로 하여 행할 수 있다. 이때 선택비란 과도식각 공정을 행할 때 식각 목표층의 식각 비율과 식각 목표층 바로 밑의 하부층의 식각 비율의 차이를 의 미한다. 즉, 동일한 식각 조건과 시간에 대하여 식각 목표층이 10의 두께만큼 식각 되는 동안 하부층이 5의 두께만큼 식각 되었다면, 하부층의 식각 목표층에 대한 선택비는 2가 된다. 따라서 금속배선층에 대한 식각 정지층의 선택비가 10 이상이라면, 금속배선층이 1000Å 일때 금속배선층에 대한 과도식각을 진행하고 난 후에 하부의 식각 정지층의 손실은 100Å이 된다.The transient etching process for the metal wiring layer can be performed with the selectivity of the etch stop layer with respect to the metal wiring layer being 10 or more. In this case, the selection ratio means a difference between the etching rate of the etch target layer and the etching rate of the lower layer immediately below the etch target layer when performing the transient etching process. That is, if the lower layer is etched by the thickness of 5 while the etch target layer is etched by the thickness of 10 for the same etching conditions and time, the selection ratio of the lower layer to the etch target layer becomes 2. Therefore, if the selectivity ratio of the etch stop layer to the metal wiring layer is 10 or more, the loss of the lower etch stop layer is 100 kPa after the overetch on the metal wiring layer is performed when the metal wiring layer is 1000 kW.

금속배선층(708)에 대한 식각 공정 후, 감광막 패턴(710)을 마스크로 하여 식각 정지층(706)에 대한 주식각 공정 및 과도식각 공정을 행한다. 식각 정지층에 대한 주식각 공정 및 과도식각 공정을 행한 후의 반도체 소자의 단면도를 설명하기 위한 도면인 도 9을 참조하면, 식각 정지층(706)이 금속배선 패턴을 제외한 영역에서 식각되어진 것을 알 수 있다. 이러한 식각 정지층에 대한 주식각 공정 및 과도식각 공정도 플라즈마를 이용한 건식식각법으로 행할 수 있다. 하부 절연층(704)의 손실은 식각 정지층의 식각 공정 중에만 발생하게 된다. 식각정지층(706)에 대한 과도식각 공정의 시간은 주식각 공정의 시간에 대한 30% 내지 300% 범위에서 행할 수 있다.
After the etching process for the metal wiring layer 708, the stock etching process and the transient etching process for the etch stop layer 706 are performed using the photoresist pattern 710 as a mask. Referring to FIG. 9, which is a view for explaining a cross-sectional view of a semiconductor device after performing a stock etching process and a transient etching process for an etch stop layer, it can be seen that the etch stop layer 706 is etched in an area excluding a metal wiring pattern. have. The stock etching process and the transient etching process for such an etch stop layer can also be performed by dry etching using plasma. The loss of the lower insulating layer 704 occurs only during the etching process of the etch stop layer. The time of the transient etching process for the etch stop layer 706 may be performed in the range of 30% to 300% of the time of the stock etching process.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 금속배선 형성 방법은, 반도체 소자의 서브 층과 식각 목표층 사이에 식각 정지층을 형성하므로, 식각 목표층에 대한 주식각 공정 및 과도식각 공정시 발생하는 불균일한 전하 축적으로 인한 전기장 형성시 서브 층 및 하부 절연물질의 손상을 최소화할 수 있는 효 과가 있다. 또한, 반도체 소자의 금속 배선 공정에서 식각 정지층에 대한 과도식각 공정 동안에만 서브 층의 손실이 발생하므로, 전도체 층의 두께에 제한을 받지 않고 서브 층의 손실을 최소화 할 수 있다. 그리고, 기존의 식각 방식에 의하면 서브 층 및 하부 절연물질의 손상이 발생하기 때문에 식각 목표층에 대한 과도식각 공정의 시간이 제한되었으나 식각 정지층을 갖는 반도체 구조에서는 시간에 제한 없이 과도식각 공정을 수행할 수 있다. As described above, in the method for forming metal wirings of the semiconductor device according to the present invention, since the etch stop layer is formed between the sub-layer and the etching target layer of the semiconductor device, the stock etching process and the transient etching process for the etching target layer are performed. The effect of minimizing damage to the sublayer and underlying insulating material in the formation of the electric field due to uneven charge accumulation that occurs. In addition, since the loss of the sublayer occurs only during the transient etching of the etch stop layer in the metallization process of the semiconductor device, the loss of the sublayer can be minimized without being limited by the thickness of the conductor layer. In addition, according to the conventional etching method, since the damage of the sub-layer and the lower insulating material occurs, the time of the transient etching process for the etching target layer is limited, but in the semiconductor structure having the etch stop layer, the transient etching process is performed without limitation in time. can do.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims (10)

반도체 소자의 기판 상부에 하부 절연층을 형성하는 단계;Forming a lower insulating layer on the substrate of the semiconductor device; 상기 하부 절연층의 선택된 부분이 노출되도록 금속배선 콘택홀을 형성하는 단계;Forming a metal wiring contact hole to expose a selected portion of the lower insulating layer; 상기 금속배선 콘택홀을 포함하는 상기 하부 절연층의 전체 상부면에 루테늄(Ru) 또는 백금(Pt)로 된 식각 정지층을 형성하는 단계;Forming an etch stop layer made of ruthenium (Ru) or platinum (Pt) on the entire upper surface of the lower insulating layer including the metal wiring contact hole; 상기 식각 정지층의 상부면에 금속배선층을 형성하는 단계;Forming a metal wiring layer on an upper surface of the etch stop layer; 상기 금속배선층의 상부면에 하드마스크막과 감광막을 순차 형성하고, 상기 감광막을 패터닝하고 상기 패터닝된 감광막을 마스크로 상기 하드마스크막을 식각하는 단계;Forming a hard mask film and a photoresist film sequentially on an upper surface of the metal wiring layer, patterning the photoresist film, and etching the hard mask film using the patterned photoresist mask as a mask; 상기 패터닝된 감광막을 마스크로 하여 상기 금속배선층에 대한 주식각 공정 및 과도식각 공정을 행하는 단계; 및Performing a stock etch process and a transient etch process on the metallization layer using the patterned photoresist as a mask; And 상기 패터닝된 감광막을 마스크로 하여 상기 식각 정지층에 대한 주식각 공정 및 과도식각 공정을 행하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.And performing a stock etch process and a transient etch process on the etch stop layer using the patterned photoresist as a mask. 삭제delete 제1 항에 있어서, 상기 금속배선층에 대한 과도식각 공정은The method of claim 1, wherein the transient etching process for the metal wiring layer 상기 금속배선층에 대한 상기 식각 정지층의 선택비가 10 내지 100으로 하여 행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.And a selectivity ratio of the etch stop layer to the metal wiring layer is set to 10 to 100. 제1 항에 있어서, 상기 금속배선층은The method of claim 1, wherein the metal wiring layer is 알루미늄(Al)으로 구성되고, 두께는 1000Å 내지 10000Å인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.A method for forming metal wiring in a semiconductor device, comprising aluminum (Al) and having a thickness of 1000 kPa to 10000 kPa. 삭제delete 제1 항에 있어서, 상기 식각 정지층은The method of claim 1, wherein the etch stop layer 100Å 내지 5000Å의 두께인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.A metal wiring forming method for a semiconductor device, characterized in that the thickness of 100 kV to 5000 kV. 삭제delete 제1 항에 있어서, 상기 식각 정지층의 두께는The method of claim 1, wherein the thickness of the etch stop layer is 상기 금속배선층 두께의 10 내지 30%인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The metal wiring forming method of a semiconductor device, characterized in that 10 to 30% of the thickness of the metal wiring layer. 삭제delete 삭제delete
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