KR100630667B1 - 반도체 장치의 커패시터 제조방법 - Google Patents

반도체 장치의 커패시터 제조방법 Download PDF

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Abstract

반도체 장치의 커패시터 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 하부의 도전성 플러그를 노출하는 오프닝(opening)을 가지는 몰드(mold) 절연층을 형성한다. 몰드 절연층 상에 제1하부 전극층, 제1유전층 및 제1상부 전극층을 순차적으로 형성한다. 제1상부 전극층을 방향성 식각하여 오프닝의 측벽에 세워진 형태의 제1상부 전극을 형성한다. 노출되는 제1유전층 상에 제1상부 전극을 덮는 제2유전층을 형성한다. 제2유전층 및 제1유전층을 방향성 식각하여 제1유전층 패턴 및 제2유전층 패턴을 형성한다. 제2유전층 패턴에 의해서 노출되는 제1하부 전극층 상에 제2하부 전극층, 제3유전층 및 제2상부 전극층을 형성한다. 제2상부 전극층 및 하부의 제3유전층, 제2 및 제1하부 전극층을 몰드 절연층의 상측 표면이 노출되도록 연마하여, 오프닝의 측벽에 세워진 제2상부 전극, 제3유전층 패턴, 제2 및 제1하부 전극을 형성한다. 노출되는 제2 및 제1하부 전극의 세워진 말단부를 선택적으로 식각하여 홈을 형성하고, 홈을 채우는 절연층을 형성한다. 절연층에 의해서 노출되는 제1 및 제2상부 전극에 전기적으로 연결되는 제3상부 전극을 형성한다.

Description

반도체 장치의 커패시터 제조 방법{Method of manufacturing capacitor for semiconductor device}
도 1 내지 도 15는 본 발명의 제1실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 16 내지 도 20은 본 발명의 제2실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100: 반도체 기판, 200: 제1절연층,
300: 몰드 절연층, 410, 430: 하부 전극층,
510, 530, 550: 유전층, 610, 630, 650, 670: 상부 전극층,
700: 제2절연층, 800: 제3절연층.
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 다층으로 이루어지는 전극을 포함하는 커패시터 제조 방법에 관한 것이다.
반도체 장치를 제조하는 데 있어서 디자인 룰(design rule) 또는 피치(pitch)가 감소됨에 따라, 커패시터가 점유하는 면적을 감소시키는 것이 요구되고 있다. 이에 따라, DRAM(Dynamic Random Access Memory) 장치와 같은 반도체 장치의 동작에 필요한 일정량의 정전 용량을 확보하는 커패시터를 제공하는 데 어려움이 발생하고 있다.
이를 극복하기 위해서 커패시터의 구조를 스택(stack)형, 트렌치(trench)형 또는 실린더(cylinder)형과 같은 3차원 입체 구조로 형성하여 유전층의 유효 표면적을 증가시키는 방법이 도입되고 있다. 이러한 방법은 커패시터의 전극의 표면적을 증가시키기 위해서 커패시터의 높이를 증가시키는 현상을 수반하고 있다. 이와 같이 커패시터의 높이가 증가되면, 커패시터가 형성되는 셀(cell) 영역과 셀 영역에 인접하는 코아(core) 영역 간의 단차가 심화되는 원하지 않는 현상이 발생한다. 이와 같이 단차가 극심해지면, 후속 공정의 진행이 어려워지는 문제점이 유발될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 커패시터가 점유하는 면적을 줄이며 정전 용량의 증대를 구현할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 하부의 도전성 플러그를 노출하는 오프닝을 가지는 몰드 절연층을 형성한다. 상기 몰드 절연층 상에 상기 오프닝의 측벽을 덮고 상기 도전성 플러그에 전기적으로 연결되도록 연장되는 제1하부 전극층을 형성한다. 상기 제1하부 전극층 상에 제1유전층을 형성한다. 상기 제1유전층 상에 제1상부 전극층을 형성한다.
상기 제1상부 전극층을 방향성 식각하여 제1상부 전극층의 상기 오프닝의 측벽 상을 덮는 부분을 선택적으로 잔존시켜 상기 오프닝의 측벽에 세워진 형태의 제1상부 전극을 형성한다. 상기 제1상부 전극에 의해 노출되는 상기 제1유전층 상에 상기 제1상부 전극을 덮는 제2유전층을 형성한다. 상기 제2유전층 및 제1유전층을 방향성 식각하여 상기 세워진 형태의 제1상부 전극의 좌우에 각각 세워지는 제1유전층 패턴 및 제2유전층 패턴을 형성한다.
상기 제2유전층 패턴에 의해서 노출되는 상기 제1하부 전극층 상에 상기 제2유전층 패턴을 덮는 제2하부 전극층을 형성한다. 상기 제2하부 전극층 상에 제3유전층을 형성한다. 상기 제3유전층 상에 제2상부 전극층을 형성한다. 상기 제2상부 전극층 및 하부의 제3유전층, 제2 및 제1하부 전극층을 상기 몰드 절연층의 상측 표면이 노출되도록 연마하여 상기 오프닝의 측벽에 세워진 말단부가 노출되는 제2상부 전극, 제3유전층 패턴, 제2 및 제1하부 전극을 형성한다.
노출되는 상기 제2 및 제1하부 전극의 세워진 말단부를 선택적으로 식각하여 홈을 형성한다. 상기 홈을 채워 상기 제2 및 제1하부 전극의 말단부를 절연시키는 절연층을 형성한다. 상기 절연층에 의해서 노출되는 상기 제1 및 제2상부 전극에 전기적으로 연결되는 제3상부 전극을 형성한다.
상기 제2상부 전극층은 상기 오프닝을 메우도록 형성될 수 있다. 또는, 상기 제2상부 전극층을 형성하는 단계 이후에, 상기 오프닝을 메우는 제2절연층을 형성 하는 단계를 더 포함할 수 있다.
상술한 본 발명에 따르면, 커패시터의 정전 용량을 증대할 수 있고, 커패시터의 높이를 상대적으로 낮출 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1 내지 도 15는 본 발명의 제1실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1은 반도체 기판(100) 상에 몰드(mold) 절연층(300)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 반도체 기판(100)의 활성 영역에 전기적으로 연결되는 매몰 콘택(buried contact)형태의 도전성 플러그(plug:250)를 제1절연층(200)을 개재하여 형성한다. 예를 들어, 제1절연층(200)을 형성한 후, 상기 제1절연층(200)을 관통하는 콘택홀을 형성한 후, 이러한 콘택홀을 채우는 플러그(250)를 형성한다.
다음에, 이러한 플러그(250)를 덮는 몰드 절연층(300)을 제1절연층(200) 상에 형성한다. 이때, 몰드 절연층(300)은 커패시터의 전극 형성을 위해서 도입되는 절연층이므로, 실리콘 산화물과 같은 절연 물질로 형성될 수 있다. 몰드 절연층(300)을 형성한 이후에 몰드 절연층(300)을 사진 식각 공정 등으로 패터닝하여 하부의 플러그(250)의 표면을 노출하는 오프닝(opening:350)을 형성한다.
도 2는 몰드 절연층(300) 상에 제1하부 전극층(410)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 오프닝(350)이 형성된 몰드 절연층(300) 상에 도전 물질, 예컨대, 도전성 폴리 실리콘, 또는 루테늄(Ru), 백금(Pt) 또는 이리듐(Ir)과 같은 금속 물질, 또는 이러한 금속 물질의 산화물 등과 같은 도전성 금속 산화물 등의 도전 물질을 증착한다. 이에 따라, 오프닝(350)의 측벽과 바닥을 따라 형성되는 제1하부 전극층(410)이 얇게 증착된다.
이러한 제1하부 전극층(410)의 두께는 반도체 장치에 따라 달라질 수 있으나, 오프닝(350)에 의한 형상을 따라 제1하부 전극층(410)이 증착될 수 있을 정도로 얇은 것이 바람직하다. 이러한 제1하부 전극층(410)은 상기한 도전 물질의 증착에 의해 단층으로 이루어질 수 있으나 필요에 따라 다층으로도 형성될 수 있다. 이때, 형성된 제1하부 전극층(410)은 하부에 위치하는 플러그(250)에 전기적으로 연결되어 반도체 기판(100) 상에 전기적으로 연결될 수 있다.
도 3은 제1하부 전극층(410) 상에 제1유전층(510)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1하부 전극층(410) 상에 제1유전층(510)을 형성한다. 제1유전층(510)은 다양한 유전 물질로 형성될 수 있다. 예를 들어, 산화 탄탈륨(Ta2O5) 또는 강유전체 물질, 예컨대, SBT(SrBi2Ta2O9)계열과 PZT(Pb(Zr1-xTi x)O3)계열의 강유전체 물질을 증착하여 제1유전층(510)으로 이용할 수 있다. 이러한 제1유전층(510)은 오프닝(350)의 형상을 따라 증착되어 오프닝(350) 내에서 컨케이브(concave)의 형상을 이루도록 증착되는 것이 바람직하다.
도 4는 제1유전층(510) 상에 제1상부 전극층(610)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1유전층(510) 상에 도전 물질을 증착하여 제1상부 전극층(610)을 형성한다. 예컨대, 제1상부 전극층(610)은 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있다. 그런데, 제1유전층(510) 또는 제1하부 전극층(410)과 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다. 즉, 제1하부 전극층(410)으로 형성된 물질층과 다른 물질층으로 제1상부 전극층(610)을 형성한다.
도 5는 제1상부 전극층(610)을 패터닝하여 제1상부 전극(610')을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1상부 전극층(610)을 방향성 식각하여 오프닝(350)의 측벽에만 제1상부 전극층(610)이 잔존하도록 하여, 오프닝(350)의 측벽에 세워진 형태의 제1상부 전극(610')을 형성한다. 방향성 식각을 이용함으로써, 제1상부 전극층(610)의 몰드 절연층(300)의 상측 표면을 덮는 부분 및 제1상부 전극층(610)의 오프닝(350)의 바닥 상에 증착된 부분은 선택적으로 제거된다. 이때, 방향성 식각의 종료는 하부의 제1유전층(510)의 검출에 의해서 이루어질 수 있다. 이에 따라, 제1유전층(510)의 오프닝(350)의 바닥을 덮는 부분 및 몰드 절연층(300)의 상측 표면 상에 위치하는 부분은 노출되게 된다.
도 6은 노출된 제1유전층(510) 부분 및 제1상부 전극(610') 상에 제2유전층(530)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 노출된 제1유전층(510) 부분 및 제1상부 전극(610') 상에 유전 물질, 예를 들어, 산화 탄탈륨 또는 SBT계열과 PZT계열의 강유전체 물질을 증착하여 제2유전층(530)으로 이용할 수 있다. 이러한 제2유전층(530)은 오프닝(350)의 형상을 따라 증착되어 오프닝(350) 내부에 형성되는 부분이 컨케이브의 형상을 가지도록 증착되는 것이 바람직하다.
도 7은 제2유전층(530) 및 제1유전층(510)을 방향성 식각하여 세워진 형태의 제2유전층 패턴(530') 및 세워진 형태의 제1유전층 패턴(510')을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제2유전층(530)을 방향성 식각하여 오프닝(350)의 측벽에만 제2유전층(530)이 잔존하도록 하여, 오프닝(350)의 측벽에 세워진 형태의 제2유전층 패턴(530')을 형성한다. 이때, 상기한 방향성 식각을 계속 수행하여 제2유전층 패턴(530)의 하부에 위치하는 제1유전층(510) 또한 방향성 식각하여 오프닝(350)의 측벽에만 제1유전층(510)이 잔존하도록 하여, 오프닝(310)의 측벽에 세워진 형태의 제1유전층 패턴(510')을 형성한다.
이와 같이, 방향성 식각을 이용함으로써, 제3 또는 제1유전층(530, 510)의 몰드 절연층(300)의 상측 표면을 덮는 부분 및 제3 또는 제1유전층(530, 510)의 오프닝(350)의 바닥 상에 증착된 부분은 선택적으로 제거된다. 이때, 방향성 식각의 종료는 하부의 제1하부 전극층(410)의 검출에 의해서 이루어질 수 있다. 이에 따라, 제1하부 전극층(410)의 오프닝(350)의 바닥을 덮는 부분 및 몰드 절연층(300)의 상측 표면 상에 위치하는 부분은 노출되게 된다.
도 8은 제2유전층 패턴(510') 상에 제2하부 전극층(430)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 세워진 형태의 제1유전층 패턴(510'), 세워진 형태의 제1상부 전극(610'), 세워진 형태의 제2유전층 패턴(530') 및 노출된 제1하부 전극층(410) 상에 제2하부 전극층(430)을 얇게 증착한다. 이때, 제2하부 전극층(430)은 다양한 도전 물질, 예컨대, 도전성 폴리 실리콘, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있으나, 제1 및 제2유전층 패턴(510', 530') 또는 제1상부 전극(610')과 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다.
따라서, 제2하부 전극층(430)은 제1상부 전극(610')과는 다르고 제1하부 전 극층(410)과 동일한 도전 물질로 형성되는 것이 바람직하다. 이때, 제2하부 전극층(430) 또한 오프닝(350)의 측벽을 따라 증착되어 오프닝(350)에 내부에 증착되는 부분이 컨케이브 형상을 가지도록 증착되는 것이 바람직하다.
도 9는 제2하부 전극층(430) 상에 제3유전층(550)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제2하부 전극(430) 상에 유전 물질, 예를 들어, 산화 탄탈륨 또는 SBT계열과 PZT계열의 강유전체 물질을 증착하여 제3유전층(550)으로 이용할 수 있다. 이러한 제3유전층(550)은 오프닝(350)의 형상을 따라 증착되어 컨케이브의 형상을 가지도록 증착되는 것이 바람직하다.
도 10은 제3유전층(550) 상에 제2상부 전극층(630)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제3유전층(550) 상에 도전 물질을 증착하여 제2상부 전극층(630)을 형성한다. 예컨대, 제2상부 전극층(630)은 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있다.
그런데, 제3, 제2 및 제1유전층(550, 530, 510) 또는 제2 및 제1하부 전극층(430, 410)과 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다. 즉, 제2 및 제1하부 전극층(430, 410)으로 형성된 물질층과 다른 물질층으로 제2상부 전극층(630)을 형성한다. 이때, 제2상부 전극층(630)은 제1상부 전극(610')과 동일한 도전 물질로 형성되는 것이 바람직하다. 또한, 이러한 제2상부 전극층(630)은 오프닝(350)의 형상을 따라 증착되어 컨케이브의 형상을 가지도록 증착되는 것이 바람직하다.
한편, 이와 같이 제1하부 전극층(410)을 형성하는 단계에서부터 제2상부 전극층(630)을 형성하는 단계를 반복할 수 있다. 이에 따라, 도 10에 도시된 바와 같이 유전층과 전극층이 오프닝(350)에 세워진 형태로 반복되는 형상을 구현할 수 있다.
도 11은 제2상부 전극층(630) 상에 제2절연층(700)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제2상부 전극층(630) 상에 제2상부 전극층(630)의 컨케이브 내부를 채우는, 실질적으로는 오프닝(350)을 채우는 제2절연층(700)을 형성한다. 이러한 제2절연층(700)은 일반적인 절연 물질, 예컨대, 실리콘 산화물로 형성될 수 있다.
도 12는 몰드 절연층(300)의 상측 표면이 노출되게 제2절연층(700)을 연마하는 단계를 개략적으로 나타낸다.
구체적으로, 제2절연층(700) 상을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치 백(etch back) 공정을 이용하여 연마하여 하부의 몰드 절연층(300)의 상측 표면이 노출되도록 한다. 즉, 화학 기계적 연마 또는 에치 백을 수행하여 제2절연층(700)을 연마하여 제2절연층(700)이 오프닝(350)을 채우는 부분만 잔존하도록 한다.
이와 같이 제2절연층(700)을 연마하며 제2절연층(700)의 아래에 위치하는 제2상부 전극층(630)의 일부, 제3유전층(550)의 일부, 제2하부 전극층(430)의 일부 및 제1하부 전극층(410)의 일부, 즉, 몰드 절연층(300)의 상측 표면을 덮는 부분을 순차적으로 계속 연마하여 제거한다. 이에 따라, 제2상부 전극층(630), 제3유전층(550), 제2하부 전극층(430) 및 제1하부 전극층(410)은 패터닝되어 오프닝(350)의 측벽에 세워진 부분이 잔존하여 제2상부 전극(630'), 제3유전층 패턴(550'), 제2하부 전극(430') 및 제1하부 전극(410')이 이루어진다.
도 13은 제1하부 전극(410') 및 제2하부 전극(430')을 일부 식각하여 홈(405)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 노출되는 제1하부 전극(410') 및 제2하부 전극(430')의 세워진 부분의 말단을 선택적으로 식각하여 홈(405)을 형성한다. 이러한 홈(405)의 형성 단계는, 제1하부 전극(410') 및 제2하부 전극(430')을 제1 및 제2상부 전극(610', 630')으로부터 분리하는 과정으로 수행된다.
제1하부 전극(410') 및 제2하부 전극(430') 각각은 상술한 바와 같이, 제1 및 제2상부 전극(610', 630') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550') 등등과 다른 물질로 형성될 수 있으므로, 이러한 제1 및 제2상부 전극(610', 630') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550')과 선택비를 가질 수 있어 선택적으로 제거될 수 있다. 또한, 제1하부 전극(410') 및 제2하부 전극(430') 각각을 Ru, Ir 또는 Pt 등으로 형성할 경우, 몰드 절연층(300)을 이루는 실리콘 산화물과 식각 선택비를 가질 수 있다. 따라서, 상기한 바와 같이 홈(405)이 형성될 수 있다.
도 14는 홈(405)을 채워 제1하부 전극(410') 및 제2하부 전극(430')을 제3절연층(800)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 홈(405)을 채우는 제3절연층(800)을 실리콘 산화물 등과 같은 절연 물질을 증착하여 형성한다. 이후에, 제3절연층(800)을 에치 백 또는 화학 기계적 연마로 연마하여 하부의 몰드 절연층(300)을 노출하고 제3절연층(800)을 홈(405)의 내부에만 잔존시켜, 제1하부 전극(410') 및 제2하부 전극(430')을 절연하도록 한다. 이때, 제1 및 제2상부 전극(610', 630')의 세워진 말단 부분은 노출되는 것이 바람직하다.
도 15는 제3절연층(800) 상에 제1 및 제2상부 전극(610', 630')에 전기적으로 연결되는 제3상부 전극층(650)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 홈(405)을 채우는 제3절연층(800) 상에 도전 물질, 예컨대, 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질을 증착하여 제3상부 전극층(650)으로 이용한다. 이러한 제3상부 전극층(650)은 노출된 제1 및 제2상부 전극(610', 630')과 접촉하여 전기적으로 연결될 수 있다. 이후에, 필요에 따라 제3상부 전극층(650)을 패터닝하여 셀 단위로 분리할 수 있다.
이와 같이 하여 완성되는 커패시터는 전극층(410' 430' 610' 630')과 세워진 유전층 패턴(510', 530', 550')이 몰드 절연층(300)의 오프닝(350)의 측벽에 세워진 형태로 반복되게 형성된다.
따라서, 반도체 기판(100) 상에서 커패시터가 점유하는 횡단면적의 증가를 수반하지 않고서도 커패시터의 정전 용량의 증가를 구현할 수 있다. 또한, 기존의 공정에 비해 별도의 사진 식각 공정을 추가하지 않고서도 커패시터의 유효 표면적 증가와 이에 따른 커패시터의 정전 용량의 증가를 구현할 수 있다.
더욱이, 상술한 바와 같이 전극층(410' 430' 610' 630')과 세워진 유전층 패턴(510', 530', 550')이 세워진 상태로 반복하여 유전 용량을 증대시키므로, 커패시터의 높이를 낮출 수 있다. 예를 들어 동일한 피치, 예컨대, 0.3㎛의 피치를 가지는 DRAM 장치의 경우, 본 발명의 경우 최소한 2층 이상의 유전층을 도입할 수 있다.
따라서, 기존의 커패시터에서 구현될 수 있는 유전 용량을 기존에 비해 1/2배 낮은 높이의 본 발명에 따르는 커패시터로 구현할 수 있다. 즉, 커패시터의 높이를 크게 낮출 수 있다. 반대로, 본 발명에 따르면, 기존의 커패시터와 동일한 높이를 구현할 경우, 적어도 2배정도 높은 정전 용량을 구현하는 커패시터를 제공할 수 있다.
또한, 커패시터가 점유된 영역인 셀 영역과 이에 인접하는 코어 영역 간의 단차를 줄일 수 있어, 높은 단차에 따른 후속 공정 상의 문제점을 극복하기가 용이해질 수 있다. 즉, 단차 감소를 위한 셀 오픈(cell open)을 위한 식각 공정 등이 생략될 수 있어, 후속 공정이 보다 단순 또는 용이해질 수 있다.
도 16 내지 도 20은 본 발명의 제2실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
이하 기술한 본 발명의 제2실시예에서 제1실시예에서와 동일한 참조 부호는 제1실시예에서 설명한 부재와 동일한 부재를 의미한다. 본 발명의 제2실시예에서는 제1실시예에서 도 1 내지 도 9를 인용 참조하여 설명한 바와 같이, 제1하부 전극층(410), 제1유전층(510), 제1상부 전극(610'), 제2유전층 패턴(530'), 제2하부 전극층(430) 및 제3유전층(550)을 순차적으로 형성한다.
도 16은 제3유전층(550) 상에 제4상부 전극층(670)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제3유전층(550) 상에 도전 물질을 증착하여 제4상부 전극층(670)을 형성한다. 예컨대, 제4상부 전극층(670)은 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있다. 이때, 이러한 제4상부 전극층(670)은 오프닝(350)을 충분히 메울 수 있는 두께로 형성되는 것이 바람직하다. 바람직하게는 제1상부 전극(610')과 동일한 도전 물질로 형성되는 것이 바람직하다.
도 17은 제4상부 전극층(670)을 연마하여 오프닝(350) 내에 위치하는 제4상부 전극(670')을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제4상부 전극층(670)을 화학 기계적 연마 또는 에치 백을 이용하여 연마하여 오프닝(350) 내에 위치하는 플러그 형태로 제4상부 전극(670')을 형성한다. 이때, 상기한 연마는 몰드 절연층(300)의 상측 표면이 노출되도록 수행되는 것이 바람직하다.
이에 따라, 상기한 연마는 제4상부 전극층(670)아래에 위치하는 제3유전층(550)의 일부, 제2하부 전극층(430)의 일부 및 제1하부 전극층(410)의 일 부, 즉, 몰드 절연층(300)의 상측 표면을 덮는 부분을 순차적으로 계속 연마하도록 수행된다. 따라서, 제3유전층(550), 제2하부 전극층(430) 및 제1하부 전극층(410)은 패터닝되어 오프닝(350)의 측벽에 세워진 부분이 잔존하여, 세워진 형태의 제3유전층 패턴(550'), 제2하부 전극(430') 및 제1하부 전극(410')이 이루어진다.
도 18은 제1하부 전극(410') 및 제2하부 전극(430')을 일부 식각하여 홈(405)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상기한 제4상부 전극(670')의 형성에 의해서 노출되는 제1하부 전극(410') 및 제2하부 전극(430')의 세워진 부분의 말단을 선택적으로 식각하여 홈(405)을 형성한다. 이러한 홈(405)의 형성 단계는, 제1하부 전극(410') 및 제2하부 전극(430')을 제1 및 제4상부 전극(610', 670')으로부터 분리하는 과정으로 수행된다.
제1하부 전극(410') 및 제2하부 전극(430') 각각은 상술한 바와 같이, 제1 및 제4상부 전극(610', 670') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550') 등등과 다른 물질로 형성될 수 있으므로, 이러한 제1 및 제4상부 전극(610', 670') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550')과 선택비를 가질 수 있어 선택적으로 제거될 수 있다. 또한, 제1하부 전극(410') 및 제2하부 전극(430') 각각을 Ru, Ir 또는 Pt 등으로 형성할 경우, 몰드 절연층(300)을 이루는 실리콘 산화물과 식각 선택비를 가질 수 있다. 따라서, 상기한 바와 같이 홈(405)이 형성될 수 있다.
도 19는 홈(405)을 채워 제1하부 전극(410') 및 제2하부 전극(430')을 제3절 연층(800)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 홈(405)을 채우는 제3절연층(800)을 실리콘 산화물 등과 같은 절연 물질을 증착하여 형성한다. 이후에, 제3절연층(800)을 에치 백 또는 화학 기계적 연마로 연마하여 하부의 몰드 절연층(300)을 노출하고 제3절연층(800)을 홈(405)의 내부에만 잔존시켜, 제1하부 전극(410') 및 제2하부 전극(430')을 절연하도록 한다. 이때, 제1 및 제4상부 전극(610', 670')의 세워진 말단 부분은 노출되는 것이 바람직하다.
도 20은 제3절연층(800) 상에 제1 및 제4상부 전극(610', 670')에 전기적으로 연결되는 제3상부 전극층(650)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 홈(405)을 채우는 제3절연층(800) 상에 도전 물질, 예컨대, 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질을 증착하여 제3상부 전극층(650)으로 이용한다. 이러한 제3상부 전극층(650)은 노출된 제1 및 제4상부 전극(610', 670')과 접촉하여 전기적으로 연결될 수 있다. 이후에, 필요에 따라 제3상부 전극층(650)을 패터닝하여 셀 단위로 분리할 수 있다.
이와 같이 하여 완성되는 커패시터는 전극층(410' 430' 610' 670')과 세워진 유전층 패턴(510', 530', 550')이 몰드 절연층(300)의 오프닝(350)의 측벽에 세워진 형태로 반복되게 형성된다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 커패시터의 정전 용량을 증대할 수 있고, 커패시터의 높이를 상대적으로 낮출 수 있다. 따라서, 커패시터가 위치하는 셀 영역과 이러한 셀 영역에 인접하는 코어 영역 간의 단차를 감소시킬 수 있다. 이에 따라, 후속 공정이 보다 더 용이해질 수 있다.

Claims (3)

  1. 반도체 기판 상에 하부의 도전성 플러그를 노출하는 오프닝을 가지는 몰드 절연층을 형성하는 단계;
    상기 몰드 절연층 상에 상기 오프닝의 측벽을 덮고 상기 도전성 플러그에 전기적으로 연결되도록 연장되는 제1하부 전극층을 형성하는 단계;
    상기 제1하부 전극층 상에 제1유전층을 형성하는 단계;
    상기 제1유전층 상에 제1상부 전극층을 형성하는 단계;
    상기 제1상부 전극층을 방향성 식각하여 제1상부 전극층의 상기 오프닝의 측벽 상을 덮는 부분을 선택적으로 잔존시켜 상기 오프닝의 측벽에 세워진 형태의 제1상부 전극을 형성하는 단계;
    상기 제1상부 전극에 의해 노출되는 상기 제1유전층 상에 상기 제1상부 전극을 덮는 제2유전층을 형성하는 단계;
    상기 제2유전층 및 제1유전층을 방향성 식각하여 상기 세워진 형태의 제1상 부 전극의 좌우에 각각 세워지는 제1유전층 패턴 및 제2유전층 패턴을 형성하는 단계;
    상기 제2유전층 패턴에 의해서 노출되는 상기 제1하부 전극층 상에 상기 제2유전층 패턴을 덮는 제2하부 전극층을 형성하는 단계;
    상기 제2하부 전극층 상에 제3유전층을 형성하는 단계;
    상기 제3유전층 상에 제2상부 전극층을 형성하는 단계;
    상기 제2상부 전극층 및 하부의 제3유전층, 제2 및 제1하부 전극층을 상기 몰드 절연층의 상측 표면이 노출되도록 연마하여 상기 오프닝의 측벽에 세워진 말단부가 노출되는 제2상부 전극, 제3유전층 패턴, 제2 및 제1하부 전극을 형성하는 단계;
    노출되는 상기 제2 및 제1하부 전극의 세워진 말단부를 선택적으로 식각하여 홈을 형성하는 단계;
    상기 홈을 채워 상기 제2 및 제1하부 전극의 말단부를 절연시키는 절연층을 형성하는 단계; 및
    상기 절연층에 의해서 노출되는 상기 제1 및 제2상부 전극에 전기적으로 연결되는 제3상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1항 있어서, 상기 제2상부 전극층은
    상기 오프닝을 메우도록 형성되는 것을 특징으로 하는 반도체 장치의 커패시 터 제조 방법.
  3. 제1항 있어서, 상기 제2상부 전극층을 형성하는 단계 이후에,
    상기 오프닝을 메우는 제2절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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