KR100625389B1 - Manufacturing method for semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 미세 게이트전극의 형성공정에서 게이트전극용 도전층 상에 이중구조의 하드마스크 박막을 형성하고, 게이트전극을 정의하는 감광막패턴을 식각마스크로 상기 이중구조의 하드마스크 박막 및 게이트전극용 도전층을 공정 조건을 변화시키면서 식각함으로써 식각 프로파일이 버티칼(vertical)하게 형성되도록 하여 게이트절연막의 전기적 손실을 줄일 수 있으므로 전기적으로 안정한 소자를 형성할 수 있는 기술이다. The present invention relates to a method for manufacturing a semiconductor device, and in the process of forming a fine gate electrode, a double layer hard mask thin film is formed on a conductive layer for a gate electrode, and the double structure is formed by using an photoresist pattern defining an gate electrode as an etching mask. By etching the hard mask thin film and the conductive layer for the gate electrode while changing the process conditions, the etching profile is vertically formed to reduce the electrical loss of the gate insulating film, thereby forming an electrically stable device.
Description
도 1 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도. 1 is a process cross-sectional view showing a method for manufacturing a semiconductor device according to the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11 : 반도체기판 13 : 게이트 절연막11
15 : 게이트전극 17 : 제1하드마스크 박막패턴15: gate electrode 17: first hard mask thin film pattern
19 : 제2하드마스크 박막패턴 21 : 감광막패턴 19: second hard mask thin film pattern 21: photosensitive film pattern
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 미세패턴 형성공정에서 이중구조의 하드마스크 박막이 적층되는 게이트전극을 정의하는 식각공정 시 버티칼(vertical)한 프로파일을 갖는 패턴을 형성하는 식각방법을 제공하여 소자의 특성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to form a pattern having a vertical profile during an etching process of defining a gate electrode in which a hard mask thin film having a double structure is stacked in a fine pattern forming process. It relates to a method for manufacturing a semiconductor device by providing a method to improve the characteristics of the device, thereby enabling a high integration of the semiconductor device.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다. As semiconductor devices become more integrated, the gate electrode of a metal oxide semiconductor field effect transistor (hereinafter referred to as a MOS FET) is decreasing in width, but when the width of the gate electrode is reduced by N times, the electrical resistance of the gate electrode is decreased. There is a problem that the N times increased to decrease the operation speed of the semiconductor device. Therefore, in order to reduce the resistance of the gate electrode, polyside, which is a laminated structure of the polysilicon layer and the silicide, is used as the low resistance gate by using the property of the polysilicon layer / oxide film interface exhibiting the most stable MOSFET characteristics.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOS FET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOS FET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/□ 정도이다. In general, the most important function of the transistors constituting the semiconductor circuit is the current driving capability, and the channel width of the MOS FET is adjusted in consideration of this. The most widely used MOS FET uses a polysilicon layer doped with impurities as a gate electrode, and a diffusion region doped with impurities on a semiconductor substrate is used as a source / drain region. Here, the sheet resistance of the gate electrode is about 30 to 70 Ω / □, the sheet resistance of the source / drain regions is about 70 to 150 Ω / □ for N +, about 100 to 250 Ω / □ for P +, and the gate electrode or source / In the case of a contact formed on the drain region, the contact resistance is about 30 to 70? /? Per contact.
이와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi2는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.In order to reduce the high sheet resistance and contact resistance of the gate electrode and the source / drain regions, a metal silicide layer may be formed only on the gate electrode and the source / drain regions using a salicide (self-aligned silicide) method or a selective metal film deposition method. The current driving capability of the MOS FET was increased. Among these silicides, TiSi 2 has the lowest resistance, relatively excellent thermal stability, and easy manufacturing method.
Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/□, 콘택 저항은 콘택당 약 3Ω/□ 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다. The use of Ti silicide significantly reduces the sheet resistance of the gate electrode and the source / drain regions to about 5 Ω / □ and the contact resistance to about 3 Ω / □ or less per contact, which increases the current driving capability of the MOSFET by more than 40%, resulting in high integration of the MOSFET. It is possible.
또한, 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 다결정실리콘층과 금속층의 적층구조의 게이트 전극이 사용되고 있다. In addition, a gate electrode having a lamination structure of a polysilicon layer and a metal layer is used in a DRAM device having more than a giga-class or a logic device requiring high integration and high speed operation.
상기와 같이 종래 기술에 따른 반도체소자의 제조방법에서 게이트전극이 후속공정에서 손상되는 것을 방지하기 위하여 상기 게이트전극 상부에 하드마스크 박막 패턴을 두껍게 형성하였다. 그러나, 상기 하드마스크 박막패턴 형성 시 식각마스크로 사용되는 감광막패턴이 상기 하드마스크 박막패턴에 대해 충분한 식각선택비가 나오지 않는 경우 또 하나의 하드마스크 박막을 형성하여 이중 하드마스크 박막 구조로 형성한 다음, 식각공정을 진행한다. 이때, 하드마스크 박막을 두 번 식각하는 둥에 패턴의 상부 프로파일이 손상을 받거나 게이트전극의 크기가 작아지게 되어 소자의 특성 및 신뢰성을 저해하는 문제점이 있다. As described above, in order to prevent the gate electrode from being damaged in a subsequent process, the hard mask thin film pattern is thickly formed on the gate electrode. However, when the photoresist pattern used as an etch mask when the hard mask thin film pattern is not formed with sufficient etching selectivity with respect to the hard mask thin film pattern, another hard mask thin film is formed to form a double hard mask thin film structure. Proceed with the etching process. At this time, when the hard mask thin film is etched twice, the upper profile of the pattern is damaged or the size of the gate electrode is reduced, thereby degrading the characteristics and reliability of the device.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 게이트전극용 도전층 상부에 이중 구조의 하드마스크 박막을 형성하고, 상기 하드마스크 박막 상에 게이트전극을 정의하는 감광막패턴을 형성한 다음, 식각공정 조건을 변경하면서 식각공정을 진행함으로써 프로파일이 버티칼한 패턴을 형성하여 소자의 특성 및 소자 동작의 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공함에 있다. The present invention is to solve the above problems, to form a hard mask thin film of a dual structure on the conductive layer for the gate electrode, and to form a photoresist pattern defining a gate electrode on the hard mask thin film, an etching process The present invention provides a method of manufacturing a semiconductor device by forming a pattern having a vertical profile by changing the conditions to improve the characteristics of the device and the reliability of the device operation, thereby enabling high integration of the semiconductor device.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
(a) 반도체기판 상부에 게이트 절연막을 형성하는 공정과,
(b) 상기 게이트절연막 상부에 게이트전극용 도전층을 형성하는 공정과,
(c) 상기 게이트전극용 도전층 상부에 제1하드마스크 박막 및 제2하드마스크 박막을 형성하는 공정과,
(d) 상기 제2하드마스크 박막 상부에 게이트전극을 정의하는 감광막패턴을 형성하는 공정과,
(e) 상기 감광막패턴을 이용하여 게이트 전극을 패터닝하되, 상기 제1, 2하드마스크 박막 및 게이트전극용 도전층을 식각한 후 상기 감광막 패턴을 제거하는 공정, 상기 제2하드마스크 박막을 식각한 후 상기 감광막 패턴을 제거하는 공정 또는 상기 제1 및 2하드마스크 박막을 식각한 후 다수의 식각 공정을 더 수행하는 공정
을 포함하는 것을 특징으로 한다. Method for manufacturing a semiconductor device according to the present invention for achieving the above object,
(a) forming a gate insulating film over the semiconductor substrate;
(b) forming a conductive layer for a gate electrode on the gate insulating film;
(c) forming a first hard mask thin film and a second hard mask thin film on the conductive layer for the gate electrode;
(d) forming a photoresist pattern defining a gate electrode on the second hard mask thin film;
(e) patterning a gate electrode using the photoresist pattern, etching the first and second hard mask thin films and the conductive layer for the gate electrode, and then removing the photoresist pattern, and etching the second hard mask thin film Thereafter, the process of removing the photoresist pattern or the etching of the first and second hard mask thin films and then performing a plurality of etching processes.
Characterized in that it comprises a.
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이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다. 1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to the present invention.
먼저, 반도체기판(11) 상부에 게이트절연막(13)을 소정 두께 형성한다. First, the
다음, 상기 게이트절연막(13) 상부에 게이트전극용 도전층을 형성한다. Next, a conductive layer for a gate electrode is formed on the
그 다음, 상기 게이트전극용 도전층 상부에 제1하드마스크 박막과 제2하드마스크 박막을 순차적으로 형성한다. 이때, 상기 제1하드마스크 박막은 질화막으로 형성하고, 상기 제2하드마스크 박막은 제2하드마스크 박막은 다결정실리콘층, 산화질화막, PE-TEOS막 또는 이들의 조합 중 선택된 어느 하나를 사용하여 형성한다. Next, a first hard mask thin film and a second hard mask thin film are sequentially formed on the conductive layer for the gate electrode. In this case, the first hard mask thin film is formed of a nitride film, and the second hard mask thin film is formed using any one selected from a polysilicon layer, an oxynitride film, a PE-TEOS film, or a combination thereof. do.
다음, 상기 제2하드마스크 박막 상부에 게이트전극을 정의하는 감광막패턴(21)을 형성한다. Next, a
그 다음, 상기 감광막패턴(21)을 식각마스크로 상기 제2하드마스크 박막, 제1하드마스크 박막 및 게이트전극용 도전층을 식각하여 제2하드마스크 박막패턴(19), 제1하드마스크 박막패턴(17) 및 게이트전극(15)을 형성한다. 이때, 상기 게이트절연막(13)도 식각될 수 있다. Subsequently, the second hard mask thin film, the first hard mask thin film, and the conductive layer for the gate electrode are etched using the
여기서, 상기 식각공정은 식각프로파일을 개선하고, 패턴 크기의 변동을 적게하기 위한 공정 방법으로 실시된다.Here, the etching process is performed as a process method for improving the etching profile and reducing the variation of the pattern size.
상기 식각공정은 하기와 같이 3가지 방법으로 진행된다. The etching process is performed in three ways as follows.
첫 번째 방법은 다음과 같다. The first method is as follows.
먼저, 상기 감광막패턴(21)을 식각마스크로 상기 제2하드마스크 박막과 제1하드마스크 박막을 식각하여 제2하드마스크 박막패턴(19)과 제1하드마스크 박막패턴(17)을 형성한다. First, the second hard mask thin film and the first hard mask thin film are etched using the
다음, 상기 감광막패턴(21)을 제거하고, 세정공정을 실시한다. Next, the
그 후, 상기 제2하드마스크 박막패턴(19)과 제1하드마스크 박막패턴(17)을 식각마스크로 상기 게이트전극용 박막을 식각하여 게이트전극(15)을 형성한다. Thereafter, the
두 번째 방법은 제2하드마스크 박막이 제1하드마스크 박막으로 식각이 충분한 선택비가 확보되는 경우 사용되며, 다음과 같이 진행된다. The second method is used when the second hard mask thin film has a selectivity sufficient for etching as the first hard mask thin film, and proceeds as follows.
먼저, 상기 감광막패턴(21)을 식각마스크로 상기 제2하드마스크 박막을 식각하여 제2하드마스크 박막패턴(19)을 형성한다. First, the second hard mask thin film is etched using the
다음, 상기 감광막패턴(21)을 제거하고, 세정공정을 실시한다. Next, the
그 후, 상기 제2하드마스크 박막패턴(19)을 식각마스크로 상기 제1하드마스크 박막과 게이트전극용 도전층을 식각하여 제1하드마스크 박막패턴(17)과 게이트전극(15)을 형성한다. Thereafter, the first hard mask
세 번째 방법은 제1하드마스크 박막이 두껍게 형성되고, 패턴이 밀집되어 형성되어 있는 경우 사용되는 방법으로 다음과 같은 방법으로 진행된다. The third method is a method used when the first hard mask thin film is thickly formed and the pattern is densely formed.
먼저, 상기 감광막패턴(21)을 식각마스크로 상기 제2하드마스크 박막과 제1하드마스크 박막을 식각하여 제2하드마스크 박막패턴(19)을 형성하되, 상기 제1하드마스크 박막의 식각 프로파일이 버티칼할 때까지 1차로 식각한다. First, the second hard mask thin film and the first hard mask thin film are etched using the
다음, 상기 감광막패턴(21)을 제거하고, 세정공정을 진행한다. Next, the
그 후, 상기 제2하드마스크 박막패턴(19)을 식각마스크로 나머지 두께의 제1하드마스크 박막패턴 및 게이트전극용 도전층을 식각하여 제1하드마스크 박막패턴(17) 및 게이트전극(15)을 형성한다. Thereafter, the first hard mask
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이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 미세 게이트전극의 형성공정에서 게이트전극용 도전층 상에 이중구조의 하드마스크 박막을 형성하고, 게이트전극을 정의하는 감광막패턴을 식각마스크로 상기 이중구조의 하드마스크 박막 및 게이트전극용 도전층을 공정 조건을 변화시키면서 식각함으로써 식각 프로파일이 버티칼(vertical)하게 형성되도록 하여 게이트절연막의 전기적 손실을 줄일 수 있으므로 전기적으로 안정한 소자를 형성할 수 있는 이점이 있다. As described above, in the method of manufacturing a semiconductor device according to the present invention, a hard mask thin film having a double structure is formed on a conductive layer for a gate electrode in the process of forming a fine gate electrode, and the photoresist pattern defining the gate electrode is etched. By etching the dual structured hard mask thin film and the gate electrode conductive layer while changing the process conditions, the etching profile is vertically formed to reduce the electrical loss of the gate insulating layer, thereby forming an electrically stable device. There is an advantage to that.
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