KR100618542B1 - Method for manufacturing stack package - Google Patents

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Abstract

본 발명은 적층 패키지의 제조 방법에 관한 것으로, 테이프 배선기판을 이용하는 칩 스케일 패키지를 적층한 적층 패키지의 제조 방법을 제공하기 위하여, 테이프 배선기판을 이용한 적층 패키지에 관한 것으로, (A) 유연성이 있는 폴리이미드 테이프의 일면에 복수개의 빔 리드를 포함한 배선 패턴이 형성된 테이프 배선기판을 준비하는 단계와; (B) 상기 테이프 배선기판의 일면에 제 1 반도체 칩들을 소정의 간격을 두고 일행으로 부착하는 단계와; (C) 상기 테이프 배선기판의 일면에 상기 제 1 반도체 칩들에 대응되게 제 2 반도체 칩들을 제 1 반도체 칩들에 소정의 간격을 두고 일행으로 부착하는 단계와; (D) 상기 제 1 및 제 2 반도체 칩들과 상기 빔 리드를 접합하는 단계와; (E) 상기 제 1 및 제 2 반도체 칩의 외곽과 상기 빔 리드가 연결된 부분을 각기 봉합하여 수지 봉합부를 형성하는 단계와; (F) 상기 제 1 반도체 칩의 하부면에 접착층을 형성하는 단계와; (G) 상기 제 1 반도체 칩의 하부면과 상기 제 2 반도체 칩의 하부면이 마주볼 수 있도록 상기 테이프 배선기판을 접어 상기 제 1 반도체 칩의 하부면의 접착층에 상기 제 2 반도체 칩의 하부면을 각기 부착하는 단계; 및 (H) 상기 제 1 반도체 칩 아래의 테이프 배선기판의 면에 외부접속단자를 형성하는 단계;를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법을 제공한다. 따라서, 본 발명의 구조를 따르면 테이프 배선기판을 이용하는 칩 스케일 패키지를 적층한 적층 패키지를 구현할 수 있다. 그리고, 테이프 배선기판을 이용하는 칩 스케일 패키지의 제조 공정을 그대로 활용하 면서 적층 패키지를 구현할 수 있기 때문에, 추가적인 비용부담을 덜 수 있다. 그리고, 2행×n렬의 반도체 칩을 실장할 수 있는 테이프 배선기판을 이용할 경우에, n개에 해당되는 적층 패키지를 동시에 얻을 수 있는 장점도 있다.The present invention relates to a method for manufacturing a laminated package, and to provide a method for manufacturing a laminated package in which a chip scale package using a tape wiring board is laminated, the present invention relates to a laminated package using a tape wiring board. Preparing a tape wiring board having a wiring pattern including a plurality of beam leads on one surface of the polyimide tape; (B) attaching the first semiconductor chips to one surface of the tape wiring board in a row at predetermined intervals; (C) attaching second semiconductor chips to one surface of the tape wiring board in a row at predetermined intervals corresponding to the first semiconductor chips; (D) bonding the first and second semiconductor chips with the beam lead; (E) sealing each of the outer and outer portions of the first and second semiconductor chips to which the beam lead is connected to form a resin encapsulation unit; (F) forming an adhesive layer on a lower surface of the first semiconductor chip; (G) Fold the tape wiring board so that the bottom surface of the first semiconductor chip and the bottom surface of the second semiconductor chip face each other, and then the bottom surface of the second semiconductor chip on the adhesive layer of the bottom surface of the first semiconductor chip. Attaching each of them; And (H) forming an external connection terminal on a surface of the tape wiring board under the first semiconductor chip. Accordingly, according to the structure of the present invention, it is possible to implement a stack package in which a chip scale package using a tape wiring board is stacked. In addition, since the multilayer package can be implemented while using the manufacturing process of the chip scale package using the tape wiring board, additional cost burden can be reduced. In the case of using a tape wiring board capable of mounting two rows by n rows of semiconductor chips, there is also an advantage in that n stacked packages can be simultaneously obtained.

칩 스케일 패키지, 테이프 배선기판, 볼 그리드 어레이 패키지, 적층 패키지, 멀티 칩 패키지Chip Scale Package, Tape Wiring Board, Ball Grid Array Package, Stack Package, Multi Chip Package

Description

적층 패키지의 제조 방법{Method for manufacturing stack package}Method for manufacturing stack package {Method for manufacturing stack package}

도 1은 테이프 배선기판을 포함하는 전형적인 칩 스케일 패키지로서, 테세라사의 μ-BGA 패키지의 한 예를 나타내는 단면도,1 is a cross-sectional view showing an example of a tesla-BGA package of a typical chip scale package including a tape wiring board.

도 2 내지 도 5는 본 발명의 실시예에 따른 테이프 배선기판을 이용한 적층 패키지의 제조 단계를 나타내는 도면들로서,2 to 5 are views showing a manufacturing step of a laminated package using a tape wiring board according to an embodiment of the present invention,

도 2는 반도체 칩들이 2행×n렬로 테이프 배선기판에 부착된 상태를 보여주는 평면도,2 is a plan view showing a state in which semiconductor chips are attached to a tape wiring board in two rows by n rows;

도 3은 도 2의 3-3선 단면도로서, 수지 봉합부가 형성된 상태를 보여주는 단면도,3 is a cross-sectional view taken along line 3-3 of FIG. 2, showing a state in which a resin suture is formed;

도 4는 테이프 배선기판의 외곽 부분이 잘여지고, 제 1 반도체 칩의 하부면에 접착층이 형성된 상태를 보여주는 단면도,4 is a cross-sectional view showing a state in which an outer portion of the tape wiring board is well formed and an adhesive layer is formed on a lower surface of the first semiconductor chip;

도 5는 테이프 배선기판을 접어 제 1 반도체 칩의 하부면에 제 2 반도체 칩의 하부면이 부착된 상태를 보여주는 단면도,5 is a cross-sectional view illustrating a state in which a bottom surface of a second semiconductor chip is attached to a bottom surface of a first semiconductor chip by folding a tape wiring board;

도 6은 솔더 범프가 형성된 상태를 보여주는 단면도,6 is a cross-sectional view showing a state in which solder bumps are formed;

도 7은 테이프 배선기판을 잘라 개별 적층 패키지로 분리되는 상태를 보여주는 단면도,7 is a cross-sectional view showing a state in which the tape wiring board is cut and separated into individual stacked packages;

도 8은 본 발명의 다른 실시예에 따른 도 7의 적층 패키지가 2단으로 적층된 상태를 보여주는 단면도이다.8 is a cross-sectional view illustrating a state in which the stack package of FIG. 7 is stacked in two stages according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

110a, 110b : 반도체 칩 112a, 112b : 전극 패드110a, 110b: semiconductor chip 112a, 112b: electrode pad

120, 220 : 테이프 배선기판 123b : 공유 배선 패턴120, 220: tape wiring board 123b: shared wiring pattern

130 : 탄성중합체 140, 240 : 솔더 범프130: elastomer 140, 240: solder bump

150 : 수지 봉합부 160 : 접착층150: resin sealing portion 160: adhesive layer

170 : 절단 수단 200, 200a, 200b : 적층 패키지170: cutting means 200, 200a, 200b: laminated package

300 : 2층의 적층 패키지300: two layer laminated package

본 발명은 적층 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 테이프 배선기판을 이용한 칩 스케일 패키지를 적층한 적층 패키지의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a laminated package, and more particularly, to a method for manufacturing a laminated package in which a chip scale package using a tape wiring board is laminated.

오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 칩 스케일 패키지(Chip Scale Package; CSP)이다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the important technologies that enables the goal setting of such a product design is a package technology, and thus a chip scale package (CSP) in a package developed in recent years.

칩 스케일 패키지는 반도체 칩 크기 수준으로 제조되는 패키지로서, 최근 몇 년 사이에 미국, 일본, 한국 등의 수십개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 칩 스케일 패키지 중의 하나가 미국 테세라사(Tessera's)에서 개발한 마이크로 볼 그리드 어레이(μ-Ball Grid Array; μ-BGA) 패키지이다. μ-BGA 패키지에 적용되는 인쇄회로기판은 두께가 얇고 유연성을 갖는 플렉서블 회로 기판(flexible circuit board)과 같은 테이프 배선기판이다. 그리고, μ-BGA 패키지의 특징 중의 하나는 테이프 배선기판에 형성된 윈도우(window)를 통하여 반도체 칩의 전극 패드에 빔 리드(beam lead)가 일괄적으로 본딩(beam lead bonding)된다는 점이다.Chip scale packages are manufactured to the size of semiconductor chips. In recent years, several types have been introduced from dozens of companies in the United States, Japan, Korea, etc., and development is being actively conducted. One of the representative chip scale packages is a micro-ball grid array (μ-BGA) package developed by Tessera's. Printed circuit boards applied to μ-BGA packages are tape wiring boards such as flexible and flexible circuit boards. In addition, one of the characteristics of the µ-BGA package is that beam lead is collectively bonded to the electrode pad of the semiconductor chip through a window formed in the tape wiring board.

도 1은 테이프 배선기판(20)을 포함하는 전형적인 칩 스케일 패키지(100)로서, 테세라사의 μ-BGA 패키지의 한 예를 나타내는 단면도이다. 도 1을 참조하면, 폴리이미드 테이프(21; polyimide tape)에 형성된 배선 패턴(23)이 테이프 배선기판(20)을 구성하며, 탄성중합체(30; elastomer)가 테이프 배선기판(20)과 반도체 칩(10) 사이에 개재된다. 배선 패턴의 빔 리드(25; beam lead)는 반도체 칩의 전극 패드(12)와 일괄적으로 접합되며, 폴리이미드 테이프(21)에 형성된 접속 구멍(29; connect hole)을 통하여 접속 구멍(29)으로 노출된 배선 패턴의 솔더 범프 패드(124; solder bump pad)에 솔더 범프(70; solder bump)가 접속된다. 전극 패드(12)와 빔 리드(25)의 접합 부분과 반도체 칩(10)의 외곽은 성형수지로 봉합하여 수지 봉합부(50)를 형성한다. 한편, 반도체 칩(10)은 전극 패드(12)가 활성면에 중심선을 따라서 형성된 센터 패드(center pad)형 반도체 칩이며, 테이프 배선기판의 윈도우(27; window)는 전극 패드(12)와 빔 리드(25)가 접속할 수 있도록 전 극 패드(11)가 형성된 부분을 따라서 긴 구멍으로 형성된다.1 is a cross-sectional view illustrating an example of a T-cera micro-BGA package as a typical chip scale package 100 including a tape wiring board 20. Referring to FIG. 1, a wiring pattern 23 formed on a polyimide tape 21 constitutes a tape wiring board 20, and an elastomer 30 includes a tape wiring board 20 and a semiconductor chip. It is interposed between (10). The beam lead 25 of the wiring pattern is collectively bonded to the electrode pad 12 of the semiconductor chip, and is connected to the connection hole 29 through the connection hole 29 formed in the polyimide tape 21. Solder bumps 70 are connected to the solder bump pads 124 of the wiring patterns exposed through them. The junction between the electrode pad 12 and the beam lead 25 and the outer portion of the semiconductor chip 10 are sealed with a molding resin to form a resin encapsulation 50. On the other hand, the semiconductor chip 10 is a center pad type semiconductor chip in which the electrode pad 12 is formed along the center line on the active surface, and the window 27 of the tape wiring board is the electrode pad 12 and the beam. A long hole is formed along the portion where the electrode pad 11 is formed so that the lead 25 can be connected.

전술된 바와 같은 하나의 반도체 칩을 패키징하는 칩 스케일 패키지 이외에, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 반도체 칩 또는 패키지를 입체적으로 복수개 적층한 패키징 기술이 있다. 이와 같은 적층 패키징 기술에 의해 구현된 패키지를 통상적으로 적층 패키지(stack package)라 한다.In addition to the chip scale package for packaging one semiconductor chip as described above, various methods have been proposed to reduce the size of a package, for example, a packaging technology in which a plurality of semiconductor chips or packages are three-dimensionally stacked. Packages implemented by this layered packaging technology are commonly referred to as stack packages.

그런데, 전술된 바와 같은 칩 스케일 패키지는 인쇄회로기판에 평면적으로밖에 실장할 수 없기 때문에, 적층 패키지로 구현하기가 용이하지 않다. 즉, 칩 스케일 패키지의 외부접속단자로서 활용할 수 있는 솔더 범프가 반도체 칩이 실장된 테이프 배선기판의 면에 반대되는 면에 형성되어 있고, 다른 접속 수단을 구비하고 있지 않기 때문에, 기존의 칩 스케일 패키지의 구조로는 복수개의 칩 스케일 패키지를 입체적으로 적층하는 것이 용이하지 않다.However, the chip scale package as described above can only be mounted on a printed circuit board in a planar manner, and thus it is not easy to implement the stacked package. That is, since the solder bumps that can be utilized as external connection terminals of the chip scale package are formed on the surface opposite to the surface of the tape wiring board on which the semiconductor chip is mounted, and do not have other connection means, the existing chip scale package It is not easy to three-dimensionally stack a plurality of chip scale packages with the structure of.

따라서, 본 발명의 목적은 테이프 배선기판을 이용하는 칩 스케일 패키지를 적층한 적층 패키지의 제조 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a laminated package in which a chip scale package using a tape wiring board is laminated.

본 발명의 다른 목적은 테이프 배선기판을 이용하는 칩 스케일 패키지의 제조 공정을 그대로 활용하면서 구현할 수 있는 적층 패키지의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a laminated package that can be implemented while utilizing the manufacturing process of a chip scale package using a tape wiring board as it is.

상기 목적을 달성하기 위하여, 본 발명은 테이프 배선기판을 이용한 적층 패 키지에 관한 것으로, (A) 유연성이 있는 폴리이미드 테이프의 일면에 복수개의 빔 리드를 포함한 배선 패턴이 형성된 테이프 배선기판을 준비하는 단계와; (B) 상기 테이프 배선기판의 일면에 제 1 반도체 칩들을 소정의 간격을 두고 일행으로 부착하는 단계와; (C) 상기 테이프 배선기판의 일면에 상기 제 1 반도체 칩들에 대응되게 제 2 반도체 칩들을 제 1 반도체 칩들에 소정의 간격을 두고 일행으로 부착하는 단계와; (D) 상기 제 1 및 제 2 반도체 칩들과 상기 빔 리드를 접합하는 단계와; (E) 상기 제 1 및 제 2 반도체 칩의 외곽과 상기 빔 리드가 연결된 부분을 각기 봉합하여 수지 봉합부를 형성하는 단계와; (F) 상기 제 1 반도체 칩의 하부면에 접착층을 형성하는 단계와; (G) 상기 제 1 반도체 칩의 하부면과 상기 제 2 반도체 칩의 하부면이 마주볼 수 있도록 상기 테이프 배선기판을 접어 상기 제 1 반도체 칩의 하부면의 접착층에 상기 제 2 반도체 칩의 하부면을 각기 부착하는 단계; 및 (H) 상기 제 1 반도체 칩 아래의 테이프 배선기판의 면에 외부접속단자를 형성하는 단계;를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법을 제공한다.In order to achieve the above object, the present invention relates to a laminated package using a tape wiring board, (A) preparing a tape wiring board having a wiring pattern including a plurality of beam leads on one surface of a flexible polyimide tape Steps; (B) attaching the first semiconductor chips to one surface of the tape wiring board in a row at predetermined intervals; (C) attaching second semiconductor chips to one surface of the tape wiring board in a row at predetermined intervals corresponding to the first semiconductor chips; (D) bonding the first and second semiconductor chips with the beam lead; (E) sealing each of the outer and outer portions of the first and second semiconductor chips to which the beam lead is connected to form a resin encapsulation unit; (F) forming an adhesive layer on a lower surface of the first semiconductor chip; (G) Fold the tape wiring board so that the bottom surface of the first semiconductor chip and the bottom surface of the second semiconductor chip face each other, and then the bottom surface of the second semiconductor chip on the adhesive layer of the bottom surface of the first semiconductor chip. Attaching each of them; And (H) forming an external connection terminal on a surface of the tape wiring board under the first semiconductor chip.

본 발명의 제조 방법에 따른 (E) 단계 이후에, 제 1 및 제 2 반도체 칩들 외곽의 수지 봉합부를 포함한 테이프 배선기판을 잘라내는 단계를 더 포함한다.After step (E) according to the manufacturing method of the present invention, the method further includes cutting the tape wiring board including the resin encapsulation outside the first and second semiconductor chips.

그리고, 본 발명의 제조 방법에 따른 (H) 단계 이후에, 개별 적층 패키지로 분리하기 위하여 제 1 반도체 칩 사이의 테이프 배선기판 부분을 잘라내는 단계를 더 포함한다.Further, after the step (H) according to the manufacturing method of the present invention, the method further includes a step of cutting the tape wiring board portion between the first semiconductor chips in order to separate into individual stacked packages.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2 내지 도 7은 본 발명의 실시예에 따른 테이프 배선기판을 이용한 적층 패키지의 제조 단계를 나타내는 도면들이다. 도 2 내지 도 7을 참조하여 본 발명에 따른 적층 패키지의 제조 단계를 설명하겠다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성 요소를 나타낸다.2 to 7 are views illustrating a manufacturing step of a laminated package using a tape wiring board according to an embodiment of the present invention. The manufacturing steps of the laminated package according to the present invention will be described with reference to FIGS. 2 to 7. In addition, the same reference numerals represent the same components throughout the drawings.

먼저, 도 2 및 도 3에 도시된 바와 같이 테이프 배선기판(120)을 이용하여 통상적인 칩 스케일 패키지 제조 공정에 의해 수지 봉합부(150)가 형성된 상태를 도시하고 있다.First, as shown in FIGS. 2 and 3, the resin encapsulation unit 150 is formed by a conventional chip scale package manufacturing process using the tape wiring board 120.

먼저, 폴리이미드 테이프(121)와, 폴리이미드 테이프(121)의 일면에 사진석판술(photolithography)에 의해 형성된 배선 패턴(123)으로 구성된 테이프 배선기판(120)을 준비한다. 즉, 폴리이미드 테이프(121)의 일면에 구리박막(Cu foil)을 부착한 상태에서 구리박막을 사진석판술을 이용하여 패터닝하여 빔 리드(125)를 포함한 배선 패턴(123)을 형성한다. 폴리이미드 테이프(121)의 중심 부분에 빔 리드(125)가 노출될 수 있도록 윈도우(127)를 형성한다. 배선 패턴(123)의 일부분 즉 솔더 범프가 형성될 원판 형상의 솔더 범프 패드(124)가 노출될 수 있도록 폴리이미드 테이프(121)를 관통하여 접속 구멍(129)을 형성한다. 그리고, 노출된 빔 리드(125)에는 금(Au) 도금막이 형성되어 있다.First, a tape wiring board 120 including a polyimide tape 121 and a wiring pattern 123 formed by photolithography on one surface of the polyimide tape 121 is prepared. That is, the copper thin film is patterned by photolithography in a state where a copper foil is attached to one surface of the polyimide tape 121 to form a wiring pattern 123 including the beam lead 125. The window 127 is formed to expose the beam lid 125 at the central portion of the polyimide tape 121. A connection hole 129 is formed through the polyimide tape 121 so that a portion of the wiring pattern 123, that is, a disk shaped solder bump pad 124 on which solder bumps are to be exposed, is exposed. In addition, a gold (Au) plated film is formed on the exposed beam lead 125.

테이프 배선기판(120)은 2행×n렬로(n:자연수) 반도체 칩(110a,110b)들을 실장할 수 있도록 배선 패턴(123)을 포함한 윈도우(127)가 형성되며, 각 열의 윈도우(127) 사이의 배선 패턴(123a; 이하, "공유 배선 패턴"이라 하자)은 공유할 수 있도록 형성된다. 한편, 도 2에서 2행×3렬로 반도체 칩(110a, 110b)이 부착된 상태를 도시하였다.The tape wiring board 120 includes a window 127 including a wiring pattern 123 for mounting the semiconductor chips 110a and 110b in two rows by n columns (n: natural numbers), and the windows 127 in each column. Wiring patterns 123a (hereinafter, referred to as "shared wiring patterns") are formed to be shared. In FIG. 2, the semiconductor chips 110a and 110b are attached in two rows by three rows.

다음으로, 테이프 배선기판(120)의 일면에 각기 탄성중합체(130)를 개재한 상태에서 반도체 칩들(110a, 110b)을 2행×n렬로 부착한다. 이때, 도 2에서 상부 행의 반도체 칩(110a)을 제 1 반도체 칩이라 하고, 하부 행의 반도체 칩(110b)을 제 2 반도체 칩이라 하자. 제 1 및 제 2 반도체 칩(110a, 110b)은 전극 패드(112a, 112b)가 활성면의 중심선을 따라서 형성된 센터 패드형(center pad type) 반도체 칩이며, 테이프 배선기판의 윈도우(127)는 전극 패드(112a, 112b)와 빔 리드(125)가 접속할 수 있도록 전극 패드(112a, 112b)가 형성된 부분을 따라서 긴 구멍으로 형성된다.Next, the semiconductor chips 110a and 110b are attached in two rows by n rows on one surface of the tape wiring board 120 with the elastomer 130 interposed therebetween. 2, the semiconductor chip 110a in the upper row is referred to as a first semiconductor chip, and the semiconductor chip 110b in the lower row is referred to as a second semiconductor chip. The first and second semiconductor chips 110a and 110b are center pad type semiconductor chips in which the electrode pads 112a and 112b are formed along the center line of the active surface, and the window 127 of the tape wiring board is an electrode. Long holes are formed along portions where the electrode pads 112a and 112b are formed so that the pads 112a and 112b and the beam leads 125 can be connected.

다음으로, 제 1 및 제 2 반도체 칩의 전극 패드(112a, 112b)와 그에 대응되는 빔 리드(125)들이 일괄적으로 접합되며, 접합된 부분과 제 1 및 제 2 반도체 칩(110a, 110b)의 외곽은 액상의 성형 수지에 의해 봉합되어 수지 봉합부(150)를 형성한다.Next, the electrode pads 112a and 112b of the first and second semiconductor chips and the beam leads 125 corresponding thereto are collectively bonded, and the bonded portion and the first and second semiconductor chips 110a and 110b are combined. The outer edge of the seal is sealed by the molding resin of the liquid to form a resin seal 150.

한편, 전술된 바와 같은 공정은 통상적인 테이프 배선기판을 이용한 칩 스케일 패키지의 제조 공정과 동일하게 진행하였다. 하지만, 적층 패키지를 구현하기 위하여 공유 배선 패턴(123a)이 형성되어 있고, 이후에 진행될 공정에서 테이프 배선기판(120)을 접을 수 있도록 제 1 및 제 2 반도체 칩(110a, 110b)이 소정의 간격으로 이격되어 있다. 상세한 설명은 이후의 각 공정에서 이루어질 것이다.On the other hand, the process as described above proceeded in the same manner as the manufacturing process of the chip scale package using a conventional tape wiring board. However, the shared wiring pattern 123a is formed to implement the stack package, and the first and second semiconductor chips 110a and 110b are spaced at predetermined intervals so that the tape wiring board 120 can be folded in a process to be performed later. Spaced apart. The detailed description will be made in each subsequent process.

다음으로 도 4에 도시된 바와 같이 제 1 반도체 칩(110a)의 하부면에 접착층(160)을 형성한다. 접착층(160)을 형성하는 물질로는 전도성 또는 비전도성 접착제를 모두 사용할 수도 있고, 양면접착성이 있는 폴리이미드 테이프를 사용할 수도 있다. 한편, 본 발명의 실시예에서는 제 1 반도체 칩(110a)의 하부면에 접착층(160)을 형성하였지만, 제 2 반도체 칩(110b)의 하부면에 접착층을 형성하거나, 제 1 및 제 2 반도체 칩(110a, 110b)의 하부면 모두에 접착층을 형성하여도 무방하다.Next, as shown in FIG. 4, an adhesive layer 160 is formed on the lower surface of the first semiconductor chip 110a. As the material for forming the adhesive layer 160, both conductive or non-conductive adhesives may be used, or a polyimide tape having double-sided adhesiveness may be used. Meanwhile, in the embodiment of the present invention, although the adhesive layer 160 is formed on the bottom surface of the first semiconductor chip 110a, the adhesive layer is formed on the bottom surface of the second semiconductor chip 110b or the first and second semiconductor chips are formed. An adhesive layer may be formed on both lower surfaces of the 110a and 110b.

그리고, 제조되는 적층 패키지의 크기를 최소화할 수 있도록, 접착층(160)을 형성하는 공정 전 또는 후에 제 1 및 제 2 반도체 칩(110a, 110b)들 외곽의 수지 봉합부(150)의 일부분을 포함한 테이프 배선기판(120) 즉 테이프 배선기판(120)의 외곽을 잘라내는 단계를 진행한다. 도면부호 151은 수지 봉합부(150)를 포함한 테이프 배선기판(120)의 외곽의 잘려진 면을 가리킨다.In addition, a portion of the resin encapsulation unit 150 outside the first and second semiconductor chips 110a and 110b may be included before or after the process of forming the adhesive layer 160 to minimize the size of the laminated package to be manufactured. The step of cutting the outer edge of the tape wiring board 120, that is, the tape wiring board 120 is performed. Reference numeral 151 denotes a cut surface of the outer portion of the tape wiring board 120 including the resin sealing portion 150.

다음으로 도 5에 도시된 바와 같이 제 1 반도체 칩(110a)의 하부면에 제 2 반도체 칩(110b)의 하부면을 부착하는 공정을 진행한다. 즉, 제 1 반도체 칩(110a)들과 제 2 반도체 칩(110b)들을 중심에 해당되는 테이프 배선기판(120)의 일면을 중심으로 하여 제 1 반도체 칩(110a)과 제 2 반도체 칩(110b)의 하부면이 서로 마주볼 수 있도록 테이프 배선기판(120)을 접어 접착층(160)이 형성된 제 1 반도체 칩(110a)의 하부면에 제 2 반도체 칩(110b)의 하부면을 부착시킨다. 이때, 제 1 반도체 칩(110a)의 하부면으로 제 2 반도체 칩(110b)의 하부면이 위치할 수 있을 정도의 제 1 반도체 칩(110a)과 제 2 반도체 칩(110b) 사이의 테이프 배선기판(120) 부분을 확보하는 것이 바람직하다.Next, as shown in FIG. 5, a process of attaching the bottom surface of the second semiconductor chip 110b to the bottom surface of the first semiconductor chip 110a is performed. That is, the first semiconductor chip 110a and the second semiconductor chip 110b with the first semiconductor chip 110a and the second semiconductor chip 110b as the center of one surface of the tape wiring board 120 corresponding to the center. The bottom surface of the second semiconductor chip 110b is attached to the bottom surface of the first semiconductor chip 110a on which the adhesive layer 160 is formed by folding the tape wiring board 120 so that the bottom surfaces thereof face each other. At this time, the tape wiring board between the first semiconductor chip 110a and the second semiconductor chip 110b such that the lower surface of the second semiconductor chip 110b is positioned on the lower surface of the first semiconductor chip 110a. It is desirable to secure the portion 120.

다음으로 도 6에 도시된 바와 같이 제 1 반도체 칩(110a)의 상부의 테이프 배선기판(120)의 접속 구멍(129)에 솔더 범프(140)와 같은 금속 범프를 형성한다. 즉, 접속 구멍(129)을 통하여 노출되는 솔더 범프 패드(124)에 플럭스(flux)를 도포한 후 구형의 솔더 볼(solder ball)을 올리고 리플로우(reflow)시킴으로써 솔더 범프 패드(124)에 접속된 솔더 범프(140)를 형성한다. 솔더 범프(140) 대신에 니켈(Ni) 또는 금(Au) 도금 범프와 같은 금속 범프를 형성할 수도 있다.Next, as shown in FIG. 6, metal bumps such as solder bumps 140 are formed in the connection holes 129 of the tape wiring board 120 on the first semiconductor chip 110a. That is, the flux is applied to the solder bump pads 124 exposed through the connection holes 129 and then connected to the solder bump pads 124 by raising and reflowing spherical solder balls. To form the solder bumps 140. Instead of the solder bumps 140, metal bumps such as nickel (Ni) or gold (Au) plating bumps may be formed.

본 발명의 실시예에서는 제 1 반도체 칩(110a)의 상부에 솔더 범프(140)를 형성하였지만, 제 2 반도체 칩(110b)의 상부에 솔더 범프를 형성하여도 무방하다. 제 1 반도체 칩(110a)과 제 2 반도체 칩(110b)은 공유 배선 패턴(123a)에 의해 서로 전기적으로 연결된 단자를 갖는다.In the exemplary embodiment of the present invention, the solder bumps 140 are formed on the first semiconductor chip 110a, but the solder bumps may be formed on the second semiconductor chip 110b. The first semiconductor chip 110a and the second semiconductor chip 110b have terminals electrically connected to each other by the shared wiring pattern 123a.

마지막으로 도 7에 도시된 바와 같이 개별 적층 패키지(200)로 분리하는 단계가 진행된다. 즉, 솔더 범프(140)가 형성된 면이 위를 향하도록 테이프 배선기판(120)을 배치시킨 상태에서, 제 1 반도체 칩(110a)과 제 1 반도체 칩(110a) 사이의 테이프 배선기판(120)을 절단 수단(170)으로 잘라 개별 적층 패키지(200)로 분리한다. 이때, 적층 패키지(200)의 크기를 최소한으로 하기 위하여, 제 1 및 제 2 반도체 칩(110a, 110b)들 외곽의 수지 봉합부(150)의 일부분을 포함한 테이프 배선기판(120)을 잘라내는 것이 바람직하다.Finally, as shown in FIG. 7, the separating into individual stack packages 200 is performed. That is, the tape wiring board 120 between the first semiconductor chip 110a and the first semiconductor chip 110a in a state where the tape wiring board 120 is disposed so that the surface on which the solder bumps 140 are formed is facing upward. To cut by the cutting means 170 to separate the individual laminated package 200. At this time, in order to minimize the size of the stack package 200, it is necessary to cut the tape wiring board 120 including a part of the resin encapsulation unit 150 outside the first and second semiconductor chips 110a and 110b. desirable.

도 7에서는 열 방향으로 테이프 배선기판(120)이 잘여지는 상태를 도시하기 위하여 테이프 배선기판(120)을 행 방향으로 도시하였다. 적층 패키지(200)를 인쇄회로기판에 적층하기 위해서는 솔더 범프(140)가 형성된 면이 아래를 향하도록 하여 접속한다.In FIG. 7, the tape wiring board 120 is illustrated in the row direction in order to show a state in which the tape wiring board 120 is well aligned in the column direction. In order to stack the stack package 200 on a printed circuit board, the solder bumps 140 may be connected to face down.

한편, 본 발명에 따른 실시예에서는 디긋자(ㄷ) 형상의 테이프 배선기판(120)의 내부에 두 개의 반도체 칩(110a, 110b)이 실장되는 테이프 배선기판(120)의 일면에 솔더 범프(140)가 형성된 적층 패키지(200)로 구현하였지만, 도 8에 도시된 바와 같이 도 7의 적층 패키지(200a, 200b)를 2층으로 적층한 2층 적층 패키지(300)로도 구현이 가능하다. 이때, 상부의 적층 패키지(200b)를 상부 적층 패키지라 하고, 하부의 적층 패키지(200a)를 하부 적층 패키지라 하자. 즉, 하부 적층 패키지(200a) 상부의 테이프 배선기판(120)의 접속 구멍(129)에 상부 적층 패키지(200b)의 솔더 범프(240)가 올 수 있도록 정렬한 상태에서 상부 및 하부 적층 패키지(200a, 200b) 사이의 솔더 범프(240)를 다시 리플로우하여 상부 및 하부 적층 패키지(200a, 200b)를 2층으로 적층하는 것이 가능하다.Meanwhile, in the exemplary embodiment of the present invention, the solder bump 140 is formed on one surface of the tape wiring board 120 on which two semiconductor chips 110a and 110b are mounted in the tape-shaped wiring board 120 having a zigzag shape. ) Is formed as a stack package 200, but as shown in FIG. 8, the stack package 200 may be implemented as a two-layer stack package 300 in which the stack packages 200a and 200b of FIG. 7 are stacked in two layers. In this case, the upper stack package 200b is referred to as an upper stack package, and the lower stack package 200a is referred to as a lower stack package. That is, the upper and lower laminated packages 200a are aligned in a state in which the solder bumps 240 of the upper laminated packages 200b are brought into the connection holes 129 of the tape wiring board 120 on the lower laminated packages 200a. It is possible to reflow the solder bumps 240 between and 200b to stack the upper and lower laminated packages 200a and 200b in two layers.

또는, 하부 적층 패키지(200a) 상부의 테이프 배선기판의 접속 구멍(129)에 솔더 볼을 올리고, 그 위에 솔더 볼이 형성되지 않은 상부 적층 패키지(200b) 하부의 테이프 배선기판(220)의 접속 구멍(229)을 정렬시킨 상태에서 솔더 볼을 리플로우시켜 상부 및 하부의 접속구멍(129, 229)에 접속된 솔더 범프(240)를 형성하여 2층의 적층 패키지(300)를 구현할 수도 있다.Alternatively, the solder balls are raised to the connection holes 129 of the tape wiring board on the lower laminated package 200a, and the connection holes of the tape wiring board 220 under the upper laminated package 200b on which the solder balls are not formed. The solder ball 240 may be reflowed in the state where the 229 is aligned to form the solder bumps 240 connected to the upper and lower connection holes 129 and 229, thereby implementing the two-layer stack package 300.

도 8에서는 2층으로 적층 패키지(300)를 구현하였지만, 3층 이상의 적층 패키지의 구현도 가능함은 본 발명이 속하는 기술 분야의 통상의 지식을 가진자에게는 자명한 사항이다.In FIG. 8, the multilayer package 300 is implemented in two layers, but it is obvious to those skilled in the art that the multilayer package 300 may be implemented in three or more layers.

따라서, 본 발명의 구조를 따르면 테이프 배선기판을 이용하는 칩 스케일 패키지를 적층한 적층 패키지를 구현할 수 있다. 그리고, 테이프 배선기판을 이용하는 칩 스케일 패키지의 제조 공정을 그대로 활용하면서 적층 패키지를 구현할 수 있기 때문에, 추가적인 비용부담을 덜 수 있다. Accordingly, according to the structure of the present invention, it is possible to implement a stack package in which a chip scale package using a tape wiring board is stacked. In addition, since the multilayer package can be implemented while using the manufacturing process of the chip scale package using the tape wiring board, additional cost can be reduced.

그리고, 2행×n렬의 반도체 칩을 실장할 수 있는 테이프 배선기판을 이용할 경우에, n개에 해당되는 적층 패키지를 동시에 얻을 수 있는 장점도 있다.In the case of using a tape wiring board capable of mounting two rows by n rows of semiconductor chips, there is also an advantage in that n stacked packages can be simultaneously obtained.

Claims (3)

테이프 배선기판을 이용한 적층 패키지에 관한 것으로,Regarding a laminated package using a tape wiring board, (A) 유연성이 있는 폴리이미드 테이프의 일면에 복수개의 빔 리드를 포함한 배선 패턴이 형성된 테이프 배선기판을 준비하는 단계와;(A) preparing a tape wiring board having a wiring pattern including a plurality of beam leads on one surface of the flexible polyimide tape; (B) 상기 테이프 배선기판의 일면에 제 1 반도체 칩들을 소정의 간격을 두고 일행으로 부착하는 단계와;(B) attaching the first semiconductor chips to one surface of the tape wiring board in a row at predetermined intervals; (C) 상기 테이프 배선기판의 일면에 상기 제 1 반도체 칩들에 대응되게 제 2 반도체 칩들을 제 1 반도체 칩들에 소정의 간격을 두고 일행으로 부착하는 단계와;(C) attaching second semiconductor chips to one surface of the tape wiring board in a row at predetermined intervals corresponding to the first semiconductor chips; (D) 상기 제 1 및 제 2 반도체 칩들과 상기 빔 리드를 접합하는 단계와;(D) bonding the first and second semiconductor chips with the beam lead; (E) 상기 제 1 및 제 2 반도체 칩의 외곽과 상기 빔 리드가 연결된 부분을 각기 봉합하여 수지 봉합부를 형성하는 단계와;(E) sealing each of the outer and outer portions of the first and second semiconductor chips to which the beam lead is connected to form a resin encapsulation unit; (F) 상기 제 1 반도체 칩의 하부면에 접착층을 형성하는 단계와;(F) forming an adhesive layer on a lower surface of the first semiconductor chip; (G) 상기 제 1 반도체 칩의 하부면과 상기 제 2 반도체 칩의 하부면이 마주볼 수 있도록 상기 테이프 배선기판을 접어 상기 제 1 반도체 칩의 하부면의 접착층에 상기 제 2 반도체 칩의 하부면을 각기 부착하는 단계; 및(G) Fold the tape wiring board so that the bottom surface of the first semiconductor chip and the bottom surface of the second semiconductor chip face each other, and then the bottom surface of the second semiconductor chip on the adhesive layer of the bottom surface of the first semiconductor chip. Attaching each of them; And (H) 상기 제 1 반도체 칩 아래의 테이프 배선기판의 면에 외부접속단자를 형성하는 단계와;(H) forming an external connection terminal on a surface of the tape wiring board under the first semiconductor chip; (I) 상기 제 1 반도체 칩 사이의 상기 테이프 배선기판 부분을 잘라 개별 ㅈ거층 패키지로 분리하는 단계; 및(I) cutting the tape wiring board portion between the first semiconductor chips and separating the tape wiring board into separate layer packages; And (J) 상기 개별 적층 패키지의 외부접속단자를 매개로 상기 개별 적층 패키지들을 적층하는 단계;를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.(J) stacking the individual laminated packages via external connection terminals of the individual laminated packages. 제 1항에 있어서, 상기 (E) 단계 이후에, 상기 제 1 및 제 2 반도체 칩들 외 곽의 상기 수지 봉합부를 포함한 테이프 배선기판을 잘라내는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.The method of claim 1, further comprising, after the step (E), cutting the tape wiring board including the resin sealing portion around the first and second semiconductor chips. . 삭제delete
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