KR100615098B1 - Non-volatile Flash memory cell having folating gates - Google Patents

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강창석
최정달
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삼성전자주식회사
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract

부유게이트형 비휘발성 메모리 셀를 제공한다. 상기 부유게이트형 비휘발성 메모리 셀은 반도체기판 상에 형성되는 터널 절연막을 구비한다. 상기 터널 절연막 상에 차례로 적층된 부유게이트 및 제어게이트 전극이 제공된다. 상기 부유게이트 및 상기 제어게이트 전극 사이에 개재되고 상기 부유게이트의 전도대에 대하여 2.0 eV 보다 높은 전도대 에너지 장벽을 갖는 하부 유전막이 제공된다. 상기 하부 유전막 및 상기 제어게이트 전극 사이에 개재되고 상기 제어게이트 전극의 가전자대에 대하여 3.0 eV보다 높은 가전자대 에너지 장벽을 갖는 상부 유전막이 제공된다. A floating gate type nonvolatile memory cell is provided. The floating gate type nonvolatile memory cell includes a tunnel insulating layer formed on a semiconductor substrate. A floating gate and a control gate electrode are sequentially provided on the tunnel insulating film. A lower dielectric layer is provided between the floating gate and the control gate electrode and has a conduction band energy barrier higher than 2.0 eV relative to the conduction band of the floating gate. An upper dielectric layer interposed between the lower dielectric layer and the control gate electrode and having a valence band energy barrier higher than 3.0 eV with respect to the valence band of the control gate electrode is provided.

고유전율, 누설전류, 리텐션, 에너지 장벽, 부유게이트       High dielectric constant, leakage current, retention, energy barrier, floating gate

Description

부유게이트형 비휘발성 메모리 셀{Non-volatile Flash memory cell having folating gates}      Non-volatile Flash memory cell having folating gates

도 1 내지 도 3은 본 발명의 일 실시예에 따른 부유게이트형 비휘발성 메모리 셀 및 그 제조방법을 설명하기 위한 단면도들이다.      1 to 3 are cross-sectional views illustrating a floating gate type nonvolatile memory cell and a method of manufacturing the same according to an embodiment of the present invention.

본 발명은 부유게이트형 비휘발성 메모리 셀에 관한 것으로, 더욱 상세하게는 다층구조의 게이트층간 유전막(inter-gate dielectric layer)을 가지는 부유게이트형 비휘발성 메모리 셀에 관한 것이다. The present invention relates to a floating gate type nonvolatile memory cell, and more particularly, to a floating gate type nonvolatile memory cell having a multi-layer inter-gate dielectric layer.

부유게이트형 비휘발성 메모리 셀는 전기적으로 데이타를 프로그램 및 삭제가 가능하며, 전력이 공급되지 않는 상황에서도 프로그램된 데이타들이 사라지지 않는 메모리 셀이다. 현재 널리 사용되고 있는 부유게이트형 비휘발성 메모리 셀는 고집적화에 유리한 적층 게이트 구조를 가진다.The floating gate type nonvolatile memory cell is a memory cell that can electrically program and erase data, and that programmed data does not disappear even when power is not supplied. The floating gate type nonvolatile memory cell, which is widely used at present, has a stacked gate structure which is advantageous for high integration.

상기 적층 게이트 구조를 가진 부유게이트형 비휘발성 메모리 셀는 소자분리막에 의해 활성영역이 한정된 반도체기판 상에 터널 절연막이 형성되고, 상기 터널 절연막 상에 부유게이트 전극, 유전막(게이트층간 유전막) 및 제어게이트 전극이 차례로 형성된다. 상기 부유게이트 전극은 상기 터널 절연막 및 유전막으로 고립되어 있어 정보 저장의 장소가 되고, 상기 제어게이트 전극은 모스 트랜지스터의 게이트 역할을 한다. 상기 부유게이트형 비휘발성 메모리 셀에서 데이타의 프로그램 및 삭제는 채널이 형성되는 반도체 기판과 상기 부유게이트 전극의 전위차를 이용하는 FN 터널링(Fowler-Nordheim tunneling) 또는 핫 캐리어 주입(hot carrier injection) 기술을 이용하여 이루어진다.In the floating gate type nonvolatile memory cell having the stacked gate structure, a tunnel insulating film is formed on a semiconductor substrate having an active region defined by an isolation layer, and a floating gate electrode, a dielectric film (inter-gate dielectric film), and a control gate electrode are formed on the tunnel insulating film. This is formed in turn. The floating gate electrode is isolated from the tunnel insulating film and the dielectric film to be a place for storing information, and the control gate electrode serves as a gate of the MOS transistor. Programming and erasing of data in the floating gate type nonvolatile memory cell uses FN tunneling or hot carrier injection, which uses a potential difference between the semiconductor substrate on which a channel is formed and the floating gate electrode. It is done by

한편, 반도체소자의 고집적화 경향에 따라 낮은 동작전압 및 적은 선폭의 요구로 부유게이트형 비휘발성 메모리 셀는 커플링 비율(Coupling Ratio)이 문제점으로 대두되고 있다. 상기 커플링 비율이란 상기 제어게이트 전극에 인가되는 동작전압에 대하여 상기 부유게이트 전극에 유기되는 전압의 비를 나타낸다. 또한, 상기 커플링 비율은 상기 반도체기판과 상기 부유게이트 전극 사이의 제 1 정전용량 및 상기 부유게이트 전극과 상기 제어게이트 전극 사이의 제 2 정전용량으로도 표시할 수 있다. 다음 수학식1은 상기 커플링 비율을 나타낸다.On the other hand, due to the high integration trend of semiconductor devices, the coupling ratio of floating gate type nonvolatile memory cells has become a problem due to low operating voltage and low line width. The coupling ratio refers to a ratio of a voltage induced to the floating gate electrode with respect to an operating voltage applied to the control gate electrode. The coupling ratio may also be expressed as a first capacitance between the semiconductor substrate and the floating gate electrode and a second capacitance between the floating gate electrode and the control gate electrode. Equation 1 shows the coupling ratio.

CR = Vfg / Vcg = Cfg / (Cfg + Cox)CR = V fg / V cg = C fg / (C fg + C ox )

여기서, CR은 커플링 비율, Cox는 제 1 정전용량, Cfg는 제 2 정전용량, Vfg 는 부유게이트 전극에 유기되는 전압, Vcg는 상기 제어게이트 전극에 인가되는 전압을 나타낸다.Where CR is the coupling ratio, C ox is the first capacitance, C fg is the second capacitance, V fg is the voltage induced on the floating gate electrode, and V cg is the voltage applied to the control gate electrode.

상기 수학식 1을 참조하면, 상기 커플링 비율(CR)이 클수록 상기 제어게이트 전극에 인가되는 동작전압(Vcg)에 대하여 상기 부유게이트 전극에 유기되는 전압(Vfg)이 커지게 된다. 상기 F-N터널링 및 상기 핫 캐리어 주입은 상기 부유게이트 전극에 유기되는 전압(Vfg)에 의해 이루어짐으로 상기 커플링 비율(CR)이 높을수록 상기 동작전압(Vcg)은 감소하게 된다. 따라서 상기 동작전압(Vcg)이 낮더라도 부유게이트형 비휘발성 메모리 셀를 동작할 수 있다. 상기 커플링 비율(CR)을 높이는 방법은 상기 제 2 정전용량을 늘리는 것이다. 다음 수학식 2는 제 2 정전용량을 나타낸다.Referring to Equation 1, the larger the coupling ratio CR, the greater the voltage V fg induced to the floating gate electrode relative to the operating voltage V cg applied to the control gate electrode. Since the FN tunneling and the hot carrier injection are performed by the voltage V fg induced in the floating gate electrode, the higher the coupling ratio CR, the lower the operating voltage V cg . Accordingly, even when the operating voltage V cg is low, the floating gate type nonvolatile memory cell may be operated. The method of increasing the coupling ratio CR is to increase the second capacitance. Equation 2 shows a second capacitance.

Cfg = ε × A / dC fg = ε × A / d

여기서, Cfg는 제 2 정전용량, ε는 게이트층간 유전막의 유전율, A는 부유게이트 전극과 제어게이트 전극이 겹치는 유효면적, d는 부유게이트 전극과 제어게이트 전극간의 거리를 나타낸다.Where C fg is the second capacitance, ε is the dielectric constant of the interlayer dielectric film, A is the effective area where the floating gate electrode and the control gate electrode overlap, and d is the distance between the floating gate electrode and the control gate electrode.

상기 수학식 2를 참조하면, 상기 제 2 정전용량(Cfg)을 늘리는 방법은 높은 유전율을 가지는 유전막을 사용하는 방법, 부유게이트 전극과 제어게이트 전극이 겹치는 유효면적(A)을 넓히는 방법 및 부유게이트 전극과 제어게이트 전극간의 거리(d)를 좁히는 방법이 있다.Referring to Equation 2, the method of increasing the second capacitance C fg is a method of using a dielectric film having a high dielectric constant, a method of widening an effective area A where the floating gate electrode and the control gate electrode overlap, and floating There is a method of narrowing the distance d between the gate electrode and the control gate electrode.

상기 부유게이트 전극과 제어게이트 전극이 겹치는 유효면적(A)을 넓히는 방법으로 플래쉬 메모리 셀의 경우에는 상기 부유게이트 전극의 두께를 높혀 상기 부 유게이트 전극 측면의 면적을 상기 유효면적(A)에 포함하여 면적을 증가시키는 방법이 사용되고 있다. 그러나 상술한 면적을 늘리는 방법은 디자인 룰의 감소에 따라 상기 부유게이트 전극들 사이에 상기 유전막 및 상기 제어게이트 전극을 채우는데 한계가 있다.In the case of a flash memory cell, a thickness of the floating gate electrode is increased to include an area of the side surface of the floating gate electrode in the effective area A by increasing the effective area A overlapping the floating gate electrode and the control gate electrode. Method of increasing the area is used. However, the method of increasing the above-described area has a limitation in filling the dielectric layer and the control gate electrode between the floating gate electrodes according to a decrease in design rule.

상술한 부유게이트 전극과 제어게이트 전극간의 거리(d)를 좁히는 방법은 상기 유전막의 두께에 의해 결정되는데 상기 유전막의 두께가 얇아지면 상기 부유게이트 전극과 제어게이트 전극 사이에 누설전류가 발생할 수 있다.The method of narrowing the distance d between the floating gate electrode and the control gate electrode is determined by the thickness of the dielectric layer. When the thickness of the dielectric layer becomes thin, a leakage current may occur between the floating gate electrode and the control gate electrode.

또한, 부유게이트형 비휘발성 메모리 셀들은 상기 커플링 비율(CR) 이외에도 프로그램시 부유게이트 전극으로부터 유전막으로 전자가 직접적으로 누설되거나 제어게이트 전극으로부터 유전막으로 주입된 홀(hole)에 의해 누설되는 누설전류가 문제되고, 부유게이트 전극에 저장된 전자가 시간경과에 따라 부유게이트 전극으로부터의 유전막 또는 터널 절연막으로 누설되는 리텐션(retention)이 문제된다. 부유게이트형 비휘발성 메모리 셀에서 부유게이트 전극으로 전자를 주입하거나 제거시키기 위해 F-N 터널링을 사용하는 경우에 단위 면적당 전류(J)는 유전막에 인가된 전압(Ei) 및 전하의 에너지 장벽(Energy barrier ; φ)으로 표시할 수 있다. 다음 수학식 3은 단위 면적당 전류(J)를 나타낸다.In addition, in addition to the coupling ratio CR, the floating gate type nonvolatile memory cells may leak electrons directly from the floating gate electrode to the dielectric layer during programming, or may be leaked by holes injected from the control gate electrode into the dielectric layer. There is a problem, and retention, in which electrons stored in the floating gate electrode leaks from the floating gate electrode to the dielectric film or the tunnel insulating film over time, is problematic. When FN tunneling is used to inject or remove electrons from the floating gate type nonvolatile memory cell to the floating gate electrode, the current per unit area (J) is the energy barrier of the voltage (E i ) and charge applied to the dielectric layer. φ). Equation 3 shows the current per unit area (J).

J = (A／4φ)Ei 2× exp(-2Bφ3/2 / 3Ei)J = (A / 4φ) E i 2 × exp (-2Bφ 3/2 / 3E i )

여기서, A, B는 상수, φ는 전하의 에너지 장벽, Ei는 유전막에 인가된 전압 을 나타낸다.Where A and B are constants, φ is the energy barrier of charge, and E i is the voltage applied to the dielectric film.

수학식 3을 참조하면, 단위 면적당 전류(J)는 전하의 에너지 장벽(φ)이 높을수록 감소한다. 단위 면적당 전류(J), 즉 누설전류를 낮추는 방법은 전하의 에너지 장벽(φ)이 높은 유전막을 사용하는 방법이 있다. 그러나, 전하의 에너지 장벽 (φ)이 높은 유전막은 일반적으로 유전율(ε)이 낮아 상기의 커플링 비율(CR)이 작은 문제가 있다. Referring to Equation 3, the current J per unit area decreases as the energy barrier φ of the charge is higher. The method of lowering the current J per unit area, that is, the leakage current, is to use a dielectric film having a high energy barrier φ of charge. However, a dielectric film having a high charge energy barrier φ generally has a low dielectric constant? And thus has a problem in that the coupling ratio CR is small.

따라서, 상기 커플링 비율(CR)을 늘리고, 동시에 상기 누설전류 및 상기 리텐션 특성을 향상시킬 수 있는 유전막이 요구된다.Therefore, there is a need for a dielectric film capable of increasing the coupling ratio CR and at the same time improving the leakage current and retention characteristics.

본 발명이 이루고자 하는 기술적 과제는 전자에 대한 에너지 장벽이 높은 하부 유전막, 정공에 대한 에너지 장벽이 높은 상부 유전막 및 고유전율을 가진 중간 유전막이 조합된 다층구조의 유전막을 사용하므로써, 커플링 비율을 높임과 아울러 누설전류 및 리텐션 특성을 향상시키기에 적합한 부유게이트형 비휘발성 메모리 셀를 제공하는데 있다.The technical problem to be achieved by the present invention is to increase the coupling ratio by using a multi-layer dielectric film combining a lower dielectric film having a high energy barrier to electrons, an upper dielectric film having a high energy barrier to holes and an intermediate dielectric film having a high dielectric constant. In addition, the present invention provides a floating gate type nonvolatile memory cell suitable for improving leakage current and retention characteristics.

상기의 기술적 과제를 달성하기 위하여 본 발명의 일 양태에 따르면, 본 발명은 부유게이트형 비휘발성 메모리 셀을 제공한다. 상기 부유게이트형 비휘발성 메모리 셀은 반도체기판 상에 형성되는 터널 절연막을 포함한다. 상기 터널 절연막 상에 차례로 적층된 부유게이트 전극 및 제어게이트 전극이 제공된다. 상기 부유게이트 및 상기 제어게이트 전극 사이에 개재되고 상기 부유게이트 전극의 전도대에 대하여 2.0 eV 보다 높은 전도대 에너지 장벽을 갖는 하부 유전막이 제공된다. 상기 하부 유전막 및 상기 제어게이트 전극 사이에 개재되고 상기 제어게이트 전극의 가전자대에 대하여 3.0 eV 보다 높은 가전자대 에너지 장벽을 갖는 상부 유전막이 제공된다.According to an aspect of the present invention to achieve the above technical problem, the present invention provides a floating gate type nonvolatile memory cell. The floating gate type nonvolatile memory cell includes a tunnel insulating layer formed on a semiconductor substrate. A floating gate electrode and a control gate electrode sequentially stacked on the tunnel insulating film are provided. A lower dielectric layer is provided between the floating gate and the control gate electrode and has a conduction band energy barrier higher than 2.0 eV relative to the conduction band of the floating gate electrode. An upper dielectric layer interposed between the lower dielectric layer and the control gate electrode and having a valence band energy barrier higher than 3.0 eV with respect to the valence band of the control gate electrode is provided.

본 발명의 몇몇 실시예들에서. 상기 부유게이트 전극 및 상기 제어게이트 전극은 도전성 다결정 실리콘일 수 있다. 한편, 상기 부유게이트 전극 및 상기 제어게이트 전극 중에 적어도 한 전극은 금속, 도전성 금속산화물 또는 도전성 금속질화물일 수 있다. 다른 한편, 상기 부유게이트 전극 및 상기 제어게이트 전극 중에 어느 한 전극은 2 이상의 도전성 물질들의 적층구조의 전극일 수 있다.In some embodiments of the invention. The floating gate electrode and the control gate electrode may be conductive polycrystalline silicon. At least one of the floating gate electrode and the control gate electrode may be a metal, a conductive metal oxide, or a conductive metal nitride. On the other hand, any one of the floating gate electrode and the control gate electrode may be an electrode of a laminated structure of two or more conductive materials.

다른 실시예들에서, 상기 하부 유전막은 SiO2막, Si3N4막, AlO3막 또는 Y2O3막일 수 있다. 한편, 상기 상부 유전막은 SiO2막, Ta2O5막, BaZrO3 막, ZrO2막, HfO2막 또는 AlO3막일 수 있다. 다른 한편, 상기 하부 유전막과 상기 상부 유전막 사이에 중간 유전막을 더 포함할 수 있고, 상기 중간 유전막은 HfO2막, HfON막, HfSiON막, BaSrTiO3막, SrTiO3막, ZrO2막, ZrON막, ZrSiON막, Y2O3 막 또는 Ta2O5막일 수 있다.In other embodiments, the lower dielectric layer may be an SiO 2 film, an Si 3 N 4 film, an AlO 3 film, or a Y 2 O 3 film. The upper dielectric layer may be a SiO 2 film, a Ta 2 O 5 film, a BaZrO 3 film, a ZrO 2 film, an HfO 2 film, or an AlO 3 film. On the other hand, it may further include an intermediate dielectric film between the lower dielectric film and the upper dielectric film, the intermediate dielectric film is HfO 2 film, HfON film, HfSiON film, BaSrTiO 3 film, SrTiO 3 film, ZrO 2 film, ZrON film, It may be a ZrSiON film, a Y 2 O 3 film or a Ta 2 O 5 film.

본 발명의 다른 양태에 따르면, 부유게이트형 비휘발성 메모리 셀의 제조방법이 제공된다. 이 방법은 상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역의 상부표면을 덮는 터널 절연막이 형성된다. 상기 터널 절연막을 갖는 상기 반도체기판 상에 상기 활성영역을 가로지르는 부유게이트 전극들이 형성된다. 상기 부유게이트 전극들과 중첩하고 상기 활성영역을 가로지르는 하부 유전막 및 상부 유전막이 차례로 형성된다. 또한, 상기 부유게이트 전극들과 중첩하고 상기 활성영역을 가로지르도록 상기 상부 유전막 상에 제어게이트 전극들이 형성된다. 이때, 상기 하부 유전막은 상기 부유게이트의 전도대에 대하여 2.0 eV 보다 높은 전도대 에너지 장벽을 가지고, 상기 상부 유전막은 상기 제어게이트 전극의 가전자대에 대하여 3.0 eV 보다 높은 가전자대 에너지 장벽을 가진다.According to another aspect of the present invention, a method of manufacturing a floating gate type nonvolatile memory cell is provided. The method includes forming an isolation layer defining an active region in a predetermined region of the semiconductor substrate. A tunnel insulating film covering the upper surface of the active region is formed. Floating gate electrodes across the active region are formed on the semiconductor substrate having the tunnel insulating layer. A lower dielectric layer and an upper dielectric layer overlapping the floating gate electrodes and crossing the active region are sequentially formed. In addition, control gate electrodes are formed on the upper dielectric layer to overlap the floating gate electrodes and cross the active region. In this case, the lower dielectric layer has a conduction band energy barrier higher than 2.0 eV with respect to the conduction band of the floating gate, and the upper dielectric layer has a valence band energy barrier higher than 3.0 eV with respect to the valence band of the control gate electrode.

본 발명의 몇몇 실시예들에서. 상기 부유게이트 전극 및 상기 제어게이트 전극은 도전성 다결정 실리콘으로 형성될 수 있다. 한편, 상기 부유게이트 전극 및 상기 제어게이트 전극 중에 적어도 한 전극은 금속, 도전성 금속산화물 또는 도전성 금속질화물로 형성될 수 있다. 다른 한편, 상기 부유게이트 전극 및 상기 제어게이트 전극 중에 어느 한 전극은 2 이상의 도전성 물질들을 적층하여 형성될 수 있다.In some embodiments of the invention. The floating gate electrode and the control gate electrode may be formed of conductive polycrystalline silicon. At least one of the floating gate electrode and the control gate electrode may be formed of a metal, a conductive metal oxide, or a conductive metal nitride. On the other hand, any one of the floating gate electrode and the control gate electrode may be formed by stacking two or more conductive materials.

다른 실시예들에서, 상기 하부 유전막은 SiO2막, Si3N4막, AlO3막 또는 Y2O3막으로 형성될 수 있다. 한편, 상기 상부 유전막은 SiO2막, Ta2O5막, BaZrO 3막, ZrO2막, HfO2막 또는 AlO3막으로 형성될 수 있다. 다른 한편, 상기 하부 유전막과 상기 상부 유전막 사이에 중간 유전막을 더 형성할 수 있고, 상기 중간 유전막은 HfO2막, HfON막, HfSiON막, BaSrTiO3막, SrTiO3막, ZrO2막, ZrON막, ZrSiON막, Y 2O3막 또는 Ta2O5막으로 형성될 수 있다. In other embodiments, the lower dielectric layer may be formed of an SiO 2 film, an Si 3 N 4 film, an AlO 3 film, or a Y 2 O 3 film. The upper dielectric layer may be formed of a SiO 2 film, a Ta 2 O 5 film, a BaZrO 3 film, a ZrO 2 film, an HfO 2 film, or an AlO 3 film. On the other hand, an intermediate dielectric layer may be further formed between the lower dielectric layer and the upper dielectric layer, and the intermediate dielectric layer may include an HfO 2 film, an HfON film, an HfSiON film, a BaSrTiO 3 film, an SrTiO 3 film, a ZrO 2 film, a ZrON film, It may be formed of a ZrSiON film, a Y 2 O 3 film or a Ta 2 O 5 film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예을 상세히 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고, 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the technical spirit of the present invention can be sufficiently delivered to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 부유게이트형 비휘발성 메모리 셀의 제조방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a floating gate type nonvolatile memory cell according to an exemplary embodiment of the present invention.

도 1을 참조하면, 반도체기판(100) 상의 소정영역에 활성영역(101)을 한정하는 소자분리막(미도시)을 형성하고, 상기 활성영역(101) 상에 터널 절연막(102)을 형성한다. 상기 터널 절연막(102)은 습식 열산화 방식을 이용하여 형성할 수 있다.Referring to FIG. 1, an isolation layer (not shown) defining an active region 101 is formed in a predetermined region on a semiconductor substrate 100, and a tunnel insulating layer 102 is formed on the active region 101. The tunnel insulating layer 102 may be formed using a wet thermal oxidation method.

상기 터널 절연막(102) 상에 부유게이트 전극(103)을 형성한다. 상기 부유게이트 전극(103)은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 폴리실리콘막은 통상의 LP-CVD(Low Pressure-Chemical Vapor Deposition)방법을 사용하여 형성할 수 있다. 이때, 상기 불순물은 인(P)등일 수 있고 1×1020atoms/cm3 내지 3×1020 atoms/cm3의 농도로 도핑될 수 있으며, 상기 폴리실리콘막은 300Å 내지 2000Å 정도의 두께로 형성되는 것이 바람직하다.The floating gate electrode 103 is formed on the tunnel insulating layer 102. The floating gate electrode 103 may be formed of a polysilicon film doped with impurities. The polysilicon film may be formed using a conventional low pressure-chemical vapor deposition (LP-CVD) method. In this case, the impurity may be phosphorus (P) and the like and may be doped at a concentration of 1 × 10 20 atoms / cm 3 to 3 × 10 20 atoms / cm 3 , and the polysilicon film may be formed to a thickness of about 300 kPa to about 2000 kPa. It is preferable.

도 2를 참조하면, 상기 부유게이트 전극(103) 상에 하부 유전막(104)을 형성한다. 상기 하부 유전막(104)은 전자에 대한 에너지 장벽이 적어도 2.0eV보다 큰 유전막으로 형성할 수 있다. 예를 들면, 상기 하부 유전막(104)을 SiO2막, Si3N4 막, AlO3막 또는 Y2O3막으로 형성할 수 있다. 특히, 상기 하부 유전막(104)은 850℃ 내지 1000℃의 산화성 분위기의 퍼니스 열처리를 통한 열산화막 공정, 화학적기상 증착(CVD)법, 또는 원자층 증착(atomic layer deposition ; ALD)법을 사용하여 형성할 수 있다. 이때, 상기 하부 유전막(104)의 두께는 10Å 내지 100Å정도가 바람직하다. 상기 하부 유전막(104)은 상기 부유게이트 전극(103)인 상기 폴리실리콘막과 2.0eV보다 높은 전자에 대한 에너지 장벽을 가지기 때문에, 상기 하부 유전막(104)은 상기 부유게이트 전극(103)사이의 누설전류 및 리텐션에 대한 특성이 우수하다.Referring to FIG. 2, a lower dielectric layer 104 is formed on the floating gate electrode 103. The lower dielectric layer 104 may be formed of a dielectric layer having an energy barrier for electrons of at least 2.0 eV. For example, the lower dielectric layer 104 may be formed of a SiO 2 film, a Si 3 N 4 film, an AlO 3 film, or a Y 2 O 3 film. In particular, the lower dielectric film 104 is formed using a thermal oxide film process, a chemical vapor deposition (CVD) method, or an atomic layer deposition (ALD) method through a furnace heat treatment in an oxidizing atmosphere of 850 ° C to 1000 ° C. can do. In this case, the thickness of the lower dielectric layer 104 is preferably about 10 kPa to about 100 kPa. Since the lower dielectric layer 104 has an energy barrier for electrons higher than 2.0 eV and the polysilicon layer that is the floating gate electrode 103, the lower dielectric layer 104 leaks between the floating gate electrode 103. Excellent characteristics for current and retention.

이어서, 상기 하부 유전막(104) 상에 중간 유전막(105)을 형성한다. 상기 중간 유전막(105)은 유전율이 적어도 15보다 큰 유전막으로 형성할 수 있다. 예를 들면, 상기 중간 유전막(105)을 HfO2막, HfON막, HfSiON막, BaSrTiO3막, SrTiO3 막, ZrO2막, ZrON막, ZrSiON막, Y2O3막 또는 Ta2O5막으로 형성할 수 있다. 상기 중간 유전막(105)은 화학적기상증착법, 스퍼터링 (sputtering)법 또는 원자층 증착법을 사용하여 형성할 수 있다. 이때, 상기 중간 유전막(105)은 30Å 내지 300Å정도의 두께가 바람직하다. 상기 중간 유전막(105)은 15이상의 높은 유전율을 가지므로 상기 부유게이트 전극(103)과 제어게이트 전극 사이의 정전용량을 증가시켜 커플링 비율을 높힐 수 있다.Subsequently, an intermediate dielectric layer 105 is formed on the lower dielectric layer 104. The intermediate dielectric layer 105 may be formed of a dielectric layer having a dielectric constant of at least 15. For example, the intermediate dielectric layer 105 may be formed of an HfO 2 film, an HfON film, an HfSiON film, a BaSrTiO 3 film, an SrTiO 3 film, a ZrO 2 film, a ZrON film, a ZrSiON film, a Y 2 O 3 film, or a Ta 2 O 5 film. It can be formed as. The intermediate dielectric layer 105 may be formed using chemical vapor deposition, sputtering, or atomic layer deposition. In this case, the intermediate dielectric layer 105 is preferably about 30 ~ 300Å thickness. Since the intermediate dielectric layer 105 has a high dielectric constant of 15 or more, the coupling ratio may be increased by increasing the capacitance between the floating gate electrode 103 and the control gate electrode.

계속해서, 상기 중간 유전막(105) 상에 상부 유전막(106)을 형성한다. 상기 상부 유전막(106)은 정공에 대한 높은 에너지 장벽이 적어도 3.0eV보다 큰 유전막으로 형성할 수 있다. 예를 들면, 상기 상부 유전막(106)을 SiO2막, Ta2O5막, BaZrO3막, ZrO2막, HfO2막 또는 AlO3막으로 형성할 수 있다. 상기 상부 유전막(106)은 화학적기상증착법, 스퍼터링(sputtering)법 또는 원자층 증착법을 사용하여 형성할 수 있다. 이때, 상기 상부 유전막(106)은 30Å 내지 300Å정도의 두께가 바람직하다. 상기 상부 유전막(106)은 제어게이트 전극인 폴리실리콘막과 3.0eV보다 높은 정공에 대한 에너지 장벽을 가지기 때문에, 상기 상부 유전막(106)은 상기 제어게이트 전극사이의 누설전류에 대한 특성이 우수하다.Subsequently, an upper dielectric layer 106 is formed on the intermediate dielectric layer 105. The upper dielectric layer 106 may be formed of a dielectric layer having a high energy barrier for holes greater than at least 3.0 eV. For example, the upper dielectric layer 106 may be formed of an SiO 2 film, a Ta 2 O 5 film, a BaZrO 3 film, a ZrO 2 film, an HfO 2 film, or an AlO 3 film. The upper dielectric layer 106 may be formed using chemical vapor deposition, sputtering, or atomic layer deposition. At this time, the upper dielectric layer 106 is preferably a thickness of about 30 ~ 300Å. Since the upper dielectric layer 106 has an energy barrier for holes higher than 3.0 eV and a polysilicon layer that is a control gate electrode, the upper dielectric layer 106 has excellent characteristics for leakage current between the control gate electrode.

또한, 상기 하부 유전막(104), 중간 유전막(105) 및 상부 유전막(106)을 형성한 후에 상기 유전막들의 특성을 향상시키기 위하여 열처리 공정을 추가할 수 있다.In addition, after the lower dielectric layer 104, the intermediate dielectric layer 105, and the upper dielectric layer 106 are formed, a heat treatment process may be added to improve characteristics of the dielectric layers.

도 3을 참조하면, 상기 상부 유전막(106) 상에 제어게이트 전극(107)을 형성한다. 상기 제어게이트 전극(107)은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 폴리실리콘막은 통상의 LP-CVD법을 사용하여 형성할 수 있다. 이때, 상기 불순물은 인(P)등일 수 있고 1×1020atoms/cm3 내지 3×1020 atoms/cm 3의 농도로 도핑될 수 있으며, 상기 폴리실리콘막은 500Å 내지 2000Å 정도의 두께로 형성되는 것이 바람직하다.Referring to FIG. 3, a control gate electrode 107 is formed on the upper dielectric layer 106. The control gate electrode 107 may be formed of a polysilicon layer doped with impurities. The polysilicon film can be formed using a conventional LP-CVD method. In this case, the impurity may be phosphorus (P) and the like and may be doped at a concentration of 1 × 10 20 atoms / cm 3 to 3 × 10 20 atoms / cm 3 , and the polysilicon film may be formed to a thickness of about 500 kPa to about 2000 kPa. It is preferable.

이제, 본 발명의 실시예들에 따른 부유게이트형 비휘발성 메모리 셀의 구조 를 도 3을 참조하여 설명하기로 한다.Now, a structure of a floating gate type nonvolatile memory cell according to embodiments of the present invention will be described with reference to FIG. 3.

도 3을 다시 참조하면, 반도체기판(100)의 활성영역(101) 상에 터널 절연막(102)이 제공된다. 상기 터널 절연막(102) 상에 부유게이트 전극(103)이 제공된다. 상기 부유게이트 전극은 통상의 LP-CVD법을 사용하여 폴리실리콘, 금속, 도전성 금속산화막, 도전성 금속질화막 또는 이들의 2 이상의 적층막으로 형성될 수 있다. 상기 부유게이트 전극(103)은 300Å 내지 2000Å 정도의 두께로 형성됨이 바람직하다.Referring back to FIG. 3, a tunnel insulating layer 102 is provided on the active region 101 of the semiconductor substrate 100. The floating gate electrode 103 is provided on the tunnel insulating layer 102. The floating gate electrode may be formed of a polysilicon, a metal, a conductive metal oxide film, a conductive metal nitride film, or two or more laminated films thereof using a conventional LP-CVD method. The floating gate electrode 103 is preferably formed to a thickness of about 300 kPa to 2000 kPa.

상기 부유게이트 전극(103) 상에 하부 유전막(104), 중간 유전막(105) 및 상부 유전막(106)이 순차적으로 제공된다. 상기 하부 유전막(104)은 SiO2막, AlO3막 또는 Y2O3막으로 형성될 수 있고, 그 두께는 10Å 내지 100Å정도가 바람직하다. 상기 중간 유전막(105)은 HfO2막, HfON막, HfSiON막, BaSrTiO3막, SrTiO3막, ZrO2막, ZrON막, ZrSiON막, Y2O3막 또는 Ta2O5막으로 형성될 수 있고, 30Å 내지 300Å정도의 두께가 바람직하다. 상기 상부 유전막(106)은 SiO2막, Ta2O5막, BaZrO 3막, ZrO2막, HfO2막 또는 AlO3막으로 형성될 수 있고, 30Å 내지 300Å정도의 두께가 바람직하다.The lower dielectric layer 104, the intermediate dielectric layer 105, and the upper dielectric layer 106 are sequentially provided on the floating gate electrode 103. The lower dielectric layer 104 may be formed of an SiO 2 film, an AlO 3 film, or a Y 2 O 3 film, and the thickness thereof is preferably about 10 GPa to about 100 GPa. The middle dielectric layer 105 may be formed of a HfO 2 film, HfON film, HfSiON film, BaSrTiO 3 film, SrTiO 3 film, ZrO 2 film, ZrON film, ZrSiON membrane, Y 2 O 3 film or a Ta 2 O 5 film And the thickness of about 30 kPa to about 300 kPa is preferable. The upper dielectric layer 106 may be formed of an SiO 2 film, a Ta 2 O 5 film, a BaZrO 3 film, a ZrO 2 film, an HfO 2 film, or an AlO 3 film, and has a thickness of about 30 kPa to about 300 kPa.

상기 상부 유전막(106) 상에 제어게이트 전극(107)이 제공된다. 통상의 LP-CVD법을 사용하여 폴리실리콘, 금속, 도전성 금속산화막, 도전성 금속질화막 또는 이들의 2 이상의 적층막으로 형성될 수 있다. 상기 제어게이트 전극(107)은 500Å 내지 2000Å 정도의 두께로 형성됨이 바람직하다. 결과적으로, 상기 부유게이트 전극(103)의 전도대에 대하여 2.0 eV 보다 높은 전도대 에너지 장벽을 갖는 상기 하부 유전막(104), 상기 하부 유전막 및 상기 상부 유전막보다 높은 유전상수를 갖는 중간 유전막(105) 및 상기 제어게이트 전극(107)의 가전자대에 대하여 3.0 eV 보다 높은 가전자대 에너지 장벽을 갖는 상기 상부 유전막(106)으로 이루어진 다층구조의 유전막이 제공되므로써, 커플링 비율을 높임과 아울러 누설전류 및 리텐션 특성을 향상시킬 수 있다.The control gate electrode 107 is provided on the upper dielectric layer 106. The conventional LP-CVD method may be used to form polysilicon, a metal, a conductive metal oxide film, a conductive metal nitride film, or two or more laminated films thereof. The control gate electrode 107 is preferably formed to a thickness of about 500 ~ 2000Å. As a result, the lower dielectric layer 104 having a conduction band energy barrier higher than 2.0 eV with respect to the conduction band of the floating gate electrode 103, the intermediate dielectric layer 105 having a higher dielectric constant than the lower dielectric layer and the upper dielectric layer, and the By providing a multi-layer dielectric film composed of the upper dielectric film 106 having a valence band energy barrier higher than 3.0 eV with respect to the valence band of the control gate electrode 107, the coupling ratio is increased and leakage current and retention characteristics are increased. Can improve.

상술한 바와 같이 본 발명에 따르면, 상기 부유게이트 전극(103)의 전도대에 대하여 2.0 eV 보다 높은 전도대 에너지 장벽을 갖는 상기 하부 유전막(104), 상기 하부 유전막 및 상기 상부 유전막보다 높은 유전상수를 갖는 중간 유전막(105) 및 상기 제어게이트 전극(107)의 가전자대에 대하여 3.0 eV 보다 높은 가전자대 에너지 장벽을 갖는 상기 상부 유전막(106)으로 이루어진 다층구조의 유전막이 제공되므로써, 부유게이트형 비휘발성 메모리 셀의 커플링 비율을 높임과 아울러 누설전류 및 리텐션 특성을 향상시킬 수 있다.As described above, according to the present invention, an intermediate layer having a higher dielectric constant than the lower dielectric layer 104, the lower dielectric layer, and the upper dielectric layer has a conduction band energy barrier higher than 2.0 eV with respect to the conduction band of the floating gate electrode 103. By providing a multi-layer dielectric film made up of the dielectric film 105 and the upper dielectric film 106 having a valence band energy barrier higher than 3.0 eV with respect to the valence band of the control gate electrode 107, a floating gate type nonvolatile memory cell In addition to increasing the coupling ratio, the leakage current and retention characteristics can be improved.

Claims (6)

반도체기판;Semiconductor substrates; 상기 반도체기판 상에 형성된 터널 절연막;A tunnel insulating film formed on the semiconductor substrate; 상기 터널 절연막 상에 차례로 적층된 부유게이트 및 제어게이트 전극;A floating gate and a control gate electrode sequentially stacked on the tunnel insulating layer; 상기 부유게이트 및 상기 제어게이트 전극 사이에 개재되고 상기 부유게이트의 전도대에 대하여 2.0 eV 보다 높은 전도대 에너지 장벽을 갖는 하부 유전막; 및A lower dielectric layer interposed between the floating gate and the control gate electrode and having a conduction band energy barrier higher than 2.0 eV with respect to the conduction band of the floating gate; And 상기 하부 유전막 및 상기 제어게이트 전극 사이에 개재되고 상기 제어게이트 전극의 가전자대에 대하여 3.0 eV 보다 높은 가전자대 에너지 장벽을 갖는 상부 유전막을 포함하는 비휘발성 메모리 셀.And an upper dielectric layer interposed between the lower dielectric layer and the control gate electrode and having a valence band energy barrier higher than 3.0 eV with respect to the valence band of the control gate electrode. 제 1 항에 있어서,The method of claim 1, 상기 부유게이트 및 상기 제어게이트 전극이 폴리실리콘인 경우에, 상기 하부 유전막은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막 또는 이트리움 산화막인 것을 특징으로 하는 비휘발성 메모리 셀..And the lower dielectric film is a silicon oxide film, a silicon nitride film, an aluminum oxide film or an yttrium oxide film when the floating gate and the control gate electrode are polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 부유게이트 및 제어게이트 전극이 폴리실리콘막인 경우에, 상기 상부 유전막은 실리콘 산화막, 탄탈륨 산화막, 바리윰 지르코늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 알루미늄 산화막인 것을 특징으로 하는 비휘발성 메모리 셀.And the upper dielectric layer is a silicon oxide film, a tantalum oxide film, a barium oxide zirconium oxide film, a zirconium oxide film, a hafnium oxide film, or an aluminum oxide film when the floating gate and the control gate electrode are polysilicon films. 제 1 항에 있어서,The method of claim 1, 상기 하부 유전막 및 상기 상부 유전막 사이에 개재된 중간 유전막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.And a middle dielectric layer interposed between the lower dielectric layer and the upper dielectric layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 중간 유전막은 상기 하부 유전막 및 상기 상부 유전막보다 높은 유전상수를 갖는 유전막인 것을 특징으로 하는 비휘발성 메모리 셀.And the intermediate dielectric layer is a dielectric layer having a higher dielectric constant than the lower dielectric layer and the upper dielectric layer. 제 5 항에 있어서,The method of claim 5, wherein 상기 중간 유전막은 하프니움 산화막, 하프니움 옥시나이트라이드막, 하프니움 실리콘 옥시나이트라이드막, 바리움 스트론티움 티타늄 산화막, 스트론티움 티타늄 산화막, 지르코늄 산화막, 지르코늄 옥시나이트라이드막, 지르코늄 실리콘 옥시나이트라이드막, 이트리움 산화막 또는 탄탈늄 산화막인 것을 특징으로 하는 비휘발성 메모리 셀.The intermediate dielectric layer may be a hafnium oxide film, a hafnium oxynitride film, a hafnium silicon oxynitride film, a barium strontium titanium oxide film, a strontium titanium oxide film, a zirconium oxide film, a zirconium oxynitride film, a zirconium silicon oxynitride A nonvolatile memory cell, which is a film, an yttrium oxide film or a tantalum oxide film.
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