KR100613272B1 - Light emitting diode with vertical electrode structure and manufacturing method of the same - Google Patents

Abstract

홈을 가지는 리셉터 금속층, 상기 홈의 내부 표면에 형성되어 있는 반사층, 상기 반사층의 측벽 표면에 형성되어 있는 절연막, 상기 반사층 위에 형성되어 있는 하부 오믹층, 상기 하부 오믹층 위에 형성되어 있는 p형 접촉층, 상기 p형 접촉층 위에 형성되어 있는 p형 클래드층, 상기 p형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 n형 클래드층, 상기 n형 클래드층 위에 형성되어 있는 n형 접촉층, 상기 n형 접촉층 위에 형성되어 있는 상부 오믹층, 상기 상부 오믹층 위에 형성되어 있는 전극을 포함하고, 상기 p형 접촉층, 상기 p형 클래드층, 상기 발광층, 상기 n형 클래드층 및 상기 n형 접촉층은 상기 리셉터 금속층이 가지는 홈 안에 형성되어 있는 수직형 전극 구조를 가지는 발광 다이오드를 마련한다.A receptor metal layer having a groove, a reflective layer formed on the inner surface of the groove, an insulating film formed on the sidewall surface of the reflective layer, a lower ohmic layer formed on the reflective layer, and a p-type contact layer formed on the lower ohmic layer A p-type cladding layer formed on the p-type contact layer, a light emitting layer formed on the p-type cladding layer, an n-type cladding layer formed on the light-emitting layer, and an n-type contact layer formed on the n-type cladding layer And an upper ohmic layer formed on the n-type contact layer and an electrode formed on the upper ohmic layer, wherein the p-type contact layer, the p-type cladding layer, the light emitting layer, the n-type cladding layer, and the n The type contact layer provides a light emitting diode having a vertical electrode structure formed in a groove of the receptor metal layer.

수직형전극구조, 발광다이오드, 리셉터금속층, 사파이어기판, 습식식각Vertical electrode structure, light emitting diode, receptor metal layer, sapphire substrate, wet etching

Description

수직형 전극 구조를 가지는 발광 다이오드 및 그 제조 방법{Light emitting diode with vertical electrode structure and manufacturing method of the same}Light emitting diode with vertical electrode structure and manufacturing method of the same

도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.1 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a first embodiment of the present invention.

도 2는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.2 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a second embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 제3 내지 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 제1 전극과 오믹층의 배치도이다.3A to 3C are layout views of a first electrode and an ohmic layer of a light emitting diode having a vertical electrode structure according to third to fifth embodiments of the present invention.

도 4a 내지 도 4g는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.4A to 4G are cross-sectional views of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to the first embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.5 is a cross-sectional view of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a second embodiment of the present invention.

도 6은 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.6 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a sixth embodiment of the present invention.

도 7은 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.7 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a seventh embodiment of the present invention.

도 8a 내지 도 8c는 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지 는 발광 다이오드를 제조하는 중간 단계의 단면도이다.8A to 8C are cross-sectional views of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a sixth embodiment of the present invention.

도 9는 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.9 is a cross-sectional view of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a seventh embodiment of the present invention.

도 10은 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.10 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to an eighth embodiment of the present invention.

도 11은 본 발명의 제9 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.11 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a ninth embodiment of the present invention.

도 12a 내지 도 12d는 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.12A to 12D are cross-sectional views of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to an eighth embodiment of the present invention.

도 13은 도 12a에서의 산화막과 오믹층의 배치도이다.FIG. 13 is a layout view of an oxide film and an ohmic layer in FIG. 12A.

도 14는 본 발명의 제9 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.14 is a cross-sectional view of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a ninth embodiment of the present invention.

도 15는 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는 그래프이다.15 is a graph illustrating etching rates of sapphire and GaN by ICP / RIE dry etching.

도 16은 황산과 인산을 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.FIG. 16 is a graph illustrating an etching rate when wet etching sapphire and GaN with a mixture solution of sulfuric acid and phosphoric acid. FIG.

도 17은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체 버퍼층의 표면 사진이다.17 is a surface photograph of a nitride-based semiconductor buffer layer after removing a sapphire substrate by a wet etching method.

도 18은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체층의 전압-전류 특성 곡선이다.18 is a voltage-current characteristic curve of a nitride based semiconductor layer after the sapphire substrate is removed by a wet etching method.

[도면 부호 설명][Description of Drawings]

1 버퍼층1 buffer layer

2 n형 접촉층2 n-type contact layer

3 n형 클래드층3 n-type cladding layer

4 발광층4 light emitting layer

5 p형 클래드층5 p-type cladding layer

6 p형 접촉층6 p-type contact layer

7 지지 절연층7 support insulation layer

8 하부 오믹층8 lower ohmic layer

10a 절연막10a insulating film

10b 반사층10b reflective layer

11 평탄화 절연체11 flattening insulator

12 리셉터층12 receptor layer

13 상부 전극13 upper electrode

14 상부 오믹층14 upper ohmic layer

16 전극 패드 16 electrode pads

20 사파이어 기판20 sapphire substrate

본 발명의 수직형 전극 구조를 가지는 발광 다이오드 및 그 제조 방법에 관한 것이다.A light emitting diode having a vertical electrode structure of the present invention and a method of manufacturing the same.

InP, GaAs, GaP등의 화합물 반도체의 p-i-n 이종접합 구조를 이용하여 적색 및 녹색을 내는 발광 다이오드에 이어, GaN 질화물계 화합물 반도체의 p-i-n 이종접합구조를 이용한 청색 및 자외선 광을 발생하는 발광 다이오드가 개발되어 표시장치, 광원용 장치, 환경 응용 장치에 널리 이용되고 있으며, 근래 들어서는 적, 녹, 청색의 3칩을 이용하거나, 형광체를 이용한 백색 발광 다이오드가 개발되어 조명으로도 그 응용 범위가 확대되고 있다.A light emitting diode that emits blue and ultraviolet light using a pin heterojunction structure of a GaN nitride compound semiconductor, followed by a light emitting diode that emits red and green colors using a pin heterojunction structure of a compound semiconductor such as InP, GaAs, or GaP. It is widely used in display devices, light source devices, and environmental application devices, and recently, white light emitting diodes using red, green, and blue chips or phosphors have been developed. .

발광층으로 질화물계 반도체를 이용하는 경우에는 에피택셜 성장시에 결정 결함이 발생하는 것을 줄이기 위하여 격자정수 및 결정구조가 유사한 사파이어를 기초 기판으로 주로 사용하지만, 사파이어 기초기판이 절연특성 때문에 n-형 전극과 p-형 전극을 모두 성장면 위에 형성할 수밖에 없다. 이와 같이 두 전극을 모두 같은 한 평면위에 형성하게 되면 와이어 본딩에 필요한 전극 패드의 면적을 확보해야 하므로 발광 다이오드의 칩 면적이 일정 크기 이상이 되어 웨이퍼 당 칩 생산량의 향상에 장애가 되어 왔고, 절연체를 기판으로 사용하기 때문에 외부로부터 유입되는 정전기를 방출하기 어려워 정전기 쇼크에 약하다는 문제점이 있다. 또한, 사파이어 기판위에 양질의 질화물반도체 박막을 성장하기 위해 두껍게 성장하는 GaN 버퍼층은 발광층이 생성한 365nm 부근의 빛을 흡수하므로 고휘도 자외선 발광소자 제작이 용이하지 않다.In the case of using a nitride semiconductor as a light emitting layer, sapphire having a similar lattice constant and crystal structure is mainly used as a base substrate to reduce crystal defects during epitaxial growth. All p-type electrodes can be formed on the growth surface. As such, when both electrodes are formed on the same plane, the area of the electrode pad required for wire bonding must be secured. Therefore, the chip area of the light emitting diode is larger than a certain size, which has hindered the improvement of chip yield per wafer. Since it is difficult to discharge static electricity flowing from the outside because it is used, there is a problem in that it is weak to static shock. In addition, the GaN buffer layer growing thick to grow a high quality nitride semiconductor thin film on the sapphire substrate absorbs light around 365nm generated by the light emitting layer, so it is not easy to manufacture a high brightness ultraviolet light emitting device.

이러한 문제를 해결하기 위한 수단으로 전기 전도성과 열 전도성이 우수한 리셉터 기판(receptor substrate)으로 사파이어 기초기판을 대체함으로서 n-형 전극과 p-형 전극을 다이오드의 상측과 하측에 수직으로 형성하여 전류확산과 열 방출이 양호하고 소자의 신뢰성과 광 출력 특성이 우수한 수직 전극형 발광 다이오드가 제안되었다. As a means to solve this problem, by replacing the sapphire base substrate with a receptor substrate having excellent electrical and thermal conductivity, the n-type electrode and the p-type electrode are formed vertically on the upper and lower sides of the diode to spread current. A vertical electrode type light emitting diode having good overheat emission and excellent device reliability and light output characteristics has been proposed.

종래의 수직 전극형 발광소자 제작방법에서는 전도성 기판을 질화물 반도체에 금속 접착한 후, 248nm 엑시머 레이저(excimer laser)를 이용한 레이저 리프트 오프(laser lift-off)기술로 사파이어 기초기판을 질화물계 반도체와 분리하는 방법으로 수직 전극형 발광다이오드를 제작했으나, 레이저 리프트 오프(lift-off)의 기술적 한계 때문에 획기적인 진전이 이루어지지 않고 있다. 특히, 강한 레이저 광을 반도체에 직접조사 하기 때문에 질화물계 반도체의 성질이 변형될 수 있고, 전 웨이퍼를 스캔하여 사파이어 기판을 분리하는 것과, 높은 온도에서 열팽창 계수의 차에 의한 기판보잉(bowing)문제로 생산성이 저하되는 문제를 피할 수 없다.In the conventional vertical electrode light emitting device manufacturing method, the conductive substrate is bonded to the nitride semiconductor, and then the sapphire base substrate is separated from the nitride semiconductor using a laser lift-off technique using a 248 nm excimer laser. Although the vertical electrode type light emitting diode was manufactured by the method, the breakthrough has not been made due to the technical limitation of the laser lift-off. In particular, since the strong laser light is directly irradiated to the semiconductor, the properties of the nitride semiconductor can be deformed, the separation of the sapphire substrate by scanning the entire wafer, and the substrate bowing problem due to the difference in thermal expansion coefficient at high temperature As a result, the problem of lowering productivity is inevitable.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 질화물계 반도체 위에 전도성 금속층을 형성하여 사파이어 기초기판을 제거함으로서 레이저 리프트 오프 공정에서 발생하는 열적, 물리적 피로에 의한 소자의 특성저하를 극복할 수 있는 수직 전극형 질화물계 반도체 발광 다이오드 및 그 제조 방법을 제공하는 것을 목적으로 한다.The present invention is to solve the above problems, by forming a conductive metal layer on the nitride-based semiconductor to remove the sapphire base substrate by vertical electrodes that can overcome the deterioration of the device characteristics due to thermal and physical fatigue generated in the laser lift-off process An object of the present invention is to provide a type nitride semiconductor light emitting diode and a method of manufacturing the same.

본 발명의 다른 목적은 수직형 전극 구조를 가지는 발과 다이오드의 제조 공정을 단순화하는 것이다.Another object of the present invention is to simplify the manufacturing process of a foot and diode having a vertical electrode structure.

상기 목적을 달성하기 위하여 본 발명에서는 다음과 같은 발광 다이오드를 제안한다.In order to achieve the above object, the present invention proposes the following light emitting diode.

홈을 가지는 리셉터 금속층, 상기 홈의 내부 표면에 형성되어 있는 반사층, 상기 반사층의 측벽 표면에 형성되어 있는 절연막, 상기 반사층 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 클래드층, 상기 제1 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 클래드층, 상기 제2 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 형성되어 있는 전극을 포함하고, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층은 상기 리셉터 금속층이 가지는 홈 안에 형성되어 있는 수직형 전극 구조를 가지는 발광 다이오드를 마련한다.A receptor metal layer having a groove, a reflective layer formed on the inner surface of the groove, an insulating film formed on the sidewall surface of the reflective layer, a first conductive contact layer formed on the reflective layer, and formed on the first conductive contact layer A first cladding layer, a light emitting layer formed on the first cladding layer, a second cladding layer formed on the light emitting layer, a second conductive contact layer formed on the second cladding layer, and the second conductive type An electrode formed on the contact layer, wherein the first conductive contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductive contact layer are formed in a groove of the receptor metal layer. A light emitting diode having a vertical electrode structure is provided.

또는, 리셉터 금속층, 상기 리셉터 금속층 위에 형성되어 있으며 홈을 형성하는 평탄화 절연체, 상기 홈의 내부 표면에 형성되어 있는 반사층, 상기 반사층의 측벽 표면에 형성되어 있는 절연막, 상기 반사층 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 클래드층, 상기 제1 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 클래드층, 상기 제2 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 형성되어 있는 전극을 포함하고, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층은 상기 평탄화 절연체가 형성하는 홈 안에 형성되어 있는 수직형 전극 구조를 가지는 발광 다이오드를 마련한다.Or a receptor metal layer, a planarization insulator formed on the receptor metal layer and forming a groove, a reflection layer formed on the inner surface of the groove, an insulating film formed on the sidewall surface of the reflection layer, a first conductive layer formed on the reflection layer. Type contact layer, a first cladding layer formed on the first conductivity type contact layer, a light emitting layer formed on the first cladding layer, a second cladding layer formed on the light emitting layer, and formed on the second cladding layer A second conductive contact layer, an electrode formed on the second conductive contact layer, wherein the first conductive contact layer, the first clad layer, the light emitting layer, the second clad layer, and the second The conductive contact layer provides a light emitting diode having a vertical electrode structure formed in a groove formed by the planarization insulator.

또는, 리셉터 금속층, 상기 리셉터 금속층 위에 형성되어 있는 지지 절연층, 상기 지지 절연층 및 상기 리셉터 금속층 위에 형성되어 상기 지지 절연층과 물리적으로 접촉하고 상기 리셉터 금속층과 전기적으로 연결되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 클래드층, 상기 제1 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 클래드층, 상기 제2 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 형성되어 있는 전극을 포함하는 수직형 전극 구조를 가지는 발광 다이오드를 마련한다.Or a first conductive type contact formed on a receptor metal layer, a support insulation layer formed on the receptor metal layer, the support insulation layer, and the receptor metal layer to be in physical contact with the support insulation layer and electrically connected to the receptor metal layer. Layer, a first cladding layer formed on the first conductive type contact layer, a light emitting layer formed on the first cladding layer, a second cladding layer formed on the light emitting layer, and a second formed on the second cladding layer A light emitting diode having a vertical electrode structure including a second conductive contact layer and an electrode formed on the second conductive contact layer is provided.

여기서, 상기 리셉터 금속층과 상기 제1 도전형 접촉층 사이에 형성되어 있는 제1 오믹층 및 상기 제2 도전형 접촉층과 상기 전극 사이에 형성되어 있는 제2 오믹층을 더 포함하고, 상기 제1 오믹층의 일부는 상기 리셉터 금속층에 묻혀 있고, 나머지 일부는 상기 리셉터 금속층의 표면 위로 솟아 있으며, 상기 지지 절연층은 상기 리셉터 표면 위로 솟아 있는 상기 오믹층을 둘러싸고 있을 수 있다.The method may further include a first ohmic layer formed between the receptor metal layer and the first conductive contact layer, and a second ohmic layer formed between the second conductive contact layer and the electrode. A portion of the ohmic layer may be buried in the receptor metal layer, the other portion may rise above the surface of the receptor metal layer, and the support insulating layer may surround the ohmic layer that rises above the receptor surface.

또, 상기 지지 절연층은 산화 규소 또는 질화 규소로 이루어져 있을 수 있고, 상기 리셉터 금속층과 상기 제1 도전형 접촉층 사이에 형성되어 있는 제1 오믹층 및 상기 제2 도전형 접촉층과 상기 전극 사이에 형성되어 있는 제2 오믹층을 더 포함할 수 있으며, 상기 제1 오믹층은 접촉 저항 감소를 위한 층과 빛 반사를 위한 층의 이중층으로 이루어질 수 있다. 여기서, 상기 접촉 저항 감소를 위한 층은 ITO, IZO 및 SnO 중의 하나 이상을 포함하는 도전체로 이루어지고, 상기 빛 반사를 위한 층은 Ag, Al, Au, Rh 및 Pt 중의 적어도 하나를 포함하는 금속으로 이루어지는 것이 바람직하다. The support insulating layer may be made of silicon oxide or silicon nitride, and may be formed between the first ohmic layer and the second conductive contact layer and the electrode formed between the receptor metal layer and the first conductive contact layer. The second ohmic layer may be further formed on the first ohmic layer, and the first ohmic layer may include a double layer of a layer for reducing contact resistance and a layer for reflecting light. The layer for reducing contact resistance may include a conductor including at least one of ITO, IZO, and SnO, and the layer for reflecting light may be a metal including at least one of Ag, Al, Au, Rh, and Pt. It is preferable to make.

또, 상기 제2 오믹층은 ITO, ZrB, ZnO, InO, SnO, In_x,(Ga_yAl_1-y)N 등의 광 투과성 도전 물질로 이루지는 것이 바람직하고, 상기 제2 도전형 접촉층과 상기 전극 사이에 형성되어 있는 버퍼층을 더 포함할 수 있고, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다. 상기 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 클래드층, 제2 도전형 접촉층은 In_x(Ga_yAl_1-y)N (조성비 x, y는 0<x<1, 0<y<1)으로 이루어져 있는 것이 바람직하고, 상기 절연막은 상기 발광층이 방출하는 빛의 파장의 1/4n 또는 3/4n(n은 절연막의 굴절률)에 해당하는 두께를 가지며, 상기 절연막은 SiNx, SiO₂ 및 BCB 중의 어느 하나 이상으로 이루어질 수 있다.In addition, the second ohmic layer is preferably made of a light transmissive conductive material such as ITO, ZrB, ZnO, InO, SnO, In _x , (Ga _y Al _1-y ) N, and the second conductive contact layer. And a buffer layer formed between the electrode, the first conductivity type may be p type, and the second conductivity type may be n type. The first conductivity type contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductivity type contact layer may be In _x (Ga _y Al _1-y ) N (composition ratio x, y is 0 <x <1, It is preferably made of 0 <y <1, wherein the insulating film has a thickness corresponding to 1 / 4n or 3 / 4n (n is the refractive index of the insulating film) of the wavelength of light emitted from the light emitting layer, the insulating film is SiNx , SiO ₂ and BCB.

또, 상기 전극은 오믹 금속으로 형성되어 있고, 망상 구조를 가질 수 있다.In addition, the electrode may be formed of an ohmic metal, and may have a network structure.

이러한 발광 다이오드는 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 도전형 반도체 및 제2 도전형 접촉층을 차례로 증착하는 단계, 상기 버퍼층, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층을 식각하여 개별 소자별로 분리하는 단계, 상기 버퍼층, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층의 측면을 덮는 절연막을 형성하는 단계, 상기 절연막 위에 상기 제2 도전형 접촉층과 전기적으로 연결되는 반사층을 형성하 는 단계, 상기 반사층을 도금 전극으로 이용하여 리셉터 금속층을 형성하는 단계, 상기 기초 기판을 제거하는 단계, 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계, 상기 리셉터 금속층을 절단하여 개별 칩으로 분리하는 단계를 포함하는 방법을 통하여 제조한다.The light emitting diode may be formed by sequentially depositing a buffer layer, a first conductivity type contact layer, a first cladding layer, a light emitting layer, a second conductivity type semiconductor, and a second conductivity type contact layer on a base substrate, and the buffer layer and the first conductivity type contact layer. Etching a layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductive contact layer to separate the respective devices, the buffer layer, the first conductive contact layer, and the first cladding layer. Forming an insulating layer covering side surfaces of the light emitting layer, the second clad layer, and the second conductive contact layer; forming a reflective layer electrically connected to the second conductive contact layer on the insulating layer; Forming a receptor metal layer using a reflective layer as a plating electrode, removing the base substrate, forming an electrode electrically connected to the first conductivity type contact layer, and Cutting the metal to the acceptor is prepared by a method including the step of separation into individual chips.

여기서, 상기 반사층을 도금 전극으로 이용하여 리셉터 금속층을 형성하는 단계 이전에 상기 반사층 위에 절연 물질을 도포하여 평탄화 절연체를 형성하는 단계를 더 포함할 수 있고, 상기 전극을 형성하는 단계 이전에 상기 버퍼층을 제거하는 단계를 더 포함할 수 있다. The method may further include forming a planarization insulator by applying an insulating material on the reflective layer before forming a receptor metal layer by using the reflective layer as a plating electrode, and forming the planarization insulator before forming the electrode. It may further comprise the step of removing.

또, 상기 절연막 위에 상기 제2 도전형 접촉층과 전기적으로 연결되는 반사층을 형성하는 단계 이전에 상기 제2 도전형 접촉층 위에 제1 오믹층을 형성하는 단계를 더 포함하고, 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계 이전에 상기 제1 도전형 접촉층과 상기 전극 사이에 놓이는 제2 오믹층을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming a first ohmic layer on the second conductive contact layer prior to forming a reflective layer electrically connected to the second conductive contact layer on the insulating layer. The method may further include forming a second ohmic layer between the first conductive type contact layer and the electrode before the forming of the electrode electrically connected to the contact layer.

상기 기초 기판을 제거하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO ₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O)중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 사용하여 진행할 수 있고, 상기 버퍼층을 제거하는 단계는 BCl₃, HBr, Cl₂, Ar 중의 적어도 하나를 포함하는 식각 가스를 사용하는 ICP/RIE(inductive coupled plasma/reactive ion etching) 또는 RIE(reactive ion etching) 같은 건식 식각에 의하여 이루어질 수 있다.In the step of removing the base substrate, hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), and aluene (Aluetch: 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O) can be carried out using a mixed solution of any one or a combination thereof as an etching solution, the step of removing the buffer layer is BCl ₃ , It may be performed by dry etching such as inductive coupled plasma / reactive ion etching (ICP / RIE) or reactive ion etching (RIE) using an etching gas including at least one of HBr, Cl ₂ , and Ar.

또는 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 도전형 반도체 및 제2 도전형 접촉층을 차례로 증착하는 단계, 상기 제2 도전형 접촉층 위에 지지 절연층을 형성하는 단계, 상기 지지 절연층 위에 상기 제2 도전형 접촉층과 적어도 일부가 접촉하는 제1 오믹층을 형성하는 단계, 상기 제1 오믹층을 도금 전극으로 이용하여 리셉터 금속층을 형성하는 단계, 상기 기초 기판을 제거하는 단계, 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계, 상기 버퍼층, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층을 식각하여 개별 소자별로 분리하는 단계, 상기 리셉터 금속층을 절단하여 개별 칩으로 분리하는 단계를 포함하는 방법을 통하여 제조한다.Or depositing a buffer layer, a first conductive type contact layer, a first cladding layer, a light emitting layer, a second conductive type semiconductor, and a second conductive type contact layer on a base substrate, and a supporting insulating layer on the second conductive type contact layer. Forming a first ohmic layer at least partially in contact with the second conductive contact layer on the support insulating layer; forming a receptor metal layer using the first ohmic layer as a plating electrode; Removing the base substrate, forming an electrode electrically connected to the first conductivity type contact layer, the buffer layer, the first conductivity type contact layer, the first clad layer, the light emitting layer, and the second clad layer And etching the second conductive contact layer to separate the individual conductive elements, and cutting the receptor metal layer into the individual chips.

이 때, 상기 전극을 형성하는 단계 이전에 상기 버퍼층을 제거하는 단계를 더 포함할 수 있고, 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계 이전에 상기 제1 도전형 접촉층과 상기 전극 사이에 놓이는 제2 오믹층을 형성하는 단계를 더 포함할 수 있다.In this case, the method may further include removing the buffer layer before forming the electrode, and before forming the electrode electrically connected to the first conductive contact layer. And forming a second ohmic layer between the electrode and the electrode.

또, 상기 기초 기판을 제거하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O)중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 사용하여 상기 기초 기판을 식각할 수 있고, 상기 버퍼층을 제거하는 단 계는 BCl₃, HBr, Cl₂, Ar 중의 적어도 하나를 포함하는 식각 가스를 사용하는 ICP/RIE 또는 RIE 같은 건식 식각에 의하여 이루어질 수 있다. In the step of removing the base substrate, hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), and alu The base substrate may be etched by using a mixed solution of any one or a combination thereof as an etching solution (Aluetch: 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O), and the buffer layer may be etched. The step of removing may be accomplished by dry etching such as ICP / RIE or RIE using an etching gas comprising at least one of BCl ₃ , HBr, Cl ₂ , Ar.

상기 버퍼층, 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 클래드층, 제2 도전형 접촉층은 In_x(Ga_yAl_1-y)N (조성비 x, y는 0<x<1, 0<y<1)으로 형성하는 것이 바람직하다.The buffer layer, the first conductivity type contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductivity type contact layer may be In _x (Ga _y Al _1-y ) N (composition ratio x, y is 0 <x < It is preferable to form 1, 0 <y <1).

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이하 첨부된 도면을 참조하여 본 발명에 따른 수직형 전극 구조를 가지는 발광 다이오드의 바람직한 실시예를 상세하게 설명하면 다음과 같다. Hereinafter, exemplary embodiments of a light emitting diode having a vertical electrode structure according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.1 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a first embodiment of the present invention.

리셉터 금속층(12)에 홈이 형성되어 있고, 리셉터 금속층(12)의 홈 내부 표면에 반사층(10b)이 형성되어 있다. 따라서 반사층(10b)도 홈과 같은 프로파일(profile)을 가진다. 여기서 리셉터 금속층(12)은 발광 다이오드의 한쪽 전극 역할을 하며 금 또는 금과 니켈의 합금 등으로 이루어져 있다. 반사층(10b) 은 발광되는 빛이 불필요한 부분으로 방출되어 손실되는 것을 막고, 리셉터 금속층(12)을 형성할 때 도금 전극으로 사용하기 위한 것으로 Ni/Cu, Ti/Cu, Ni/Au, Pt/Au, Ti/Ni/Au, Rh/Au, Pd/Au 중의 어느 하나 또는 빛을 잘 반사하는 Rh, Pd, Al, Pt 등의 금속 중 어느 하나 이상을 포함하는 단일 금속 또는 합금으로 이루어져 있다. 또한 반사층(10b)은 복수층으로 형성할 수도 있다.A groove is formed in the receptor metal layer 12, and a reflective layer 10b is formed on the inner surface of the groove of the receptor metal layer 12. As shown in FIG. Accordingly, the reflective layer 10b also has a profile like a groove. Here, the receptor metal layer 12 serves as one electrode of the light emitting diode and is made of gold or an alloy of gold and nickel. The reflective layer 10b prevents light emitted from being emitted to unnecessary portions and is lost, and is used as a plating electrode when forming the receptor metal layer 12. Ni / Cu, Ti / Cu, Ni / Au, Pt / Au , Ti / Ni / Au, Rh / Au, Pd / Au, or a single metal or alloy containing any one or more of metals such as Rh, Pd, Al, and Pt that reflect light well. In addition, the reflective layer 10b may be formed in multiple layers.

반사층(10b)의 측벽 표면 위에는 SiN, SiO, BCB(Benzo Cyclo Butene), SOG(spin on glass) 등으로 이루어져 있는 절연막(10a)이 형성되어 있다. 절연막(10a)은 반사층(10b)과 후술하는 에피층(1, 2, 3, 4, 5, 6)을 절연하기 위한 것이고, 절연막(10a)에 의한 빛 흡수를 최소화하기 위하여 그 두께는 발광되는 빛의 파장(λ)의 1/4n(여기서 n은 절연막이 굴절률) 두께로 형성하는 것이 바람직하고, 누설 전류가 발생하지 않도록 하기 위하여 1000Å 이상의 두께로 형성하는 것이 바람직하다.On the sidewall surface of the reflective layer 10b, an insulating film 10a made of SiN, SiO, Benzo Cyclo Butene (BCB), spin on glass (SOG), or the like is formed. The insulating film 10a is for insulating the reflective layer 10b and the epitaxial layers 1, 2, 3, 4, 5, 6, which will be described later. The thickness of the insulating film 10a is reduced to minimize light absorption by the insulating film 10a. It is preferable to form a thickness of 1 / 4n (where n is the refractive index of the insulating film) of the wavelength λ of light, and to form a thickness of 1000 mA or more in order to prevent leakage current.

반사층(10b)의 바닥면 위에는 아래부터 차례로 하부 오믹층(8), p형 접촉층(6), p형 반도체층(5), 발광층(4), n형 반도체층(3), n형 접촉층 및 버퍼층(1)이 형성되어 있다. On the bottom surface of the reflective layer 10b, the lower ohmic layer 8, the p-type contact layer 6, the p-type semiconductor layer 5, the light emitting layer 4, the n-type semiconductor layer 3, and the n-type contact from the bottom in order. The layer and the buffer layer 1 are formed.

이 때, 하부 오믹층(8)은 p형 접촉층(6)과 반사층(10b)의 접촉 저항을 감소시키기 위한 것으로 p형 접촉층(6)의 재료에 따라 접촉 저항 감소에 적절한 물질로 형성한다. 예를 들어, 니켈(Ni), 금(Au), 티타늄(Ti), 로듐(Rh), 파라듐(Pd), 알루미늄(Al), 크롬(Cr), 백금(Pt), 탄탈륨(Ta) 등의 단일 금속 또는 합급으로 이루어져 있다. 하부 오믹층(8)은 빛을 반사하는 기능도 가지는 것이 바람직하므로 접 촉 저항 감소와 함께 빛 반사 특성을 겸하는 물질로 형성하는 것이 바람직하나 이것이 여의치 않을 때는 접촉 저항 감소를 위한 층과 빛 반사를 위한 층을 이중으로 증착하여 하부 오믹층(8)을 형성할 수도 있다. 이 경우에는 접촉 저항 감소를 위한 층은 투명 도전 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 및 SnO(Tin oxide) 등의 투과성 도전체로 형성하고, 빛 반사를 위한 층은 은(Ag), 알루미늄(Al), 금(Au), 로듐(Rh) 및 백금(Pt) 등으로 형성할 수 있다. 이와 같이, 하부 오믹층(8)이 접촉 저항 감소를 위한 층과 빛 반사를 위한 층을 포함하도록 형성하는 경우에는 이들 두 층 사이에 확산을 방지하기 위한 배리어 금속층을 더 형성할 수도 있다. 또, 접촉 저항 감소를 위한 층은 두께를 가능한 한 얇게 형성하여 빛이 이 층에 흡수되는 것을 최소화하는 것이 바람직하다.At this time, the lower ohmic layer 8 is to reduce the contact resistance between the p-type contact layer 6 and the reflective layer 10b and is formed of a material suitable for reducing the contact resistance depending on the material of the p-type contact layer 6. . For example, nickel (Ni), gold (Au), titanium (Ti), rhodium (Rh), palladium (Pd), aluminum (Al), chromium (Cr), platinum (Pt), tantalum (Ta), etc. Consists of a single metal or alloy. Since the lower ohmic layer 8 preferably also has a function of reflecting light, it is preferable to form a material that combines light reflection characteristics with a decrease in contact resistance, but when this is not possible, a layer for reducing contact resistance and light reflection is required. The layer may be deposited in duplicate to form the lower ohmic layer 8. In this case, the layer for reducing contact resistance is formed of a transparent conductor such as indium tin oxide (ITO), indium zinc oxide (IZO), and tin oxide (SnO), and the layer for reflecting light is silver (Ag). ), Aluminum (Al), gold (Au), rhodium (Rh), platinum (Pt) and the like. As such, when the lower ohmic layer 8 is formed to include a layer for reducing contact resistance and a layer for reflecting light, a barrier metal layer may be further formed between the two layers to prevent diffusion. In addition, it is desirable that the layer for reducing the contact resistance be as thin as possible to minimize the absorption of light into this layer.

한편, 하부 오믹층(8)은 투명 도전 물질 단일층으로 형성할 수도 있다.The lower ohmic layer 8 may be formed of a single transparent conductive material layer.

p형 반도체층(5), 발광층(4), n형 반도체층(3)은 활성층으로서 이들 층을 적층하는 기초 기판의 종류에 따라 그 물질이 달라진다. The material of the p-type semiconductor layer 5, the light emitting layer 4, and the n-type semiconductor layer 3 varies depending on the type of the base substrate on which these layers are stacked as the active layer.

기초 기판으로 갈륨비소(GaAs) 기판을 사용하는 경우에는 활성층은 AlGaAs, AlGaInP, InGaP 등으로 형성하고, 사파이어 기판을 기초 기판으로 사용하는 경우에는 활성층은 GaN 계 물질인 InGaN, AlGaN, AlGaInN 등으로 형성한다.In the case of using a gallium arsenide (GaAs) substrate as the base substrate, the active layer is formed of AlGaAs, AlGaInP, InGaP, etc., and in the case of using a sapphire substrate as the base substrate, the active layer is formed of InGaN, AlGaN, AlGaInN, etc. do.

사파이어 기판을 성장 기초기판으로 사용하는 경우에는 버퍼층(1), n형 접촉층(2), n형 클래드층(3), 발광층(4), p형 클래드층(5), p형 접촉층(6)은 In_x(Ga_yAl _1-y)N 질화물계 반도체로 이루어지며, 여기서 x, y조성비는 x≥0, y≥0이다. x, y조 성비를 조절함으로서 발광파장을 680nm 내지 180nm까지 조절 할 수 있지만, 사파이어와의 격자정수와 반도체 막질을 고려하여 조성비를 결정해야 한다. 즉 x, y조성비를 너무 높이거나 낮추면 반도체 박막의 결정성이 저하되어 전기적, 광학적 특성을 저하시킨다. When the sapphire substrate is used as a growth base substrate, the buffer layer 1, the n-type contact layer 2, the n-type cladding layer 3, the light emitting layer 4, the p-type cladding layer 5, and the p-type contact layer ( 6) is made of an In _x (Ga _y Al _1-y ) N nitride semiconductor, where x and y composition ratios are x ≧ 0 and y ≧ 0. The emission wavelength can be adjusted from 680 nm to 180 nm by adjusting the x and y composition ratios, but the composition ratio should be determined in consideration of the lattice constant with sapphire and the semiconductor film quality. In other words, if the x and y composition ratio are too high or too low, the crystallinity of the semiconductor thin film is lowered, thereby lowering the electrical and optical properties.

p형 접촉층(6)의 아래에는 접촉 저항을 낮추기 위하여 GaAs 또는 GaN, AlGaN, AlGaInP, GaP, InGaP 등으로 도전성 접촉층을 질화물계 반도체 박막 위에 더 성장시킬 수도 있다.Under the p-type contact layer 6, a conductive contact layer may be further grown on the nitride-based semiconductor thin film using GaAs or GaN, AlGaN, AlGaInP, GaP, InGaP or the like to lower the contact resistance.

여기서, p형 접촉층(6), p형 반도체층(5), n형 반도체층(3) 및 n형 접촉층(2)은 기초 기판의 도전형에 따라 그 도전형이 서로 뒤바뀔 수 있다. 즉, 기초 기판으로 사파이어나 n형 반도체 기판을 사용하는 경우에는 본 실시예에서와 같이 n형 접촉층(2), n형 반도체층(3), p형 반도체층(5), p형 접촉층(6)을 형성하나, p형 반도체 기판을 기초 기판으로 사용하는 경우에는 p형 반도체층(3), n형 반도체층(5), n형 접촉층(6)으로 형성한다. 이는 기초 기판과 인접하는 반도체층이 같은 극성을 가지는 것이 다이오드를 제작하는데 용이하기 때문이다.Here, the p-type contact layer 6, the p-type semiconductor layer 5, the n-type semiconductor layer 3 and the n-type contact layer 2 may be inverted in conductivity depending on the conductivity type of the base substrate. That is, when using sapphire or n-type semiconductor substrate as the base substrate, the n-type contact layer 2, the n-type semiconductor layer 3, the p-type semiconductor layer 5, the p-type contact layer as in this embodiment (6) is formed, but when the p-type semiconductor substrate is used as the base substrate, the p-type semiconductor layer 3, the n-type semiconductor layer 5, and the n-type contact layer 6 are formed. This is because it is easy to manufacture a diode that the semiconductor layer adjacent to the base substrate has the same polarity.

발광층(4)은 내부양자효율을 높이기 위하여 우물층과 장벽층을 포함하는 양자우물구조를 가지며 양자우물 구조를 하나 이상 형성할 수 있다. 이러한 양자 우물 구조의 수는 내부양자효율을 증가시키는 요인이 되지만 너무 많이 형성하면 소자의 동작 전압이 증가하기 때문에 최적화하는 것이 좋다. 470nm 부근의 청색 질화물계 반도체 발광 다이오드에서는 양자우물은 InGaN, 장벽층은 GaN으로 구성된다.The light emitting layer 4 may have a quantum well structure including a well layer and a barrier layer to increase the internal quantum efficiency, and may form one or more quantum well structures. Although the number of such quantum well structures increases the internal quantum efficiency, it is better to optimize because forming too much increases the operating voltage of the device. In a blue nitride semiconductor light emitting diode near 470 nm, the quantum well is composed of InGaN and the barrier layer is composed of GaN.

버퍼층(1)의 위에는 상부 오믹층(14)과 상부 전극(13)이 형성되어 있다.The upper ohmic layer 14 and the upper electrode 13 are formed on the buffer layer 1.

여기서, 버퍼층(1)은 저항이 큰 경우가 많으므로 버퍼층(1)에 접촉구멍을 뚫고 이를 통하여 상부 오믹층(14)이 n형 접촉층(2)과 직접 접촉하도록 할 수도 있다. In this case, since the buffer layer 1 has a large resistance, the upper ohmic layer 14 may be in direct contact with the n-type contact layer 2 through the contact hole in the buffer layer 1.

이와 같이, 본 발명에 따른 발광 다이오드는 리셉터 층(12)과 상부 전극(13)이 수직적으로 배치되는 수직형 전극 구조를 가진다. As such, the light emitting diode according to the present invention has a vertical electrode structure in which the receptor layer 12 and the upper electrode 13 are vertically disposed.

도 2는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.2 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a second embodiment of the present invention.

제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드는 제1 실시예에서 버퍼층(1)을 제거하고 n형 접촉층(2) 위에 바로 상부 오믹층(14)과 상부 전극(13)을 형성한 구조이다. 이는 버퍼층(1)이 발광되는 빛을 흡수하는 경우에 이를 방지하기 위하여 버퍼층(1)을 제거하는 것이다.The light emitting diode having the vertical electrode structure according to the second embodiment removes the buffer layer 1 and forms the upper ohmic layer 14 and the upper electrode 13 directly on the n-type contact layer 2 in the first embodiment. It is a structure. This is to remove the buffer layer 1 in order to prevent it when the buffer layer 1 absorbs the emitted light.

발광 다이오드의 발광 파장이 365nm 근처에 있는 경우는 질화물 반도체의 버퍼층(1)을 전부 제거하여 n형 접촉층(2) 위에 바로 상부 오믹층(14)이 형성된다. 일반적으로 n, p형 접촉층(2, 6) 및 클래드층(3, 5)은 발광층(4)보다 큰 에너지 밴드갭을 갖기 때문에 발광층(4)이 생성한 빛을 흡수하지 않는다. 예를 들어, 청색 또는 녹색 발광 다이오드의 경우 n, p형 접촉층(2, 6)과 n, p형 클래드층(3, 5)으로 GaN을 성장하지만 GaN층에서는 365nm 대역의 청색 또는 560nm 대역의 녹색파장 빛이 흡수되지 않는다. 따라서 이 경우에는 GaN 버퍼층(1) 일부만 제거하여 상부 오믹층(14)을 형성할 수 있다. 그러나, 발광층(4)의 에너지 밴드갭이 GaN의 에너 지 밴드갭(Eg=6.16eV)보다 큰 경우는 GaN 버퍼층(1)이 발광층(4)이 생성한 빛을 흡수하므로 GaN 버퍼층(1)을 전부 제거하고 상부 오믹층(14)을 형성하는 것이 바람직하며, 고 휘도 자외선 발광 다이오드를 제작하는데 유리하다. 여기서 자외선 영역의 질화물계 반도체 발광 다이오드의 양자 우물은 GaN, 장벽층은 AlGaN으로 구성될 수 있다.When the light emission wavelength of the light emitting diode is around 365 nm, the upper ohmic layer 14 is formed directly on the n-type contact layer 2 by removing all of the buffer layer 1 of the nitride semiconductor. In general, the n, p-type contact layers 2 and 6 and the cladding layers 3 and 5 do not absorb light generated by the light emitting layer 4 because they have a larger energy band gap than the light emitting layer 4. For example, in the case of a blue or green light emitting diode, GaN is grown by the n, p-type contact layers (2, 6) and the n, p-type cladding layers (3, 5), but in the GaN layer in the blue or 560 nm band of 365 nm band. Green wavelength Light is not absorbed. Therefore, in this case, only part of the GaN buffer layer 1 may be removed to form the upper ohmic layer 14. However, if the energy bandgap of the light emitting layer 4 is larger than the energy bandgap (Eg = 6.16eV) of GaN, the GaN buffer layer 1 absorbs the light generated by the light emitting layer 4, so that the GaN buffer layer 1 It is desirable to remove all and form the upper ohmic layer 14, which is advantageous for fabricating a high luminance ultraviolet light emitting diode. The quantum well of the nitride semiconductor light emitting diode in the ultraviolet region may be formed of GaN and the barrier layer may be formed of AlGaN.

한편, 상부 전극(13)의 형태는 모양과 위치에 제한을 받지 않는다. 이를 도 3a 내지 도 3c를 참고로 하여 설명한다.On the other hand, the shape of the upper electrode 13 is not limited in shape and position. This will be described with reference to FIGS. 3A to 3C.

도 3a 내지 도 3c는 본 발명의 제3 내지 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 제1 전극과 오믹층의 배치도이다.3A to 3C are layout views of a first electrode and an ohmic layer of a light emitting diode having a vertical electrode structure according to third to fifth embodiments of the present invention.

도 3a에 나타낸 바와 같이, 상부 오믹층(14)을 광 투과성 도전체로 넓게 형성하고 그 위에 원형으로 상부 전극(13)을 형성할 수도 있고, 도 3b에 나타낸 바와 같이, 전류 확산이 용이하도록 상부 전극(13)을 십자형 모양으로 형성할 수도 있다. 이 때 역시 광 투과성 도전체를 n형 접촉층(2) 전면에 덮어 상부 오믹층으로 사용할 수도 있으나 상부 오믹층을 생략하고 n형 접촉층(2)과의 접촉 저항이 낮은 도전체를 상부 전극(13)으로 사용할 수도 있다.As shown in FIG. 3A, the upper ohmic layer 14 may be formed of a light-transmitting conductor in a wide manner, and the upper electrode 13 may be formed in a circular shape thereon, and as shown in FIG. 3B, the upper electrode may facilitate current spreading. (13) may be formed in a cross shape. At this time, the light-transmitting conductor may be used as the upper ohmic layer by covering the entire surface of the n-type contact layer 2, but the upper ohmic layer may be omitted, and a conductor having a low contact resistance with the n-type contact layer 2 may be used as the upper electrode. 13) can also be used.

한편, 상부 오믹층(14)과 상부 전극(13)을 요철을 갖도록 형성하여 발광되는 빛을 발광다이오드의 법선 방향으로 집중하도록 할 수 있다. 여기서, 요부와 철부의 단위 길이는 발광 다이오드가 내는 빛의 파장의 1/4n(n은 매질의 굴절률, 따라서 철부의 경우 요철 매질의 굴절률이고, 요부의 경우 공기의 굴절률이다.) 정도가 되도록 하여 광 결정(photonic crystal) 특성을 가지도록 하는 것이 바람직하다.Meanwhile, the upper ohmic layer 14 and the upper electrode 13 may be formed to have irregularities so that the emitted light may be concentrated in the normal direction of the light emitting diode. Here, the unit length of the recessed portion and the convex portion is about 1 / 4n of the wavelength of light emitted by the light emitting diode (n is the refractive index of the medium, and hence, the refractive index of the concave-convex medium in the case of the convex portion, and the refractive index of air in the case of the recessed portion). It is desirable to have photonic crystal properties.

또한, 상부 전극(13)의 형태는 광 추출 효율을 높이기 위하여, 도 3c와 같이, 망(mesh)상으로 형성할 수 있다. 망상 구조의 간격은 다양하게 변형시킬 수 있으며 전류 확산에 문제가 없는 한 질화물 반도체의 노출면적을 크게 하는 것이 광 추출효율을 높이기 위해서 유리하다. 상부 전극(13)을 망상으로 형성하는 경우에는 와이어 본딩을 위하여 전극 패드(16)를 상부 전극(13) 위에 형성한다.In addition, the shape of the upper electrode 13 may be formed in a mesh shape as shown in FIG. 3C in order to increase light extraction efficiency. The distance between the network structures can be variously modified, and it is advantageous to increase the light extraction efficiency of the nitride semiconductor as long as there is no problem in current diffusion. In the case of forming the upper electrode 13 in a reticular form, the electrode pad 16 is formed on the upper electrode 13 for wire bonding.

그러면 이러한 구조의 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 방법에 대하여 도면을 참고로 하여 설명한다.Next, a method of manufacturing a light emitting diode having a vertical electrode structure having such a structure will be described with reference to the drawings.

도 4a 내지 도 4g는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.4A to 4G are cross-sectional views of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to the first embodiment of the present invention.

먼저, 도 4a에 나타낸 바와 같이, n형 실리콘(Si), n형 갈륨비소(GaAs) 또는 사파이어로 이루어진 기초 기판(20) 위에 금속유기화학증착법(MOCVD), 액상에피텍셜법(LPE), 분자빔에피텍셜법(MBE) 등을 사용하여 버퍼층(1), n형 접촉층(2) n형 반도체층(3), 발광층(4), p형 반도체층(5) 및 p형 접촉층(6)을 차례로 증착한다. 기초 기판(20)으로는 n형 실리콘(Si) 또는 n형 갈륨비소(GaAs) 등도 사용될 수 있으나 본 실시예에서는 사파이어 기판을 예로 들어 설명한다. 버퍼층(1), n형 접촉층(2) n형 반도체층(3), 발광층(4), p형 반도체층(5) 및 p형 접촉층(6)을 포함하는 에피 구조는 In_x(Al_yGa_1-y)N으로 이루어져 있다. 여기서 x와 y는 0이상의 값을 가진다. n형 접촉층(2)은 접촉 저항을 낮추기 위하여 규소 불순물이 10¹⁸ 이상의 농도로 도핑되어 있고, p형 접촉층(6)은 Mg 불순물이 10¹⁸ 이상의 농도로 도핑되어 있 다.First, as shown in FIG. 4A, metal organic chemical vapor deposition (MOCVD), liquid epitaxial (LPE), and molecules on a base substrate 20 made of n-type silicon (Si), n-type gallium arsenide (GaAs), or sapphire. Buffer layer 1, n-type contact layer 2, n-type semiconductor layer 3, light emitting layer 4, p-type semiconductor layer 5 and p-type contact layer 6 using beam epitaxial method (MBE) or the like. ) In order. As the base substrate 20, n-type silicon (Si) or n-type gallium arsenide (GaAs) may be used, but the present embodiment will be described using a sapphire substrate as an example. The epi structure including the buffer layer 1, the n-type contact layer 2, the n-type semiconductor layer 3, the light emitting layer 4, the p-type semiconductor layer 5 and the p-type contact layer 6 is In _x (Al. _y Ga _1-y ) N. Where x and y have a value greater than or equal to zero. The n-type contact layer 2 is doped with a silicon impurity of 10 ¹⁸ or more in order to lower the contact resistance, and the p-type contact layer 6 is doped with a Mg impurity of 10 ¹⁸ or more.

다음, 도 4b에 나타낸 바와 같이, p형 접촉층(6) 위에 투과성 전극 또는 투명 도전 물질로 이루어진 단일층 또는 투명 도전 물질층과 빛 반사 특성이 좋은 금속층의 이중층을 증착하고 사진 식각하여 하부 오믹층(8)을 형성한다. 하부 오믹층(8)을 형성한 후에는 산소 또는 질소를 포함하는 분위기의 퍼니스(furnace)에서 300℃ 내지 700℃ 사이의 온도(바람직하게는 500℃ 내지 700℃)로 열처리하여 p형 접촉층(6)과 하부 오믹층(8)의 사이에 오믹 접촉을 형성함으로써 반도체층과 금속층 사이의 접촉 저항을 낮춰준다. Next, as shown in FIG. 4B, a single layer made of a transparent electrode or a transparent conductive material or a double layer of a transparent conductive material layer and a metal layer having good light reflection characteristics is deposited on the p-type contact layer 6, and photo-etched to form a lower ohmic layer. (8) is formed. After the lower ohmic layer 8 is formed, the p-type contact layer is heat-treated at a temperature of 300 ° C to 700 ° C (preferably 500 ° C to 700 ° C) in a furnace of an atmosphere containing oxygen or nitrogen. By forming an ohmic contact between 6) and the lower ohmic layer 8, the contact resistance between the semiconductor layer and the metal layer is lowered.

다음, 도 4c에 나타낸 바와 같이, 버퍼층(1), n형 접촉층(2), n형 반도체층(3), 발광층(4), p형 반도체층(5) 및 p형 접촉층(6)을 ICP/RIE 또는 RIE 건식 식각 방법으로 메사 식각하여 개별 소자별로 분리한다. 건식 식각 방법으로 질화물 반도체를 식각하는 경우의 반응 가스는 BCl₃, HBr, Cl₂, Ar을 어느 하나 이상 포함하는 것이 바람직하다. 일반적인 사진 식각 공정을 통하여 에피층(1, 2, 3, 4, 5, 6) 전체를 식각하는데 식각된 단면(9)이 도 4c에 나타낸 바와 같이 비스듬한 경사(각 에피층 표면에 대하여 90도 미만의 각을 이룬다.)를 가지도록 식각한다. 이는 후속 공정으로 진행되는 반사층(10b) 증착시 지나치게 가파른 경사로 인하여 반사층(10b)이 전기저으로 끊어지는 것을 방지하고 발광되는 빛이 반사층(10b)에 의하여 반사되어 광 방출면 방향으로 향할 수 있도록 하기 위함이다.Next, as shown in Fig. 4C, the buffer layer 1, the n-type contact layer 2, the n-type semiconductor layer 3, the light emitting layer 4, the p-type semiconductor layer 5 and the p-type contact layer 6 Is mesa-etched by ICP / RIE or RIE dry etching to separate each device. In the case where the nitride semiconductor is etched by the dry etching method, the reaction gas preferably contains at least one of BCl ₃ , HBr, Cl ₂ , and Ar. The etched cross section 9 is etched at an oblique angle (less than 90 degrees with respect to the surface of each epi layer) as shown in FIG. 4C to etch the entire epi layer 1, 2, 3, 4, 5, 6 through a general photolithography process. To form an angle of). This prevents the reflective layer 10b from being cut off due to an excessively steep slope during the deposition of the reflective layer 10b which is performed in a subsequent process, and allows the emitted light to be reflected by the reflective layer 10b and directed toward the light emitting surface. For sake.

다음, 도 4d에 나타낸 바와 같이, SiNx, SiO₂, BCB, SOG 등의 절연 물질을 증착하고 사진 식각하여 에피층(1, 2, 3, 4, 5, 6) 및 하부 오믹층(8)의 측면을 덮는 절연막(10a)을 형성하고, 절연막(10a) 위에 Ti, Ni, Pt, Au, Al, Ag 등의 금속을 증착하고 사진 식각하여 오믹층(8)과 절연막(10a)을 덮는 반사층(10b)을 형성한다. Next, as shown in FIG. 4D, insulating materials such as SiNx, SiO ₂ , BCB, SOG, and the like are deposited and photo-etched to form epitaxial layers 1, 2, 3, 4, 5, 6, and lower ohmic layers 8. A reflective layer covering the ohmic layer 8 and the insulating film 10a is formed by forming an insulating film 10a covering the side surface, depositing a metal such as Ti, Ni, Pt, Au, Al, Ag, etc. on the insulating film 10a and etching the photo. 10b).

다음, 도 4e에 나타낸 바와 같이, 반사층(10b)을 씨드메탈(seed metal)이자 도금 전극으로 이용하여 금 또는 금과 니켈의 합금을 도금함으로써 리셉터 금속층(12)을 형성하는데, 그 두께는 5um에서 100um으로 하는 것이 바람직하다. 리셉터 금속층(12)은 연질의 금속보다는 경질의 금속으로 형성하는 것이 바람직하고, 리셉터금속층(12)의 응력을 완화시키기 위하여 몇 종류의 금속을 조합하여 복수의 층으로 형성할 수도 있다.Next, as shown in FIG. 4E, the receptor metal layer 12 is formed by plating gold or an alloy of gold and nickel using the reflective layer 10b as a seed metal and a plating electrode, and the thickness thereof is 5 μm. It is preferable to set it as 100 micrometers. The receptor metal layer 12 is preferably formed of a hard metal rather than a soft metal, and may be formed of a plurality of layers by combining several kinds of metals in order to relieve stress of the receptor metal layer 12.

이어서, 도 4f에 나타낸 바와 같이, 기초 기판(20)을 제거한다. 기초 기판(20)이 실리콘, 갈륨 비소로 이루어진 경우에는 이면 연마 및 습식 식각을 통하여 제거할 수 있고, 사파이어로 이루어진 경우에는 이면 연마, 건식 식각 및 습식 식각을 조합하여 사용하는 방법을 통하여 제거할 수 있다. 사파이어 기초 기판(20)을 이면 연마, 건식 식각 및 습식 식각을 조합하여 사용하는 방법을 통하여 제거하게 되면 생산성을 획기적으로 향상시킬 수 있는데, 이에 대하여는 후술한다.Next, as shown in FIG. 4F, the base substrate 20 is removed. When the base substrate 20 is made of silicon and gallium arsenide, it can be removed by backside polishing and wet etching, and in the case of sapphire, it can be removed through a combination of backside polishing, dry etching and wet etching. have. When the sapphire base substrate 20 is removed through a method using a combination of back grinding, dry etching, and wet etching, productivity may be significantly improved, which will be described later.

다음, 도 4g에 나타낸 바와 같이, 기초 기판(20)이 제거됨으로써 노출된 버퍼층(1) 위에 ITO, InSnO, Ti/Ni/Au와 같은 투명 도전체 또는 오믹 접촉을 형성할 수 있는 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au 중의 어느 하나 또는 이들 금속의 합금 등을 증착하여 리프트 오프하고 질소 또는 산소가 포함된 분위기의 300℃ 내지 700℃에서 열처리하여 상부 오믹층(14)을 형성하고 그 위에 상부 전극(13)을 형성한다.Next, as shown in FIG. 4G, the base substrate 20 is removed to form a transparent conductor such as ITO, InSnO, Ti / Ni / Au, or an ohmic contact on the exposed buffer layer 1. The upper ohmic layer 14 is formed by depositing any one of Rd, Pt, Ta, Ni, Cr, Au, an alloy of these metals, and the like to lift off and heat-treating at 300 ° C to 700 ° C in an atmosphere containing nitrogen or oxygen. And the upper electrode 13 is formed thereon.

마지막으로, 리셉터 금속층(12)을 다이싱(Dicing, Sawing)하여 개별 칩으로 분리하면 도 2에 나타낸 바와 같은 발광 다이오드가 완성된다.Finally, when the receptor metal layer 12 is diced and separated into individual chips, a light emitting diode as shown in FIG. 2 is completed.

이상과 같이, 발광 다이오드의 제조 공정이 매우 단순화된다.As described above, the manufacturing process of the light emitting diode is greatly simplified.

도 5는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.5 is a cross-sectional view of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a second embodiment of the present invention.

제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법은 도 4a 내지 도 4f까지는 제1 실시예와 동일한 과정을 거치고, 그 다음 단계로, 도 5에 나타낸 바와 같이, 버퍼층(1)을 제거하고 n형 접촉층(2) 위에 상부 오믹층(14)과 상부 전극(13)을 형성한다.In the method of manufacturing the light emitting diode having the vertical electrode structure according to the second embodiment, the same process as in the first embodiment is performed until FIGS. 4A to 4F, and as a next step, as shown in FIG. 5, the buffer layer 1 The upper ohmic layer 14 and the upper electrode 13 are formed on the n-type contact layer 2.

도 6은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.6 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a fifth embodiment of the present invention.

본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드는 리셉터 금속층(12) 위에 폴리머로 이루어진 평탄화 절연체(11)가 형성되어 있고, 평탄화 절연체(11)가 홈을 형성하고 있다. 기타 홈 내부에 형성되어 있는 반사층(10b), 절연막(10a), 에피층(1, 2, 3, 4, 5, 6), 오믹층(8) 및 오믹 전극(13)은 제1 실시예와 동일하다.In the light emitting diode having the vertical electrode structure according to the fifth embodiment of the present invention, a planarization insulator 11 made of polymer is formed on the receptor metal layer 12, and the planarization insulator 11 forms a groove. The reflective layer 10b, the insulating film 10a, the epi layer 1, 2, 3, 4, 5, 6, the ohmic layer 8 and the ohmic electrode 13 formed in the other grooves are different from those of the first embodiment. same.

이러한 구조는 에피층(1, 2, 3, 4, 5, 6)을 메사 식각한 후 리셉터 금속층(12)을 형성하기 이전에 폴리머를 도포하여 에피층(1, 2, 3, 4, 5, 6) 사이에 평탄화 절연체(11)를 채움으로써 리셉터 금속층(12)이 형성될 면을 평탄화한 것에 기인하여 나타난다. 이에 대하여는 후술한다.Such a structure may be formed by mesa etching the epi layers 1, 2, 3, 4, 5, 6, and then applying a polymer before forming the receptor metal layer 12. It appears due to the planarization of the surface on which the receptor metal layer 12 is to be formed by filling the planarization insulator 11 between 6). This will be described later.

도 7은 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.7 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a seventh embodiment of the present invention.

제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드는 제6 실시예에서 버퍼층(1)을 제거하고 n형 접촉층(2) 위에 바로 상부 오믹층(14)과 상부 전극(13)을 형성한 구조이다. 이는 버퍼층(1)이 발광되는 빛을 흡수하는 경우에 이를 방지하기 위하여 질화물계 반도체 버퍼층(1)을 제거하는 것이다.The light emitting diode having the vertical electrode structure according to the seventh embodiment removes the buffer layer 1 and forms the upper ohmic layer 14 and the upper electrode 13 directly on the n-type contact layer 2 in the sixth embodiment. It is a structure. This is to remove the nitride-based semiconductor buffer layer (1) to prevent the buffer layer (1) to absorb the light emitted.

그러면 이러한 구조의 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 방법에 대하여 도면을 참고로 하여 설명한다.Next, a method of manufacturing a light emitting diode having a vertical electrode structure having such a structure will be described with reference to the drawings.

도 8a 내지 도 8c는 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.8A to 8C are cross-sectional views of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a sixth embodiment of the present invention.

먼저, 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 방법 중 도 4a 내지 도 4d까지의 과정은 제6 실시예에도 그대로 적용된다.First, the processes of FIGS. 4A to 4D of the method of manufacturing the light emitting diode having the vertical electrode structure according to the first embodiment are applied to the sixth embodiment as it is.

다음, 도 8a에 나타낸 바와 같이, BCB(Benzo Cyclo Butene)같은 폴리머를 도포한 후, RIE같은 건식 식각 방법으로 폴리머를 식각하여 웨이퍼 표면을 평탄화하고, 반사층(10b)의 가장 윗면이 위로 노출되면 폴리머 식각을 멈춘다. 이어, 시료 표면 위에 전기 도금을 위한 Ti/Au, Ti/Au와 같은 씨드(seed metal)을 증착하여 Au, Cu, Ni같은 금속을 전기 도금하여 리셉터 금속층을(12)을 형성한다. 리셉터 금속층(12)은 연질의 금속보다는 경질의 금속으로 형성하는 것이 바람직하고, 몇 종류의 금속을 조합하여 형성할 수도 있다.Next, as shown in FIG. 8A, after applying a polymer such as BCB (Benzo Cyclo Butene), the polymer is etched by a dry etching method such as RIE to planarize the wafer surface, and when the top surface of the reflective layer 10b is exposed upward, Stops etching Subsequently, a seed metal such as Ti / Au and Ti / Au for electroplating is deposited on the sample surface to electroplate metals such as Au, Cu, and Ni to form a receptor metal layer 12. The receptor metal layer 12 is preferably formed of a hard metal rather than a soft metal, and may be formed by combining several kinds of metals.

이어서, 도 8b에 나타낸 바와 같이, 기초 기판(20)을 제거한다. 기초 기판(20)이 실리콘, 갈륨 비소로 이루어진 경우에는 이면 연마 및 습식 식각을 통하여 제거할 수 있고, 사파이어로 이루어진 경우에는 이면 연마, 건식 식각 및 습식 식각을 조합하여 사용하는 방법을 통하여 제거할 수 있다. 사파이어 기초 기판(20)을 이면 연마, 건식 식각 및 습식 식각을 조합하여 사용하는 방법을 통하여 제거하게 되면 생산성을 획기적으로 향상할 수 있는데, 이에 대하여는 후술한다.Subsequently, as shown in FIG. 8B, the base substrate 20 is removed. When the base substrate 20 is made of silicon and gallium arsenide, it can be removed by backside polishing and wet etching, and in the case of sapphire, it can be removed through a combination of backside polishing, dry etching and wet etching. have. If the sapphire base substrate 20 is removed through a method using a combination of back surface polishing, dry etching, and wet etching, productivity may be significantly improved, which will be described later.

다음, 도 8c에 나타낸 바와 같이, 기초 기판(20)이 제거됨으로써 노출된 버퍼층(1) 위에 상부 오믹층(14)과 상부 전극(13)을 형성한다.Next, as shown in FIG. 8C, the upper ohmic layer 14 and the upper electrode 13 are formed on the exposed buffer layer 1 by removing the base substrate 20.

마지막으로, 리셉터 금속층(12)과 평탄화 절연층을 다이싱(Dicing, Sawing)하여 개별 칩으로 분리하면 도 6에 나타낸 바와 같은 발광 다이오드가 완성된다.Finally, when the receptor metal layer 12 and the planarization insulating layer are diced and separated into individual chips, a light emitting diode as shown in FIG. 6 is completed.

도 9는 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.9 is a cross-sectional view of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a seventh embodiment of the present invention.

제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법은 도 4a 내지 도 4d 및 도 8a 내지 도 8c까지는 제6 실시예와 동일한 과정을 거치고, 그 다음 단계로, 도 9에 나타낸 바와 같이, 버퍼층(1)을 제거하고 n형 접촉층(2) 위에 상부 오믹층(14)과 상부 전극(13)을 형성한다.The method of manufacturing the light emitting diode having the vertical electrode structure according to the seventh embodiment is the same as that of the sixth embodiment in FIGS. 4A to 4D and 8A to 8C, and as a next step, as shown in FIG. 9. Similarly, the buffer layer 1 is removed and the upper ohmic layer 14 and the upper electrode 13 are formed on the n-type contact layer 2.

도 10은 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.10 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to an eighth embodiment of the present invention.

제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드는, 도 10에 나타낸 바와 같이, 리셉터 금속층(12) 위에 아래부터 하부 오믹층(8), 지지 절연층(7), p형 접촉층(6), p형 반도체층(5), 발광층(4), n형 반도체층(3), n형 접촉층(2) 및 버퍼층(1)이 차례로 적층되어 있다. As shown in FIG. 10, the light emitting diode having the vertical electrode structure according to the eighth embodiment has a lower ohmic layer 8, a support insulating layer 7, and a p-type contact layer on the receptor metal layer 12 from below. 6), p-type semiconductor layer 5, light emitting layer 4, n-type semiconductor layer 3, n-type contact layer 2 and buffer layer 1 are stacked in this order.

여기서 하부 오믹층(8)은 두께의 일부가 리셉터 금속층(12)에 묻혀 있고, 나머지 일부는 리셉터 금속층(12) 표면 위로 솟아 있다. 리셉터 금속층(12)과 리셉터 금속층(12)에 묻혀 있는 오믹층(8)의 일부분 위에는 SiNx, SiO₂ 등으로 이루어진 지지 절연층(7)이 리셉터 금속층(12) 표면 위로 솟아 있는 상부 오믹층(8)을 둘러싸는 형태로 형성되어 있다. p형 접촉층(6)은 오믹층(8)과 지지 절연층(7)의 위에 이들 두 층과 동시에 접하도록 형성되어 있다.The lower ohmic layer 8 here has a portion of its thickness buried in the receptor metal layer 12, and the other portion rises above the surface of the receptor metal layer 12. On top of the receptor metal layer 12 and the portion of the ohmic layer 8 buried in the receptor metal layer 12, a support insulating layer 7 made of SiNx, SiO _2, or the like, is formed on top of the receptor metal layer 12. ) Is formed in a shape surrounding. The p-type contact layer 6 is formed on the ohmic layer 8 and the support insulating layer 7 to be in contact with these two layers simultaneously.

지지 절연층(7)은 기초 기판(20)을 제거할 때 발생하는 응력으로 인하여 에피층(1, 2, 3, 4, 5, 6)이 받는 물리적 변화를 완화하기 위한 것으로 산화규소(SiO₂)나 질화규소(SiNx)로 형성한다.Supporting insulating layer 7 of silicon oxide as to mitigate the physical changes in the epi layer (1, 2, 3, 4, 5, 6) receive due to the stress generated when removing the base substrate (20), (SiO ₂ ) Or silicon nitride (SiNx).

기타의 에피층 구조(1, 2, 3, 4, 5, 6)나 상부 오믹층(14)과 상부 전극(13)은 앞서의 제1 내지 제8 실시예에서와 마찬가지이다.The other epi layer structures 1, 2, 3, 4, 5, 6, or the upper ohmic layer 14 and the upper electrode 13 are the same as in the above first to eighth embodiments.

도 11은 본 발명의 제9 실시예에 따른 수직형 전극 구조를 가지는 발광 다이 오드의 단면도이다.11 is a cross-sectional view of a light emitting diode having a vertical electrode structure according to a ninth embodiment of the present invention.

제9 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드는 제8 실시예에서 버퍼층(1)을 제거하고 n형 접촉층(2) 위에 바로 상부 오믹층(14)과 상부 전극(13)을 형성한 구조이다. 이는 버퍼층(1)이 발광 다이오드가 발광하는 빛을 흡수하는 경우에 이를 방지하기 위하여 버퍼층(1)을 제거하는 것이다.The light emitting diode having the vertical electrode structure according to the ninth embodiment removes the buffer layer 1 and forms the upper ohmic layer 14 and the upper electrode 13 directly on the n-type contact layer 2 in the eighth embodiment. It is a structure. This removes the buffer layer 1 to prevent the buffer layer 1 from absorbing light emitted from the light emitting diode.

그러면 이러한 구조의 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 방법에 대하여 도면을 참고로 하여 설명한다.Next, a method of manufacturing a light emitting diode having a vertical electrode structure having such a structure will be described with reference to the drawings.

도 12a 내지 도 12d는 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다.12A to 12D are cross-sectional views of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to an eighth embodiment of the present invention.

먼저, 도 12a에 나타낸 바와 같이, n형 실리콘(Si), n형 갈륨비소(GaAs) 또는 사파이어로 이루어진 기초 기판(20) 위에 금속유기화학증착법(MOCVD), 액상에피텍셜법(LPE), 분자빔에피텍셜법(MBE) 등을 사용하여 버퍼층(1), n형 접촉층(2), n형 반도체층(3), 발광층(4), p형 반도체층(5) 및 p형 접촉층(6)을 차례로 증착한다. 다음, p형 접촉층(6) 위에 SOG, 산화 규소막 또는 질화 규소막을 증착하고 사진 식각하여 지지 절연층(7)을 형성하고, 투명 도전 물질로 이루어진 단일층 또는 투명 도전 물질층과 빛 반사 특성이 좋은 금속층의 이중층을 증착하고 사진 식각하여 하부 오믹층(8)을 형성한다. 이 때, 지지 절연막(7)과 하부 오믹층(8)의 배치는 도 13에 나타낸 바와 같이, 지지 절연막(7)이 하부 오믹층(8)을 둘러싸는 형태로 이루어진다. 지지 절연막(7)과 하부 오믹층(8)의 배치는 다양하게 변형될 수 있다.First, as shown in FIG. 12A, metal organic chemical vapor deposition (MOCVD), liquid epitaxial (LPE), and molecules on a base substrate 20 made of n-type silicon (Si), n-type gallium arsenide (GaAs), or sapphire. Buffer layer 1, n-type contact layer 2, n-type semiconductor layer 3, light emitting layer 4, p-type semiconductor layer 5 and p-type contact layer 6) are deposited in sequence. Next, an SOG, a silicon oxide film or a silicon nitride film is deposited on the p-type contact layer 6 and photo-etched to form a supporting insulating layer 7, and a single layer or transparent conductive material layer made of a transparent conductive material and light reflection characteristics. A double layer of this good metal layer is deposited and photo etched to form the lower ohmic layer 8. At this time, the arrangement of the supporting insulating film 7 and the lower ohmic layer 8 is such that the supporting insulating film 7 surrounds the lower ohmic layer 8 as shown in FIG. 13. The arrangement of the support insulating layer 7 and the lower ohmic layer 8 may be variously modified.

다음, 도 12b에 나타낸 바와 같이, 하부 오믹층(8)을 도금 전극으로 이용하여 Au, Cu, Ni 또는 이들의 합금을 도금함으로써 리셉터 금속층(12)을 형성한다. 리셉터 금속층(12)은 연질의 금속보다는 경질의 금속으로 형성하는 것이 바람직하고, 몇 종류의 금속을 조합하여 형성할 수도 있다.Next, as shown in FIG. 12B, the receptor metal layer 12 is formed by plating Au, Cu, Ni, or an alloy thereof using the lower ohmic layer 8 as a plating electrode. The receptor metal layer 12 is preferably formed of a hard metal rather than a soft metal, and may be formed by combining several kinds of metals.

이어서, 도 12c에 나타낸 바와 같이, 기초 기판(20)을 제거한다. 기초 기판(20)이 실리콘, 갈륨 비소로 이루어진 경우에는 이면 연마 및 습식 식각을 통하여 제거할 수 있고, 사파이어로 이루어진 경우에는 이면 연마, 건식 식각 및 습식 식각을 조합하여 사용하는 방법을 통하여 제거할 수 있다. 사파이어 기초 기판(20)을 이면 연마, 건식 식각 및 습식 식각을 조합하여 사용하는 방법을 통하여 제거하게 되면 생산성을 획기적으로 향상할 수 있는데, 이에 대하여는 후술한다.Next, as shown in FIG. 12C, the base substrate 20 is removed. When the base substrate 20 is made of silicon and gallium arsenide, it can be removed by backside polishing and wet etching, and in the case of sapphire, it can be removed through a combination of backside polishing, dry etching and wet etching. have. If the sapphire base substrate 20 is removed through a method using a combination of back surface polishing, dry etching, and wet etching, productivity may be significantly improved, which will be described later.

다음, 도 12d에 나타낸 바와 같이, 에피층(1, 2, 3, 4, 5, 6)을 메사 식각하여 개별 소자별로 분리한다. 일반적인 사진 식각 공정을 통하여 에피층(1, 2, 3, 4, 5, 6) 전체를 식각하는데, 도 12d에 나타낸 바와 같이, 리셉터 금속층(12)에 가까워질수록 에피층(1, 2, 3, 4, 5, 6)의 폭이 좁아지도록 식각한다. Next, as shown in FIG. 12D, the epi layers 1, 2, 3, 4, 5, and 6 are mesa-etched to separate the individual elements. The entire epitaxial layers 1, 2, 3, 4, 5, and 6 are etched through a general photolithography process. As shown in FIG. 12D, the epitaxial layers 1, 2, and 3 are closer to the receptor metal layer 12. , 4, 5, 6) to narrow the width.

마지막으로, 버퍼층(1) 위에 상부 오믹층(14)과 상부 전극(13)을 형성하고, 리셉터 금속층(12)을 다이싱(Dicing, Sawing)하여 개별 칩으로 분리하면 도 10에 나타낸 바와 같은 발광 다이오드가 완성된다.Finally, the upper ohmic layer 14 and the upper electrode 13 are formed on the buffer layer 1, and the receptor metal layer 12 is diced and separated into individual chips to emit light as shown in FIG. 10. The diode is completed.

이상과 같이, 본 발명에서는 리셉터 금속층을 금속 도금을 통하여 형성하기 때문에 발광 다이오드의 제조 공정도 매우 단순화된다.As described above, in the present invention, since the receptor metal layer is formed through metal plating, the manufacturing process of the light emitting diode is also greatly simplified.

도 14는 본 발명의 제9 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 중간 단계의 단면도이다14 is a cross-sectional view of an intermediate step of manufacturing a light emitting diode having a vertical electrode structure according to a ninth embodiment of the present invention.

제9 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법은 도 12a 내지 도 12d까지는 제8 실시예와 동일한 과정을 거치고, 그 다음 단계로, 도 14에 나타낸 바와 같이, 버퍼층(1)을 제거하고, n형 접촉층(2) 위에 상부 오믹층(14)과 상부 전극(13)을 형성한 다음, 리셉터 금속층(12)을 다이싱하여 개별칩으로 분리한다.In the method of manufacturing the light emitting diode having the vertical electrode structure according to the ninth embodiment, the same process as in the eighth embodiment is performed from FIGS. 12A to 12D, and then, as shown in FIG. 14, the buffer layer 1 The upper ohmic layer 14 and the upper electrode 13 are formed on the n-type contact layer 2, and then the receptor metal layer 12 is diced and separated into individual chips.

그러면, 앞서의 실시예들에서 사용된 사파이어 기초 기판(20)의 제거 방법, 즉 이면 연마, 건식 식각 및 습식 식각을 조합하여 사용함으로써 사파이어 기조 기판(20)을 제거하고, 필요할 경우 버퍼층(1)까지 제거하는 방법에 대하여 설명한다.Then, the sapphire base substrate 20 is removed by using a method of removing the sapphire base substrate 20 used in the above embodiments, that is, a combination of back grinding, dry etching and wet etching, and the buffer layer 1 if necessary. How to remove until now.

먼저, 리셉터층(12)을 임시 기판에 부착하여 사파이어 기초 기판(20)을 랩핑(lapping)하여 깎아 내고, 랩핑된 면을 경면 연마하여 매끄럽게 만든다. 여기서 사파이어 기판(20)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al2O3) 가루를 이용한 기계적 연마 또는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO ₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 하는 습식 식각에 의하여 진행한다. First, the receptor layer 12 is attached to a temporary substrate, and the sapphire base substrate 20 is wrapped and scraped off, and the wrapped surface is mirror polished to make it smooth. Here, the sapphire substrate 20 is wrapped with chemical mechanical polishing (CMP), ICP / RIE dry etching, mechanical polishing using alumina (Al 2 O 3) powder or hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), hydroxide Any one or combination of sodium (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ) and aluetch (Aluetch: 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O) It proceeds by the wet etching which uses the mixed solution as an etching solution.

이 때, 사파이어 기초 기판(20)의 두께는 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 질화물 반도체 박막이 손상될 염려가 있으므로 약 20um~300um(바람직 하게는 30um~150um) 정도로 하는 것이 바람직하다. 또, 경면 연마된 사파이어 기판(20) 표면의 거칠기는 1um 이하가 되도록 하여야 한다. 이는 사파이어 기초 기판(20) 표면의 거칠기가 사파이어 기초 기판(20) 및 버퍼층(1) 식각시에 n형 접촉층(2)에 그대로 전달되어 발광 다이오드의 층 구조가 손상될 수 있기 때문이다.In this case, the thickness of the sapphire base substrate 20 is preferably as thin as possible, but if too thin, the nitride semiconductor thin film may be damaged, so it is preferable to set it to about 20um to 300um (preferably 30um to 150um). In addition, the roughness of the surface of the mirror polished sapphire substrate 20 should be 1 um or less. This is because the roughness of the surface of the sapphire base substrate 20 may be transferred as it is to the n-type contact layer 2 when the sapphire base substrate 20 and the buffer layer 1 are etched, thereby damaging the layer structure of the light emitting diode.

이후 랩핑과 폴리싱이 끝난 시료는 습식과 건식 식각 방법을 어느 하나 이상 조합하여 사파이어 기초 기판(20)을 식각하게 된다. 사파이어 식각에는 건식을 선행 할 수도 있고, 습식식각이 선행 될 수도 있다. 건식식각에는 ICP/RIE 또는 RIE식각방법이 바람직하며, 습식식각에는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 식각하는 것이 바람직하다. 건식식각 방법으로 사파이어 기초 기판(20)을 빠르게 식각하기 위하여 ICP 와 RIE파워를 가능한 한 높이는 것이 좋지만 질화물계 반도체 에피층이 손상될 수 있기 때문에 주의가 필요하다. After the lapping and polishing, the sample is etched by sapphire base substrate 20 by combining one or more of a wet and dry etching method. Sapphire etching may be preceded by dry or wet etching. For dry etching, ICP / RIE or RIE etching method is preferred. For wet etching, hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid ( It is preferable to etch the mixed solution by any one or a combination of H ₃ PO ₄ ) and Aluetch (Aluetch: 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O) with an etching solution. In order to quickly etch the sapphire base substrate 20 by dry etching, it is recommended to increase the ICP and RIE power as much as possible, but care must be taken because the nitride semiconductor epitaxial layer may be damaged.

이 때, 사파이어 기초 기판(20)의 습식 식각은 다음과 같은 방법으로 진행한다.At this time, the wet etching of the sapphire base substrate 20 proceeds in the following manner.

테스트 사파이어 기판을 이용하여 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 이상을 조합한 혼합 용액 의한 사파이어 기 초 기판(20)의 식각 속도를 측정하여 사파이어 기초 기판(20)의 120%에 해당하는 두께의 사파이어를 식각할 수 있는 시간동안 식각 용액에 담가둔다. 120%식각하는 이유는 랩핑 이후에 사파이어 기판(20) 두께의 불균일성을 초래 할 수 있는 문제를 최소화하기 위함이다. 여기서 버퍼층(1)의 식각 속도는 사파이어 기초 기판(20)에 비하여 1/50 이하의 식각속도를 나타낸다. 즉, 사파이어 기초 기판(20)에 대한 버퍼층(1)의 식각 선택비가 50 이상이다. 따라서 사파이어 기초 기판(20)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 버퍼층(1)의 식각 속도가 느리기 때문에 그 하부의 층의 손상될 염려는 적다. 한편, 식각 용액의 온도는 100℃ 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 식각 용액의 온도를 100℃ 이상으로 유지하기 위한 가열방법은 히터 위에 용액을 올려놓거나, 히터를 직접 용액에 접촉하도록 하는 직접가열방식과 광 흡수를 이용한 간접 가열 방식으로 할 수 있다. 또한 에칭용액의 온도를 용액의 끓는점보다 높은 온도로 높여 주기 위해서 압력을 높여 줄 수도 있다. Using a test sapphire substrate, hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), and aluetch (Aluetch) : 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O) The etch rate of the sapphire base substrate 20 by the mixed solution combining one or more of them was measured to 120% of the sapphire base substrate 20. The sapphire of the corresponding thickness is immersed in the etching solution for a time to etch. The reason for etching 120% is to minimize the problem that may cause non-uniformity of the sapphire substrate 20 thickness after lapping. Here, the etching rate of the buffer layer 1 represents an etching rate of 1/50 or less than that of the sapphire base substrate 20. That is, the etching selectivity of the buffer layer 1 with respect to the sapphire base substrate 20 is 50 or more. Therefore, even if the sapphire base substrate 20 is etched for a time more than fully etched, since the etching speed of the buffer layer 1 is slow, there is little fear of damaging the underlying layer. On the other hand, it is preferable to maintain the temperature of the etching solution at 100 ℃ or more in order to shorten the etching time. The heating method for maintaining the temperature of the etching solution above 100 ℃ may be a direct heating method to put the solution on the heater, or to directly contact the heater with the solution and indirect heating method using light absorption. In addition, the pressure may be increased to raise the temperature of the etching solution to a temperature higher than the boiling point of the solution.

사파이어 기초 기판(20)을 습식 식각할 경우 사파이어 기초 기판(20)은 20분 동안에 22.16um 식각되어 1.1um/min의 식각 속도를 나타냈다. 이러한 식각 속도는 건식 식각속도와 견줄 수 있는 괄목할 만한 결과이고 칩 양산성을 고려해 보더라도 전혀 문제가 없을 것으로 판단되며, 습식식각은 장비의 생산성에 제약을 받지 않으므로 대량생산 측면에서 그 어떤 방법보다 많은 장점이 있다고 할 수 있다. When the sapphire base substrate 20 was wet etched, the sapphire base substrate 20 was etched 22.16 um for 20 minutes, resulting in an etching rate of 1.1 um / min. This etching rate is comparable to the dry etching rate, and considering the chip mass production, there is no problem. Wet etching is not limited by the productivity of the equipment. There is an advantage.

본 발명을 양산에 적용했을 경우에 중요한 요소는 사파이어 기초 기판(20)과 질화물계 반도체인 버퍼층(1)과의 식각 선택비를 높일 수 있는 공정 조건을 확 보하는 것이며, 특히 버퍼층(1)을 사파이어 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 도에 예시하지는 않았지만, 사파이어 식각 정지층으로 SiN, SiO와 같은 보호막 또는, In_x(Ga_yAl_1-y)N (0<x<1, 0<y<1) 을 사용할 수 있으며, 바람직하게는 Al의 조성비를 증가시키는 것이 효과적이다. 또한 습식 식각시에 리셉터층(12)위에 SiN 또는 SiO같은 보호막을 증착하여 리셉터층(12)이 손상되지 않도록 하거나 리셉터층(12)을 식각용액에 손상을 받지 않는 Au, Pt, Rh, Pd 중의 어느 하나이상 포함시켜 형성하는 것이 바람직하다.When the present invention is applied to mass production, an important factor is to secure process conditions that can increase the etching selectivity between the sapphire base substrate 20 and the nitride semiconductor buffer layer 1, in particular, the buffer layer 1 It is effective to use as a sapphire etch stop layer. Although not illustrated in the drawings, a protective film such as SiN or SiO or In _x (Ga _y Al _1-y ) N (0 <x <1, 0 <y <1) may be used as the sapphire etch stop layer. It is effective to increase the composition ratio of Al. Also, during the wet etching, a protective film such as SiN or SiO is deposited on the receptor layer 12 so as not to damage the receptor layer 12 or the receptor layer 12 in Au, Pt, Rh, Pd which is not damaged by the etching solution. It is preferable to include any one or more.

실험결과, Pt, Au와 같은 금속 및 SiN, SiO와 같은 박막은 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O)의 어느 하나이상을 포함하는 혼합용액에 거의 식각되지 않을 뿐만 아니라, ICP/RIE같은 건식 에칭에서도 높은 내식각성을 보여 그 활용 범위는 크다고 하겠다. Experimental results show that metals such as Pt and Au, and thin films such as SiN and SiO, have hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), and phosphoric acid ( Hardly etched into a mixed solution comprising at least one of H ₃ PO ₄ ) and aluetch (Aluetch: 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O), but also dry such as ICP / RIE. It shows high etching resistance even in etching, and its range of application is large.

도 15는 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는 그래프이다.15 is a graph illustrating etching rates of sapphire and GaN by ICP / RIE dry etching.

도 15에서 알 수 있는 바와 같이, 사파이어 및 질화물계 반도체는 ICP 및 RIE 파워를 증가시킴에 따라 식각 속도가 증가하고 있지만, 사파이어와 질화물계 반도체 사이의 식각비는 감소한다. 이러한 결과는 ICP/RIE 식각방법으로 사파이어 기초 기판(20)을 식각할 경우, 질화물계 반도체로 이루어진 버퍼층(1)에서 식각을 정지하기 어렵다는 것을 의미하며, 버퍼층(1)에서 식각을 멈추기 위해서는 광학적 분석 방법 또는 잔류 가스 분석 방법 같은 ESD(etch stop detector)기술을 활용해야만 한다. 설사 이러한 분석기술을 사용한다 할지라도 성공 할 확률은 낮다. 그러나 습식식각 방법에서는 질화물 반도체 버퍼층(1)을 식각 정지층으로 이용함으로서 대량생산에서 필수 요건인 공정 마진을 확보할 수 있다.As can be seen in FIG. 15, the sapphire and nitride based semiconductors have increased etch rates as the ICP and RIE powers are increased, but the etch ratio between the sapphire and nitride based semiconductors decreases. These results indicate that when etching the sapphire base substrate 20 by ICP / RIE etching method, it is difficult to stop the etching in the buffer layer (1) made of nitride-based semiconductor, and optical analysis to stop the etching in the buffer layer (1) Etch stop detector (ESD) techniques such as methods or residual gas analysis methods must be used. Even with these analytical techniques, the probability of success is low. However, in the wet etching method, by using the nitride semiconductor buffer layer 1 as an etch stop layer, a process margin, which is an essential requirement in mass production, can be secured.

도 16은 황산(H2SO4)과 인산(H3PO4)을 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.FIG. 16 is a graph showing an etching rate when wet etching sapphire and GaN with a mixed solution of sulfuric acid (H 2 SO 4) and phosphoric acid (H 3 PO 4).

도 16에서 볼 수 있는 바와 같이, 황산과 인산을 혼합한 용액의 질화물계 반도체에 대한 사파이어의 식각 선택비는 100 이상이 될 수 있다. 이러한 결과는 사파이어 기초 기판(20)의 식각 정지층으로 버퍼층(1)을 효과적으로 활용할 수 있음을 의미하며, 100℃의 고온에서도 100 이상의 식각 선택비를 얻을 수 있었다. 특히 사파이어의 식각 속도는 특정 온도에서 1um/min 이상 되므로 생산 비용, 생산성, 공정 안정화를 고려해 볼 때 본 발명에서 제시한 방법은 기존의 그 어떤 방법보다 아주 유리하다는 것을 알 수 있다. As can be seen in Figure 16, the etching selectivity of the sapphire to the nitride-based semiconductor of the solution of sulfuric acid and phosphoric acid may be 100 or more. These results indicate that the buffer layer 1 can be effectively used as an etch stop layer of the sapphire base substrate 20, and an etching selectivity of 100 or more was obtained even at a high temperature of 100 ° C. In particular, since the etching rate of sapphire is 1um / min or more at a specific temperature, considering the production cost, productivity, process stabilization it can be seen that the method presented in the present invention is more advantageous than any conventional method.

도 17은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체 버퍼층의 표면사진이다.17 is a photograph of the surface of the nitride semiconductor buffer layer after removing the sapphire substrate by a wet etching method.

도 17에서 알 수 있는 바와 같이, 사파이어 기초 기판(20)이 제거된 후에도 응력에 의한 박막의 깨짐이나 손상을 거의 발견할 수 없었고 표면도 아주 깨끗하다는 것을 알 수 있다.As can be seen in FIG. 17, even after the sapphire base substrate 20 is removed, it is hard to find cracks or damages of the thin film due to stress and the surface is very clean.

도 18은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체층의 전압-전류 특성 곡선이다.18 is a voltage-current characteristic curve of a nitride based semiconductor layer after the sapphire substrate is removed by a wet etching method.

도 18에서 알 수 있는 바와 같이, 사파이어 기초 기판(20)이 제거되기 전에는 전류가 흐르지 않는다는 것을 알 수 있고, 사파이어 기초 기판(20)이 제거된 후에는 1V에서 1pA가 흐르지만, ICP/RIE 또는 RIE 기술로 질화물계 반도체 버퍼층(1)을 제거 한 후에는 전류가 40pA로 급격히 증가했다는 것을 알 수 있다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL3, Cl₂, HBr, Ar 중의 어느 하나 이상을 포함하는 혼합 가스를 사용한다.As can be seen in FIG. 18, it can be seen that no current flows until the sapphire base substrate 20 is removed, and 1 pA flows at 1 V after the sapphire base substrate 20 is removed, but ICP / RIE or It can be seen that after removing the nitride semiconductor buffer layer 1 by the RIE technique, the current rapidly increased to 40 pA. At this time, a mixed gas containing any one or more of BCL 3, Cl ₂ , HBr, and Ar is used as an etching gas of ICP / RIE or RIE.

이러한 결과로 미루어 볼 때 습식 및 건식식각 기술은 사파이어 기초 기판(20)과 질화물계 반도체 버퍼층(1)을 효과적으로 식각하여 n형 질화물계 반도체 접촉층(2)을 노출시킨다는 것을 알 수 있다. 이러한 특성은 각 공정 단계마다 프로브(probe station)를 이용하여 노출표면의 전기적 특성을 측정함으로서 효과적으로 식각 과정을 모니터링 할 수 있음을 보여주는 아주 중요한 결과이다. As a result, it can be seen that the wet and dry etching techniques effectively etch the sapphire base substrate 20 and the nitride semiconductor buffer layer 1 to expose the n-type nitride semiconductor contact layer 2. This characteristic is a very important result showing that the etching process can be effectively monitored by measuring the electrical characteristics of the exposed surface using a probe station at each process step.

이상과 같이, 본 발명에서는 리셉터 금속층(12)을 금속 도금을 통하여 형성하기 때문에 열 압착을 통하여 부착할 경우에 발생하는 에피층의 열화나 접착 계면에서의 공간 발생 문제가 완전히 해소될 뿐만 아니라, 발광 다이오드의 제조 공정도 매우 단순화된다. 또한, 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판(20)을 제거하기 때문에 사파이어 기판(20)의 제거속도가 빨라 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판(20)과 질화물 반도체간의 식각 선택비를 활용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하 여 대량생산이 용이해진다.As described above, in the present invention, since the receptor metal layer 12 is formed through metal plating, the deterioration of the epi layer and the generation of space at the bonding interface, which occur when the adhesive metal layer is attached by thermal compression, are completely solved, The manufacturing process of the diode is also greatly simplified. In addition, since the sapphire substrate 20 is removed using back grinding and dry or wet etching, the removal speed of the sapphire substrate 20 is fast, so that the productivity is greatly improved, and in the case of the laser lift-off method, the epi layer may be received. Thermal damage can be prevented. In addition, by utilizing the etching selectivity between the sapphire substrate 20 and the nitride semiconductor can be easily improved the reproducibility of the process, the standardized process is possible to facilitate mass production.

본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the accompanying drawings, this is merely exemplary, and those skilled in the art may understand that various modifications and equivalent other embodiments are possible. There will be. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.

본 발명은 금속 증착 및 도금 방법을 이용하여 리셉터 금속층을 형성함으로써 본딩 공정을 제거한다. 따라서 본딩 공정시의 높은 온도 및 압력에 의하여 에피층이 받는 스트레스를 제거함으로써 단순화된 공정으로 수직형 전극 구조를 갖는 발광다이오드를 제작할 수 있다. The present invention eliminates the bonding process by forming a receptor metal layer using metal deposition and plating methods. Therefore, a light emitting diode having a vertical electrode structure can be manufactured in a simplified process by removing the stress applied to the epi layer by the high temperature and pressure during the bonding process.

사파이어 기판을 사용한 발광다이오드에서 사파이어를 제거하기 위해서 레이저 리프트오프 또는 연마나 식각 방법을 사용하는데 본 발명에서는 식각 방법으로 사파이어 기판을 제거하고, 사파이어 기판을 제거하기 전에 에피층을 개별적으로 분리시키기 때문에 사파이어 기판 제거 시에 고온 또는 기계적인 응력에 의하여 에피층이 깨지거나 손상되는 것을 방지할 수가 있다.A laser lift-off or polishing or etching method is used to remove sapphire from the light emitting diode using the sapphire substrate. In the present invention, the sapphire substrate is removed by the etching method, and the sapphire layer is separated before the sapphire substrate is removed. When the substrate is removed, it is possible to prevent the epi layer from being broken or damaged by high temperature or mechanical stress.

에피층을 식각 단면을 경사면으로 형성하고 이 식각 단면에 반사막을 형성하여 광추출 효율을 증가시켜 광출력 향상한다.The epitaxial layer is formed by the inclined plane of the etched end and the reflective film is formed on the etched end to increase the light extraction efficiency to improve light output.

또한 수직형 전극 구조를 가지도록 발광 다이오드를 제작함으로써 전류의 분산성을 향상시켜 전류의 집중을 억제하고, 금속 기판을 사용함으로써 열방출을 용이하게 하여 높은 전류에서도 구동이 가능하게 하여 단위 소자에서 높은 광출력을 얻을 수 있다.In addition, the light emitting diode is manufactured to have a vertical electrode structure to improve current dissipation to suppress concentration of current, and to facilitate heat dissipation by using a metal substrate, so that it can be driven even at a high current. Light output can be obtained.

Claims (28)

홈을 가지는 리셉터 금속층,Grooved receptor metal layer, 상기 홈의 내부 표면에 형성되어 있는 반사층,A reflective layer formed on the inner surface of the groove, 상기 반사층의 측벽 표면에 형성되어 있는 절연막,An insulating film formed on the sidewall surface of the reflective layer, 상기 반사층 위에 형성되어 있는 제1 도전형 접촉층, A first conductive type contact layer formed on the reflective layer, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 클래드층,A first cladding layer formed on the first conductivity type contact layer, 상기 제1 클래드층 위에 형성되어 있는 발광층,A light emitting layer formed on the first cladding layer, 상기 발광층 위에 형성되어 있는 제2 클래드층,A second clad layer formed on the light emitting layer, 상기 제2 클래드층 위에 형성되어 있는 제2 도전형 접촉층,A second conductivity type contact layer formed on the second clad layer, 상기 제2 도전형 접촉층 위에 형성되어 있는 전극An electrode formed on the second conductivity type contact layer 을 포함하고, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층은 상기 리셉터 금속층이 가지는 홈 안에 형성되어 있는 수직형 전극 구조를 가지는 발광 다이오드.And the first conductive contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductive contact layer are formed in a groove of the receptor metal layer. Light emitting diode. 리셉터 금속층,Receptor metal layer, 상기 리셉터 금속층 위에 형성되어 있으며 홈을 형성하는 평탄화 절연체,A planarization insulator formed on the receptor metal layer and forming a groove, 상기 홈의 내부 표면에 형성되어 있는 반사층,A reflective layer formed on the inner surface of the groove, 상기 반사층의 측벽 표면에 형성되어 있는 절연막,An insulating film formed on the sidewall surface of the reflective layer, 상기 반사층 위에 형성되어 있는 제1 도전형 접촉층, A first conductive type contact layer formed on the reflective layer, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 클래드층,A first cladding layer formed on the first conductivity type contact layer, 상기 제1 클래드층 위에 형성되어 있는 발광층,A light emitting layer formed on the first cladding layer, 상기 발광층 위에 형성되어 있는 제2 클래드층,A second clad layer formed on the light emitting layer, 상기 제2 클래드층 위에 형성되어 있는 제2 도전형 접촉층,A second conductivity type contact layer formed on the second clad layer, 상기 제2 도전형 접촉층 위에 형성되어 있는 전극An electrode formed on the second conductivity type contact layer 을 포함하고, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층은 상기 평탄화 절연체가 형성하는 홈 안에 형성되어 있는 수직형 전극 구조를 가지는 발광 다이오드.Wherein the first conductivity type contact layer, the first cladding layer, the light emitting layer, the second clad layer, and the second conductivity type contact layer are formed in a groove formed by the planarization insulator. Light emitting diode having a. 리셉터 금속층,Receptor metal layer, 상기 리셉터 금속층 위에 형성되어 있는 지지 절연층A support insulating layer formed on the receptor metal layer 상기 지지 절연층 및 상기 리셉터 금속층 위에 형성되어 상기 지지 절연층과 물리적으로 접촉하고 상기 리셉터 금속층과 전기적으로 연결되어 있는 제1 도전형 접촉층, A first conductivity type contact layer formed on the support insulating layer and the receptor metal layer and in physical contact with the support insulating layer and electrically connected to the receptor metal layer; 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 클래드층,A first cladding layer formed on the first conductivity type contact layer, 상기 제1 클래드층 위에 형성되어 있는 발광층,A light emitting layer formed on the first cladding layer, 상기 발광층 위에 형성되어 있는 제2 클래드층,A second clad layer formed on the light emitting layer, 상기 제2 클래드층 위에 형성되어 있는 제2 도전형 접촉층,A second conductivity type contact layer formed on the second clad layer, 상기 제2 도전형 접촉층 위에 형성되어 있는 전극An electrode formed on the second conductivity type contact layer 을 포함하는 수직형 전극 구조를 가지는 발광 다이오드.Light emitting diode having a vertical electrode structure comprising a. 제3항에서,In claim 3, 상기 리셉터 금속층과 상기 제1 도전형 접촉층 사이에 형성되어 있는 제1 오믹층 및A first ohmic layer formed between the receptor metal layer and the first conductive type contact layer; 상기 제2 도전형 접촉층과 상기 전극 사이에 형성되어 있는 제2 오믹층을 더 포함하고,And a second ohmic layer formed between the second conductive contact layer and the electrode. 상기 제1 오믹층의 일부는 상기 리셉터 금속층에 묻혀 있고, 나머지 일부는 상기 리셉터 금속층의 표면 위로 솟아 있으며, 상기 지지 절연층은 상기 리셉터 표면 위로 솟아 있는 상기 오믹층을 둘러싸고 있는 수직형 전극 구조를 가지는 발광 다이오드.A portion of the first ohmic layer is buried in the receptor metal layer, the other portion rises above the surface of the receptor metal layer, and the support insulating layer has a vertical electrode structure surrounding the ohmic layer that rises above the receptor surface. Light emitting diode. 제3항에서,In claim 3, 상기 지지 절연층은 SOG, 산화 규소 및 질화 규소 중의 적어도 어느 하나로 이루어져 있는 수직형 전극 구조를 가지는 발광 다이오드.The support insulating layer has a vertical electrode structure consisting of at least one of SOG, silicon oxide and silicon nitride. 제1항 내지 제3항 중의 어느 한 항에서,The method according to any one of claims 1 to 3, 상기 리셉터 금속층과 상기 제1 도전형 접촉층 사이에 형성되어 있는 제1 오믹층 및A first ohmic layer formed between the receptor metal layer and the first conductive type contact layer; 상기 제2 도전형 접촉층과 상기 전극 사이에 형성되어 있는 제2 오믹층을 더 포함하는 수직형 전극 구조를 가지는 발광 다이오드.The light emitting diode having a vertical electrode structure further comprising a second ohmic layer formed between the second conductive contact layer and the electrode. 제6항에서,In claim 6, 상기 제1 오믹층은 접촉 저항 감소를 위한 층과 빛 반사를 위한 층의 이중층으로 이루어지는 수직형 전극 구조를 가지는 발광 다이오드.The first ohmic layer has a vertical electrode structure including a double layer of a layer for reducing contact resistance and a layer for reflecting light. 제7항에서,In claim 7, 상기 접촉 저항 감소를 위한 층은 ITO, IZO 및 SnO 중의 하나 이상을 포함하는 도전체로 이루어지고,The layer for reducing the contact resistance is made of a conductor comprising at least one of ITO, IZO and SnO, 상기 빛 반사를 위한 층은 Ag, Al, Au, Rh 및 Pt 중의 적어도 하나를 포함하는 금속으로 이루어지는 수직형 전극 구조를 가지는 발광 다이오드.The light reflection layer is a light emitting diode having a vertical electrode structure made of a metal containing at least one of Ag, Al, Au, Rh and Pt. 제6항에서,In claim 6, 상기 제2 오믹층은 ITO, ZrB, ZnO, InO, SnO, In_x,(Ga_yAl_1-y)N 등의 광 투과성 도전 물질로 이루어져 있는 수직형 전극 구조를 가지는 발광 다이오드.The second ohmic layer has a vertical electrode structure made of a light transmitting conductive material such as ITO, ZrB, ZnO, InO, SnO, In _x , and (Ga _y Al _1-y ) N. 제1항 내지 제3항 중의 어느 한 항에서,The method according to any one of claims 1 to 3, 상기 제2 도전형 접촉층과 상기 전극 사이에 형성되어 있는 버퍼층을 더 포함하는 수직형 전극 구조를 가지는 발광 다이오드.The light emitting diode having a vertical electrode structure further comprising a buffer layer formed between the second conductive contact layer and the electrode. 제1항 내지 제3항 중의 어느 한 항에서,The method according to any one of claims 1 to 3, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 수직형 전극 구조를 가지는 발광 다이오드.The light emitting diode of claim 1, wherein the first conductivity type is p-type and the second conductivity type is n-type. 제1항 내지 제3항 중의 어느 한 항에서,The method according to any one of claims 1 to 3, 상기 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 클래드층, 제2 도전형 접촉층은 In_x(Ga_yAl_1-y)N (조성비 x, y는 0<x<1, 0<y<1)으로 이루어져 있는 수직형 전극 구조를 가지는 발광 다이오드.The first conductivity type contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductivity type contact layer may be In _x (Ga _y Al _1-y ) N (composition ratio x, y is 0 <x <1, A light emitting diode having a vertical electrode structure composed of 0 <y <1). 제1항 또는 제2항에서,The method of claim 1 or 2, 상기 절연막은 상기 발광층이 방출하는 빛의 파장의 1/4n 또는 3/4n(n은 절연막의 굴절률)에 해당하는 두께를 가지는 수직형 전극 구조를 가지는 발광 다이오드.The insulating film has a vertical electrode structure having a thickness corresponding to 1 / 4n or 3 / 4n (n is the refractive index of the insulating film) of the wavelength of the light emitted from the light emitting layer. 제1항 또는 제2항에서,The method of claim 1 or 2, 상기 절연막은 SOG, SiNx, SiO₂ 및 BCB 중의 어느 하나 이상으로 이루어져 있는 수직형 전극 구조를 가지는 발광 다이오드.The insulating film has a vertical electrode structure consisting of any one or more of SOG, SiNx, SiO ₂ and BCB. 제1항 내지 제3항 중의 어느 한 항에서,The method according to any one of claims 1 to 3, 상기 전극은 오믹 금속으로 형성되어 있고, 망상 구조를 가지는 수직 전극 구조의 발광 다이오드. The electrode is formed of an ohmic metal, the light emitting diode of the vertical electrode structure having a network structure. 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 도전형 반도체 및 제2 도전형 접촉층을 차례로 증착하는 단계,Depositing a buffer layer, a first conductivity type contact layer, a first cladding layer, a light emitting layer, a second conductivity type semiconductor, and a second conductivity type contact layer on the base substrate in sequence; 상기 버퍼층, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층을 식각하여 개별 소자별로 분리하는 단계,Etching the buffer layer, the first conductive type contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductive type contact layer to separate the individual elements, 상기 버퍼층, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층의 측면을 덮는 절연막을 형성하는 단계,Forming an insulating layer covering side surfaces of the buffer layer, the first conductive type contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductive type contact layer; 상기 절연막 위에 상기 제2 도전형 접촉층과 전기적으로 연결되는 반사층을 형성하는 단계, Forming a reflective layer electrically connected to the second conductive contact layer on the insulating layer; 상기 반사층을 도금 전극으로 이용하여 리셉터 금속층을 형성하는 단계,Forming a receptor metal layer using the reflective layer as a plating electrode; 상기 기초 기판을 제거하는 단계,Removing the base substrate, 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계,Forming an electrode electrically connected to the first conductivity type contact layer, 상기 리셉터 금속층을 절단하여 개별칩으로 분리하는 단계Cutting the receptor metal layer and separating it into individual chips 를 포함하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.Method of manufacturing a light emitting diode having a vertical electrode structure comprising a. 제16항에서,The method of claim 16, 상기 반사층을 도금 전극으로 이용하여 리셉터 금속층을 형성하는 단계 이전에 상기 반사층 위에 절연 물질을 도포하여 평탄화 절연체를 형성하는 단계를 더 포함하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.And forming a planarization insulator by applying an insulating material on the reflective layer before forming a receptor metal layer using the reflective layer as a plating electrode. 제16항 또는 제17항에서,The method of claim 16 or 17, 상기 전극을 형성하는 단계 이전에 상기 버퍼층을 제거하는 단계를 더 포함하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.The method of manufacturing a light emitting diode having a vertical electrode structure further comprising the step of removing the buffer layer before forming the electrode. 제16항 또는 제17항에서,The method of claim 16 or 17, 상기 절연막 위에 상기 제2 도전형 접촉층과 전기적으로 연결되는 반사층을 형성하는 단계 이전에 상기 제2 도전형 접촉층 위에 제1 오믹층을 형성하는 단계를 더 포함하고, Forming a first ohmic layer on the second conductive contact layer prior to forming a reflective layer electrically connected to the second conductive contact layer on the insulating layer; 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계 이전에 상기 제1 도전형 접촉층과 상기 전극 사이에 놓이는 제2 오믹층을 형성하는 단계를 더 포함하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.And forming a second ohmic layer between the first conductive contact layer and the electrode prior to forming an electrode electrically connected with the first conductive contact layer. Method for manufacturing a light emitting diode. 제16항 또는 제17항에서,The method of claim 16 or 17, 상기 기초 기판을 제거하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO ₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O)중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 사용하여 상기 기초 기판을 식각하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.In the step of removing the base substrate, hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), and aluene (Aluetch: 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O) A light emitting diode having a vertical electrode structure for etching the base substrate using a mixed solution of any one or a combination thereof as an etching solution Method of preparation. 제16항 또는 제17항에서,The method of claim 16 or 17, 상기 기초 기판을 제거하는 단계는 기계적으로 연마, 습식 식각 및 건식 식각 중의 어느 하나 이상을 사용하는 발광 다이오드의 제조 방법.The removing of the base substrate may include mechanically using at least one of polishing, wet etching, and dry etching. 제18항에서,The method of claim 18, 상기 버퍼층을 제거하는 단계는 BCl₃, HBr, Cl₂, Ar 중의 적어도 하나를 포함하는 식각 가스를 사용하는 ICP/RIE 또는 RIE 중 어느 하나 이상의 건식 식각에 의하여 이루어지는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.The removing of the buffer layer may include removing the buffer layer from a light emitting diode having a vertical electrode structure formed by dry etching of at least one of ICP / RIE or RIE using an etching gas including at least one of BCl ₃ , HBr, Cl ₂ , and Ar. Manufacturing method. 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 도전형 반도체 및 제2 도전형 접촉층을 차례로 증착하는 단계,Depositing a buffer layer, a first conductivity type contact layer, a first cladding layer, a light emitting layer, a second conductivity type semiconductor, and a second conductivity type contact layer on the base substrate in sequence; 상기 제2 도전형 접촉층 위에 지지 절연층을 형성하는 단계,Forming a support insulating layer on the second conductivity type contact layer, 상기 지지 절연층 위에 상기 제2 도전형 접촉층과 적어도 일부가 접촉하는 제1 오믹층을 형성하는 단계,Forming a first ohmic layer on at least part of the second conductive contact layer on the support insulating layer; 상기 제1 오믹층을 도금 전극으로 이용하여 리셉터 금속층을 형성하는 단계,Forming a receptor metal layer using the first ohmic layer as a plating electrode; 상기 기초 기판을 제거하는 단계,Removing the base substrate, 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계,Forming an electrode electrically connected to the first conductivity type contact layer, 상기 버퍼층, 상기 제1 도전형 접촉층, 상기 제1 클래드층, 상기 발광층, 상기 제2 클래드층 및 상기 제2 도전형 접촉층을 식각하여 개별 소자별로 분리하는 단계,Etching the buffer layer, the first conductive type contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductive type contact layer to separate the individual elements, 상기 리셉터 금속층을 절단하여 개별칩으로 분리하는 단계Cutting the receptor metal layer and separating it into individual chips 를 포함하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.Method of manufacturing a light emitting diode having a vertical electrode structure comprising a. 제23항에서,The method of claim 23, 상기 전극을 형성하는 단계 이전에 상기 버퍼층을 제거하는 단계를 더 포함하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.The method of manufacturing a light emitting diode having a vertical electrode structure further comprising the step of removing the buffer layer before forming the electrode. 제23항 또는 제24항에서,The method of claim 23 or 24, 상기 제1 도전형 접촉층과 전기적으로 연결되는 전극을 형성하는 단계 이전에 상기 제1 도전형 접촉층과 상기 전극 사이에 놓이는 제2 오믹층을 형성하는 단계를 더 포함하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.And forming a second ohmic layer between the first conductive contact layer and the electrode prior to forming an electrode electrically connected with the first conductive contact layer. Method for manufacturing a light emitting diode. 제23항 또는 제24항에서,The method of claim 23 or 24, 상기 기초 기판을 제거하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO ₄) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O)중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 사용하여 상기 기초 기판을 식각하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.In the step of removing the base substrate, hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), and aluene (Aluetch: 4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O) A light emitting diode having a vertical electrode structure for etching the base substrate using a mixed solution of any one or a combination thereof as an etching solution Method of preparation. 제23항 또는 제24항에서,The method of claim 23 or 24, 상기 버퍼층을 제거하는 단계는 BCl₃, HBr, Cl₂, Ar 중의 적어도 하나를 포함하는 식각 가스를 사용하는 ICP/RIE 또는 RIE 건식 식각에 의하여 이루어지는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.Removing the buffer layer is a method of manufacturing a light emitting diode having a vertical electrode structure made by ICP / RIE or RIE dry etching using an etching gas containing at least one of BCl ₃ , HBr, Cl ₂ , Ar. 제16항 또는 제23항에서,The method of claim 16 or 23, 상기 버퍼층, 제1 도전형 접촉층, 제1 클래드층, 발광층, 제2 클래드층, 제2 도전형 접촉층은 In_x(Ga_yAl_1-y)N (조성비 x, y는 0<x<1, 0<y<1)으로 형성하는 수직형 전극 구조를 가지는 발광 다이오드의 제조 방법.The buffer layer, the first conductivity type contact layer, the first cladding layer, the light emitting layer, the second cladding layer, and the second conductivity type contact layer may be In _x (Ga _y Al _1-y ) N (composition ratio x, y is 0 <x < 1, 0 <y <1) A manufacturing method of a light emitting diode having a vertical electrode structure formed by.

Images