KR100612342B1 - Plasma display device and driving method of the same - Google Patents

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Abstract

본 발명은 플라즈마 표시 장치와 그의 구동방법에 관한 것이다. 본 발명에 따르면, 유지방전 펄스 전압이 인가되는 X 전극과 Y 전극 사이에 중간전극을 형성한다. 그리고, 중간전극에 리셋파형 및 스캔 펄스 전압을 인가한다. 본 발명에 따르면, 유지 방전 기간의 초기 기간에는 X 전극과 중간 전극 사이에 숏갭 방전을 수행한 후에, 정상적인 유지방전 기간에서는 X 전극과 Y 전극 사이에 롱갭 방전을 수행한다. 따라서, 안정적인 방전을 수행할 수 있다. 또한, 본 발명에 따르면 상승 램프 시작 전압을 높임으로써 리셋 플로팅 전원에 전압을 공급하는 전원의 전압을 낮출 수 있다.The present invention relates to a plasma display device and a driving method thereof. According to the present invention, an intermediate electrode is formed between the X electrode and the Y electrode to which the sustain discharge pulse voltage is applied. Then, a reset waveform and a scan pulse voltage are applied to the intermediate electrode. According to the present invention, short gap discharge is performed between the X electrode and the intermediate electrode in the initial period of the sustain discharge period, and long gap discharge is performed between the X electrode and the Y electrode in the normal sustain discharge period. Therefore, stable discharge can be performed. In addition, according to the present invention, the voltage of the power supply for supplying the voltage to the reset floating power supply can be lowered by increasing the rising ramp start voltage.

중간전극, 리셋 기간, 상승 램프 Middle electrode, reset period, rising ramp

Description

플라즈마 표시 장치와 그의 구동방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD OF THE SAME} Plasma display and driving method {PLASMA DISPLAY DEVICE AND DRIVING METHOD OF THE SAME}

도 1은 종래 플라즈마 표시 장치의 전극 배열도이다. 1 is an electrode array diagram of a conventional plasma display device.

도 2는 종래 플라즈마 표시 장치의 구동 파형도이다. 2 is a driving waveform diagram of a conventional plasma display device.

도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 전극 배열도이다. 3 is an electrode array diagram of a plasma display device according to an exemplary embodiment of the present invention.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다. 4 is a driving waveform diagram of a plasma display device according to a first embodiment of the present invention.

도 5a 내지 도 5e는 본 발명의 실시예에 따른 구동파형에 기초한 벽전하 분포도이다. 5A through 5E are wall charge distribution diagrams based on driving waveforms according to an exemplary embodiment of the present invention.

도 6 및 도 7은 각각 본 발명의 제1 실시예에 따른 플라즈마 표시 장치 및 전극 배열을 나타내는 도면이다. 6 and 7 are diagrams illustrating a plasma display device and an electrode array according to the first embodiment of the present invention, respectively.

도 8은 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.8 is a driving waveform diagram of a plasma display device according to a second embodiment of the present invention.

도 9는 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.9 is a driving waveform diagram of a plasma display device according to a third embodiment of the present invention.

도 10은 본 발명의 제4 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.10 is a driving waveform diagram of a plasma display device according to a fourth embodiment of the present invention.

본 발명은 플라즈마 표시 장치에 관한 것이다. The present invention relates to a plasma display device.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 픽셀(pixel)이 매트릭스(matrix)형태로 배열되어 있다. 이러한 플라즈마 표시 장치는 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.Plasma display devices are flat display devices that display characters or images using plasma generated by gas discharge, and dozens to millions or more of pixels are arranged in a matrix form according to their size. The plasma display device is classified into a direct current type (DC type) and an alternating current type (AC type) according to the shape of a driving voltage waveform to be applied and the structure of a discharge cell.

직류형 플라즈마 표시 장치는 전극이 방전 공간에 그대로 노출되어 있어서 전압이 인가되는 동안 전류가 방전공간에 그대로 흐르게 되며, 이를 위해 전류제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 플라즈마 표시 장치에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다. In the DC plasma display device, since the electrode is exposed to the discharge space as it is, current flows in the discharge space while voltage is applied, and there is a disadvantage in that a resistance for current limitation must be made. On the other hand, in the AC plasma display device, since the electrode covers the dielectric layer, the current is limited by the formation of a natural capacitance component, and the electrode is protected from the impact of ions during discharge.

도 1은 종래 플라즈마 표시 패널의 전극 배열도를 나타낸다. 1 shows an arrangement of electrodes of a conventional plasma display panel.

도 1에 도시한 바와 같이, 종래 플라즈마 표시 패널의 전극은 m×n의 매트릭스 구성을 가지고 있다. 열 방향으로 어드레스 전극(A1~Am)이 배열되어 있고 행방향으로 n행의 Y 전극(Y1~Yn) 및 X 전극(X1~Xn)이 교대로 배열되어 있다. 도 3에 도시된 방전셀(20)은 도 1에 도시된 방전셀(19)에 대응한다.As shown in Fig. 1, the electrode of the conventional plasma display panel has a matrix structure of m × n. The address electrodes A1 to Am are arranged in the column direction, and the n electrodes Y1 to Yn and the X electrodes X1 to Xn are alternately arranged in the row direction. The discharge cell 20 shown in FIG. 3 corresponds to the discharge cell 19 shown in FIG.

도 2는 종래의 플라즈마 표시 장치의 구동 파형도이다. 2 is a driving waveform diagram of a conventional plasma display device.

도 2에 도시한 플라즈마 표시 장치의 구동방법에 따르면 각 서브필드는 리셋기간, 어드레스 기간, 유지기간으로 구성된다. According to the driving method of the plasma display device shown in Fig. 2, each subfield is composed of a reset period, an address period, and a sustain period.

리셋기간은 이전의 유지 방전의 벽전하 상태를 소거하고, 다음의 어드레스 방전을 안정적으로 수행하기 위해 벽전하를 셋업(setup) 하는 역할을 한다. The reset period serves to erase the wall charge state of the previous sustain discharge and to set up wall charge in order to stably perform the next address discharge.

어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. The address period is a period in which wall charges are accumulated on cells (addressed cells) that are turned on by selecting cells that are turned on and cells that are not turned on in the panel.

유지 기간은 X 전극 및 Y 전극에 유지방전 전압을 교대로 인가하여, 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간이다. The sustain period is a period in which a sustain discharge voltage is alternately applied to the X electrode and the Y electrode to perform a discharge for actually displaying an image on the addressed cell.

그런데, 종래의 플라즈마 표시 장치에 의하면 어드레스 기간 후 첫 번째 유지 방전 펄스 인가시 방전 셀 내에 충분한 프라이밍 전하(priming particle)가 생성되어 있지 않기 때문에, 방전 불량이 발생하는 문제점이 있었다. However, according to the conventional plasma display device, since there is not enough priming particles generated in the discharge cell when the first sustain discharge pulse is applied after the address period, there is a problem in that discharge failure occurs.

한편, 유지 방전 기간에서는 X 전극 및 Y 전극에 동일한 유지방전 전압을 교대로 인가하여, 어드레싱된 셀에 실제로 화상을 표시하기 위한 유지 방전을 수행한다. 이때, 유지 방전 기간에 X 전극 및 Y 전극에 인가되는 파형은 대칭적인 파형이 인가되는 것이 바람직하다. 그러나, 종래의 플라즈마 표시 장치에 의하면 리셋 기간에 Y 전극(Y 전극에는 리셋 및 스캔을 위한 파형이 추가적으로 인가됨)에 인가되는 파형과 X 전극에 인가되는 파형이 다르기 때문에, Y 전극을 구동하기 위한 회로와 X 전극을 구동하기 위한 회로가 다르다. 이에 따라, X 전극 및 Y 전극의 구동회로가 임피던스 매칭이 되지 않아, 유지 방전 기간에서 X 전극 및 Y 전극에 교대로 인가되는 파형이 왜곡되어, 방전 불량이 발생하는 문제점이 발생한다.On the other hand, in the sustain discharge period, the same sustain discharge voltage is alternately applied to the X electrode and the Y electrode to perform sustain discharge for actually displaying an image on the addressed cell. At this time, the waveform applied to the X electrode and the Y electrode in the sustain discharge period is preferably a symmetrical waveform is applied. However, according to the conventional plasma display device, since the waveform applied to the Y electrode (an additional waveform for reset and scan is applied to the Y electrode) and the waveform applied to the X electrode differ from each other in the reset period, The circuit for driving the circuit and the X electrode are different. Accordingly, the driving circuits of the X electrode and the Y electrode do not have impedance matching, so that waveforms alternately applied to the X electrode and the Y electrode in the sustain discharge period are distorted, resulting in a problem of discharge failure.

본 발명이 이루고자 하는 기술적 과제는 방전 불량을 방지하기 위한 플라즈마 표시 장치와 그의 구동방법을 제공하는 것이다. An object of the present invention is to provide a plasma display device and a driving method thereof for preventing a discharge failure.

이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 표시 장치의 구동방법은 교대로 형성되는 복수의 제1 전극 및 제2 전극과 상기 제1 및 제2 전극에 교차하는 방향으로 형성되는 복수의 어드레스 전극을 포함하며, 하나의 프레임을 복수의 서브필드로 분할하여 구동하는 플라즈마 표시 장치의 구동 방법으로서,According to an aspect of the present invention, there is provided a method of driving a plasma display device, wherein a plurality of first and second electrodes are alternately formed and a plurality of addresses are formed in a direction crossing the first and second electrodes. A driving method of a plasma display device including an electrode and driving one frame divided into a plurality of subfields,

상기 플라즈마 표시 장치는 상기 제1 전극 및 제2 전극 사이에 형성되는 제3 전극을 포함하며, The plasma display device includes a third electrode formed between the first electrode and the second electrode,

상기 복수의 서브필드 중 적어도 하나의 서브필드에서,In at least one subfield of the plurality of subfields,

리셋 기간에서, 상기 제3 전극에서 상기 어드레스 전극의 전압을 뺀 전압을 제1 전압에서 제2 전압까지 점진적으로 상승시키고 제3 전압에서 제4 전압까지 점진적으로 감소시키는 단계; 어드레스 기간 동안, 상기 방전 셀 중 선택하고자 하는 방전 셀을 방전시키는 단계; 및 유지 기간에서, 상기 어드레스 단계에서 선택된 방전 셀을 유지 방전시키는 단계를 포함하며,In the reset period, gradually increasing a voltage obtained by subtracting the voltage of the address electrode from the third electrode from a first voltage to a second voltage and gradually decreasing from a third voltage to a fourth voltage; Discharging a discharge cell to be selected among the discharge cells during an address period; And sustain discharge in the sustain period, the discharge cell selected in the address step;

상기 제1 전압은 상기 어드레스 기간에서 상기 선택하지 않는 방전셀의 제3 전극에 인가되는 전압과 상기 유지 기간에서 상기 유지 방전을 위하여 상기 제3 전극에 인가되는 전압의 합에 해당하는 전압이고,The first voltage is a voltage corresponding to the sum of the voltage applied to the third electrode of the non-selected discharge cell in the address period and the voltage applied to the third electrode for the sustain discharge in the sustain period.

상기 제4 전압은 실질적으로 상기 유지 기간에서 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이의 절반에 해당하는 전압의 음의 값 이하이며, The fourth voltage is substantially equal to or less than a negative value of a voltage corresponding to half of a difference between voltages applied to the first electrode and the second electrode for the sustain discharge in the sustain period,

상기 제1 전압과 제3 전압은 실질적으로 동일한 전압이다.The first voltage and the third voltage are substantially the same voltage.

또한, 상기 어드레스 기간동안,Further, during the address period,

상기 제3 전극에 순차적으로 주사 펄스를 인가하고, 상기 어드레스 전극에 선택적으로 어드레스 전압을 인가하고,Sequentially applying scan pulses to the third electrodes, selectively applying address voltages to the address electrodes,

상기 제1 전극에 제5 전압을 인가하고, 상기 제2 전극에 상기 제5 전압보다 높은 제6 전압을 인가한다.A fifth voltage is applied to the first electrode, and a sixth voltage higher than the fifth voltage is applied to the second electrode.

상기 제5 전압은 접지 전압이다.The fifth voltage is a ground voltage.

또한, 상기 제4 전압은 실질적으로 상기 유지 기간에서 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이에 해당하는 전압의 음의 값 이하이다.Further, the fourth voltage is substantially equal to or less than a negative value of a voltage corresponding to a difference between voltages applied to the first electrode and the second electrode for the sustain discharge in the sustain period.

본 발명의 특징에 따른 플라즈마 표시 장치는 유지 방전 전압 펄스가 각각 인가되는 제1 전극 및 제2 전극과, 상기 제1 전극 및 제2 전극 사이에 형성되는 제3 전극을 포함하는 플라즈마 표시 패널; 및 상기 제1 내지 제3 전극을 구동하기 위한 신호를 출력하는 구동회로를 포함하며,According to an aspect of the present invention, a plasma display device includes a plasma display panel including a first electrode and a second electrode to which sustain discharge voltage pulses are applied, and a third electrode formed between the first electrode and the second electrode; And a driving circuit outputting a signal for driving the first to third electrodes.

상기 구동회로는,The drive circuit,

제1 전압을 공급하는 제1 전원과 상기 제3 전극 사이에 전기적으로 연결되는 제1 스위치; 제2 전압을 공급하는 제2 전원과 상기 제3 전극 사이에 전기적으로 연 결되며 상기 제3 전극의 전압을 점진적으로 상승시키도록 동작하는 제2 스위치; 제1 단이 상기 제3 전극에 연결되어 선택된 상기 제3 전극에 선택적으로 주사전압을 인가하는 제3 스위치와 제2 단이 상기 제3 전극에 연결되어 선택되지 않은 상기 제3 전극에 비주사 전압을 공급하는 제4 스위치를 각각 포함하는 복수의 선택회로; 제3 전압을 공급하는 제3 전원과 상기 제3 전극 사이에 전기적으로 연결되며 상기 제3 전극의 전압을 점진적으로 상승시키도록 동작하는 제5 스위치를 포함하며,A first switch electrically connected between a first power supply for supplying a first voltage and the third electrode; A second switch electrically connected between a second power supply for supplying a second voltage and the third electrode, the second switch operative to gradually increase the voltage of the third electrode; A third switch and a second end connected to the third electrode to selectively apply a scan voltage to the selected third electrode and the second end are connected to the third electrode so that the non-scanned voltage is not applied to the third electrode. A plurality of selection circuits each including a fourth switch for supplying the plurality of switches; A fifth switch electrically connected between a third power supply for supplying a third voltage and the third electrode, the fifth switch operative to gradually increase the voltage of the third electrode;

리셋 기간에서,In the reset period,

상기 제1 및 제4 스위치를 턴 온하여 상기 제3 전극에 상기 제1 전압과 상기 비주사 전압의 합인 제4 전압을 인가한 후, 상기 제2 스위치를 턴 온하여 상기 제3 전극의 전압을 상기 제4 전압에서 제5 전압까지 점진적으로 상승시키고, 상기 제3 및 제5 스위치를 턴 온하여 상기 제3 전극의 전압을 상기 제3 전압까지 점진적으로 하강시키며,After turning on the first and fourth switches to apply a fourth voltage equal to the sum of the first voltage and the non-scanning voltage to the third electrode, the second switch is turned on to adjust the voltage of the third electrode. Gradually increasing from the fourth voltage to a fifth voltage, turning on the third and fifth switches to gradually lower the voltage of the third electrode to the third voltage,

상기 제3 전압은 실질적으로 상기 유지 기간 동안 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이의 절반에 해당하는 전압의 음의 값 이하이다.The third voltage is substantially equal to or less than a negative value of a voltage corresponding to half of a difference between voltages applied to the first electrode and the second electrode for the sustain discharge during the sustain period.

또한, 상기 구동 회로는,In addition, the driving circuit,

상기 리셋 기간에서 상기 제1 및 제4 스위치를 턴 온하여 상기 제3 전극의 전압을 상기 제4 전압까지 낮춘 후 상기 제3 전압까지 점진적으로 하강시키며,In the reset period, the first and fourth switches are turned on to lower the voltage of the third electrode to the fourth voltage, and then gradually drop to the third voltage.

상기 어드레스 기간 동안, 상기 제1 전극에 제6 전압을 인가하고 상기 제2 전극에 상기 제6 전압보다 높은 제7 전압을 인가한다.During the address period, a sixth voltage is applied to the first electrode and a seventh voltage higher than the sixth voltage is applied to the second electrode.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.

먼저, 본 발명의 실시예에 따른 플라즈마 표시 장치에 대하여 도 3과 도 4를 참고로 하여 상세하게 설명한다.First, a plasma display device according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 3 and 4.

도 3은 본 발명의 실시예에 따른 플라즈마 표시 패널의 전극 배열도를 나타낸다. 3 illustrates an electrode arrangement diagram of a plasma display panel according to an exemplary embodiment of the present invention.

도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 패널은 열 방향으로 어드레스 전극(A1~Am)이 평행하게 배열되어 있고, n/2 + 1행의 Y 전극(Y1~Yn/2+1), X 전극(X1~Xn/2+1) 및 n 행의 중간 전극(이하 'M 전극')이 배열되어 있다. 즉, 본 발명의 실시예에 따르면 Y 전극 및 X 전극의 중간에 M 전극이 배열되어 있으며, Y 전극, X 전극, M 전극 및 어드레스 전극이 하나의 방전 셀(30)을 이루는 4 전극 구조를 가진다. As shown in FIG. 3, in the plasma display panel according to the exemplary embodiment of the present invention, the address electrodes A1 to Am are arranged in parallel in the column direction, and the Y electrodes Y1 to Yn / of n / 2 + 1 rows are arranged. 2 + 1), X electrodes (X1 to Xn / 2 + 1), and an intermediate electrode (hereinafter 'M electrode') of n rows are arranged. That is, according to the embodiment of the present invention, the M electrode is arranged in the middle of the Y electrode and the X electrode, and the Y electrode, the X electrode, the M electrode, and the address electrode have a four-electrode structure in which one discharge cell 30 is formed. .

이때, 본 발명의 실시예에 따르면 X 전극 및 Y 전극은 주로 유지 방전 전압파형을 인가하기 위한 전극의 역할을 하며, M 전극은 주로 리셋 파형 및 스캔 펄스 전압을 인가하기 위한 역할을 한다. At this time, according to the embodiment of the present invention, the X electrode and the Y electrode mainly serve as an electrode for applying a sustain discharge voltage waveform, and the M electrode mainly serves for applying a reset waveform and a scan pulse voltage.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 구동 파형도이 며, 도 5a 내지 도 5e는 도 4에 도시한 구동 파형에 따른 벽전하 분포를 나타내는 도면이다. 4 is a driving waveform diagram of the plasma display device according to the first exemplary embodiment of the present invention, and FIGS. 5A to 5E are diagrams showing wall charge distributions according to the driving waveform shown in FIG. 4.

이하에서는 도 4, 도 5a 내지 도 5e를 참조하여, 본 발명의 실시예에 따른 구동방법을 설명한다. Hereinafter, a driving method according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4 and 5A to 5E.

도 4에 도시한 본 발명의 제1 실시예에 따른 구동방법에 의하면, 각 서브필드는 리셋기간, 어드레스 기간, 유지기간으로 구성된다. According to the driving method according to the first embodiment of the present invention shown in Fig. 4, each subfield is composed of a reset period, an address period, and a sustain period.

본 발명의 제1 실시예에 따르면 리셋 기간은 소거 기간, M 전극 상승파형 기간 및 M 전극 하강파형 기간으로 이루어진다. According to the first embodiment of the present invention, the reset period includes an erasing period, an M electrode rising waveform period and an M electrode falling waveform period.

(1-1) 소거 기간 (I)(1-1) erasing period (I)

이 기간은 이전의 유지방전 기간에 형성된 벽전하를 소거하는 역할을 한다. 본 발명의 실시예에 따르면, 유지방전 기간의 마지막 시점에 X 전극에 유지방전 전압 펄스가 인가되고, Y 전극에는 X 전극에 인가된 전압보다 낮은 전압(예컨대, 접지 전압)이 인가되었다고 가정한다. 그러면, 도 5a와 같이, Y 전극 및 어드레스 전극에는 (+) 벽전하가 형성되고, X 전극 및 M 전극에는 (-) 벽전하가 형성된다. This period serves to erase wall charges formed in the previous sustain discharge period. According to the exemplary embodiment of the present invention, it is assumed that a sustain discharge voltage pulse is applied to the X electrode at the end of the sustain discharge period, and a voltage (for example, a ground voltage) lower than the voltage applied to the X electrode is applied to the Y electrode. Then, as illustrated in FIG. 5A, positive wall charges are formed on the Y electrode and the address electrode, and negative wall charges are formed on the X electrode and the M electrode.

소거 기간에서는 M 전극을 전압 Vs로 바이어스 시킨 상태에서, Y 전극에 접지 전압에서 Ve 전압까지 점진적으로 상승하는 파형(예를 들어, 램프 파형 또는 로그 파형)을 인가한다. 그러면, 도 5a에 도시한 바와 같이 유지 방전 기간시 형성된 벽전하는 소거된다. In the erase period, a waveform (for example, a ramp waveform or a log waveform) that gradually rises from the ground voltage to the Ve voltage is applied to the Y electrode while the M electrode is biased to the voltage Vs. Then, the wall charges formed during the sustain discharge period are erased as shown in Fig. 5A.

(1-2) M 전극 상승 파형기간 (Ⅱ)(1-2) M electrode rising waveform period (II)

이 기간 동안에는 X 전극 및 Y 전극을 접지전압으로 바이어스 시킨 상태에 서, M 전극에 전압 Vs에서 Vs+Vset으로 점진적으로 상승하는 파형(예를 들어, 램프 파형 또는 로그 파형)을 인가한다. 이 상승 파형이 인가되는 동안, 모든 방전 셀에서는 M 전극으로부터 어드레스 전극, X 전극 및 Y 전극으로 각각 미약한 리셋 방전이 일어난다. 그 결과, 도 5b에 도시한 바와 같이, M 전극에 (-) 벽전하가 축적되고, 동시에 어드레스 전극, X 전극 및 Y 전극에는 (+) 벽전하가 축적된다.During this period, a waveform (for example, a ramp waveform or a log waveform) gradually rising from the voltage Vs to Vs + Vset is applied to the M electrode while the X and Y electrodes are biased to the ground voltage. While this rising waveform is applied, weak reset discharges occur from the M electrodes to the address electrodes, the X electrodes, and the Y electrodes, respectively, in all the discharge cells. As a result, as shown in Fig. 5B, negative wall charges are accumulated at the M electrode, and positive wall charges are accumulated at the address electrode, the X electrode, and the Y electrode at the same time.

(1-3) M 전극 하강 파형기간 (Ⅲ)(1-3) M electrode falling waveform period (III)

이어서, 리셋기간의 후반에는 X 전극 및 Y 전극을 Vb로 바이어스 시킨 상태에서, M 전극에 전압 Vs부터 전압 Vnf를 향해 점진적으로 하강하는 파형(예를 들어, 램프 파형 또는 로그 파형)을 인가한다. Subsequently, in the second half of the reset period, while the X electrode and the Y electrode are biased to Vb, a waveform (for example, a ramp waveform or a log waveform) that gradually falls from the voltage Vs to the voltage Vnf is applied to the M electrode.

이 램프전압이 하강하는 동안 다시 모든 방전 셀에서는 미약한 리셋 방전이 일어난다. 이때, M 전극 하강 파형기간은 M 전극 상승 파형 기간에 의해 쌓인 벽전하를 천천히 감소시키기 위한 것이므로, 하강 파형의 시간을 길게 가지고 갈수록(즉, 기울기를 완만하게 할수록) 감소되는 벽전하량을 정밀하게 제어할 수 있기 때문에 어드레스 방전에 유리하다. While this ramp voltage is falling, weak reset discharge occurs again in all the discharge cells. At this time, since the M electrode falling waveform period is for slowly decreasing the wall charges accumulated by the M electrode rising waveform period, the wall charge amount that is decreased as the time of the falling waveform is longer (that is, the slope is gentler) is precisely controlled. This is advantageous for address discharge.

M 전극에 하강 파형을 인가한 결과, 모든 셀의 각 전극에 쌓였던 벽전하가 균등하게 소거되어, 도 5c에 도시된 바와 같이 어드레스 전극에는 (+) 벽전하가 축적되고, 동시에 X 전극, Y 전극 및 M 전극에는 (-) 벽전하가 축적된다.As a result of applying the falling waveform to the M electrode, the wall charges accumulated on each electrode of all the cells are evenly erased. As shown in FIG. 5C, positive wall charges are accumulated on the address electrode, and at the same time, the X electrode and the Y electrode And negative wall charges are accumulated on the M electrode.

(2) 어드레스 기간 (스캔 기간) (2) Address period (scan period)

어드레스 기간에서는 다수의 M 전극을 Vsch 전압으로 바이어스 시킨 상태에서 M 전극에 순차적으로 스캔 전압(예컨대, 접지 전압)을 인가하여 스캔 펄스를 인 가하고, 동시에 어드레스 전극에는 방전을 원하는 셀(즉, 켜지는 셀)에 어드레스 전압 Va를 인가한다. 이때, X 전극은 Vb 전압으로 바이어스 시키고, Y 전극은 접지 전압으로 유지한다. (즉, X 전극에 Y 전극의 전압보다 높은 전압을 인가한다.)In the address period, scan pulses are sequentially applied to the M electrodes while the plurality of M electrodes are biased to the Vsch voltage, and the scan pulses are applied to the M electrodes. The address voltage Va is applied to the cell). At this time, the X electrode is biased to the Vb voltage, and the Y electrode is maintained at the ground voltage. (I.e., apply a voltage higher than the voltage of the Y electrode to the X electrode.)

그러면, M 전극과 어드레스 전극 사이의 방전이 일어나면서, 방전이 X 전극 및 Y 전극으로 확장되고, 그 결과 도 5d에 도시한 바와 같이, Y 전극 및 M 전극에는 (+) 전하가 축적되고, X 전극 및 어드레스 전극에는 (-) 벽전하가 축적된다. Then, discharge occurs between the M electrode and the address electrode, and the discharge extends to the X electrode and the Y electrode. As a result, as shown in FIG. 5D, positive charges are accumulated in the Y electrode and the M electrode, and X Negative wall charges are stored in the electrodes and the address electrodes.

(3) 유지방전 기간(3) maintenance discharge period

본 발명의 제1 실시예에 따른 유지 방전 기간에 의하면, M 전극을 유지 방전 전압 Vs로 바이어스 시킨 상태에서, X 전극 및 Y 전극에 유지방전 전압 펄스를 교대로 인가한다. 이와 같은 전압의 인가를 통해 어드레스 기간에서 선택된 방전 셀에는 유지방전이 일어나게 된다. According to the sustain discharge period according to the first embodiment of the present invention, sustain discharge voltage pulses are alternately applied to the X electrode and the Y electrode while the M electrode is biased to the sustain discharge voltage Vs. The sustain discharge occurs in the discharge cells selected in the address period by applying such a voltage.

이때, 본 발명의 제1 실시예에 따르면 유지 방전 초기와 정상 시점에서는 서로 다른 방전 메커니즘에 의해 방전이 생기게 된다. 이하에서는 설명의 편의상 유지 방전 초기에 발생하는 방전을 숏갭 방전(short-gap discharge) 기간이라 칭하고, 정상 시점의 방전을 롱갭 방전(long-gap discharge) 기간이라 칭한다. At this time, according to the first embodiment of the present invention, the discharge is generated by different discharge mechanisms at the initial and normal time of sustain discharge. For convenience of explanation, hereinafter, the discharge generated at the beginning of the sustain discharge is referred to as a short-gap discharge period, and the discharge at the normal time is referred to as a long-gap discharge period.

(3-1) 숏갭 방전 기간(3-1) Short gap discharge period

유지방전의 시작 기간에서는 도 5e의 (a), (b)에 도시한 바와 같이, Y 전극에 (+) 전압 펄스가 인가되고 X 전극에 (-) 전압 펄스가 인가되지만(여기서, + 및 -의 부호는 X 전극에 인가된 전압과 Y 전극에 인가된 전압의 크기를 비교한 상대적인 개념으로서, Y 전극에 + 펄스 전압이 인가되었다는 의미는 Y 전극에 X 전극보다 큰 전압이 인가되었다는 것을 의미한다.), 동시에 M 전극에 (+) 전압펄스가 인가된다. 따라서, X 전극 및 Y 전극 사이에서만 방전이 일어나는 종래와 달리, X 전극과 Y 전극뿐만 아니라 M 전극과 X 전극과의 방전이 일어나게 된다. 특히, 본 발명의 제1 실시예에 따르면 X 전극과 Y 전극 사이의 거리보다 M 전극과 X 전극 사이의 거리가 더 가깝기 때문에, M 전극과 X 전극 사이에 인가되는 전계(electric field)가 더 크다. 따라서, M 전극과 X 전극 사이의 방전이 X 전극과 Y 전극 사이의 방전보다 주도적인 역할을 한다. 이처럼, 본 발명의 제1 실시예에서는 유지 방전 초기에 상대적으로 거리가 짧은 M 전극과 X 전극 사이의 방전이 주도적인 역할을 한다고 해서 이를 숏갭 방전이라 칭하는 것이다. In the start period of sustain discharge, as shown in (a) and (b) of FIG. 5E, a positive voltage pulse is applied to the Y electrode and a negative voltage pulse is applied to the X electrode (where + and − Is a relative concept comparing the magnitude of the voltage applied to the X electrode and the voltage applied to the Y electrode, and the fact that a + pulse voltage is applied to the Y electrode means that a voltage greater than the X electrode is applied to the Y electrode. At the same time, a positive voltage pulse is applied to the M electrode. Therefore, unlike the conventional case in which the discharge occurs only between the X electrode and the Y electrode, the discharge of the M electrode and the X electrode as well as the X electrode and the Y electrode occurs. In particular, according to the first embodiment of the present invention, since the distance between the M electrode and the X electrode is closer than the distance between the X electrode and the Y electrode, the electric field applied between the M electrode and the X electrode is larger. . Therefore, the discharge between the M electrode and the X electrode plays a dominant role than the discharge between the X electrode and the Y electrode. As described above, in the first embodiment of the present invention, since the discharge between the M electrode and the X electrode having a relatively short distance at the initial stage of the sustain discharge plays a dominant role, this is called a short gap discharge.

이와 같이, 본 발명의 제1 실시예에 따르면 유지 방전 초기에 상대적으로 높은 전계가 인가되어 수행되는 숏갭 방전이 발생하기 때문에, 어드레스 기간 후 첫 번째 유지 방전 펄스 인가시 방전 셀 내에 충분한 프라이밍 전하(priming particle)가 생성되어 있지 않더라도, 충분한 방전을 수행할 수 있다. As described above, according to the first embodiment of the present invention, since a short gap discharge occurs by applying a relatively high electric field at the initial stage of sustain discharge, sufficient priming charges in the discharge cell when the first sustain discharge pulse is applied after the address period. Even if no particles are generated, sufficient discharge can be performed.

(3-2) 롱갭 방전 기간(3-2) Long gap discharge period

유지 방전의 첫 번째 유지방전 펄스를 인가한 후에는, M 전극의 전압이 일정 전압(Vs)으로 바이어스 되기 때문에, M 전극과 X 전극 사이의 방전 또는 M 전극과 Y 전극 사이의 방전(즉, 숏갭 방전)은 방전에 기여하는 정도가 작아져서 주 방전은 X 전극 및 Y 전극 사이의 방전이 되고, 결국 X 전극 및 Y 전극에 교대로 인가되는 방전 펄스 수에 의해 입력된 영상을 표시할 수 있게 된다. After applying the first sustain discharge pulse of sustain discharge, since the voltage of the M electrode is biased to a constant voltage (Vs), the discharge between the M electrode and the X electrode or the discharge between the M electrode and the Y electrode (that is, a short gap) (Discharge) contributes to the discharge so that the main discharge becomes a discharge between the X electrode and the Y electrode, and finally the image inputted by the number of discharge pulses applied alternately to the X electrode and the Y electrode can be displayed. .

즉, 도 5e의 (d)에 도시하였듯이, 정상상태의 유지 방전 기간에서는 M 전극 에는 (-) 벽전하가 계속 축적되고, X 전극 및 Y 전극에는 (-) 벽전하와 (+) 벽전하가 교대로 축적된다. That is, as shown in (d) of FIG. 5E, in the steady state discharge period, negative wall charges continue to accumulate in the M electrode, and negative wall charges and positive wall charges in the X electrode and the Y electrode. Accumulate alternately.

이처럼 본 발명의 제1 실시예에 따르면, 유지 방전 초기에는 X 전극과 M 전극(또는 Y 전극과 M 전극 사이)의 숏갭 방전에 의해 방전을 수행하기 때문에 프라이밍 파티클이 적은 상태에서도 충분한 방전을 수행하고, 정상적인 상태에서는 X 전극 및 Y 전극 사이의 롱갭 방전에 의해 방전을 수행하기 때문에 안정적인 방전을 수행할 수 있다. As described above, according to the first embodiment of the present invention, since the discharge is performed by the short gap discharge of the X electrode and the M electrode (or between the Y electrode and the M electrode) at the initial stage of the sustain discharge, sufficient discharge is performed even in a state where there are few priming particles. In the normal state, since the discharge is performed by the long gap discharge between the X electrode and the Y electrode, stable discharge can be performed.

또한, 본 발명의 제1 실시예에 따르면, X 전극과 Y 전극에 거의 대칭적인 전압 파형이 인가되기 때문에, X 전극 및 Y 전극을 구동하기 위한 회로를 거의 동일하게 설계할 수 있다. 따라서, X 전극 및 Y 전극 사이의 회로 임피던스의 차를 거의 없앨 수 있기 때문에, 유지방전 기간에서 X 전극 및 Y 전극에 인가되는 펄스 파형의 왜곡을 감소시켜 안정적인 방전을 도모할 수 있다. Further, according to the first embodiment of the present invention, since a voltage waveform which is almost symmetrical is applied to the X electrode and the Y electrode, a circuit for driving the X electrode and the Y electrode can be designed almost identically. Therefore, since the difference in circuit impedance between the X electrode and the Y electrode can be almost eliminated, it is possible to reduce the distortion of the pulse waveform applied to the X electrode and the Y electrode in the sustain discharge period, thereby achieving stable discharge.

또한, 도 6에 도시한 본 발명의 제1 실시예에 따르면 X 전극과 Y 전극의 파형은 서로 뒤바뀌어도 구동이 가능하며, 또한 어드레스 기간에서 X 전극과 Y 전극과의 파형이 서로 바뀌어도 구동이 가능하다.Further, according to the first embodiment of the present invention shown in FIG. 6, the waveforms of the X electrode and the Y electrode can be driven even if they are reversed, and the driving can be performed even if the waveforms of the X electrode and the Y electrode are changed in the address period. Do.

위에서 설명한 본 발명의 제1 실시예에 따른 구동 방법에 따르면, M 전극에는 주로 리셋 파형 및 스캔 펄스 파형이 인가되고, X 전극 및 Y 전극에는 주로 유지 전압 파형이 인가된다. 이때, M 전극에 인가되는 리셋 파형은 도 6에 도시한 리셋 파형뿐만 아니라 3 전극 구조에서 사용되는 다양한 형태의 리셋 파형이 인가될 수 있다. According to the driving method according to the first embodiment of the present invention described above, a reset waveform and a scan pulse waveform are mainly applied to the M electrode, and a sustain voltage waveform is mainly applied to the X electrode and the Y electrode. In this case, the reset waveform applied to the M electrode may be applied to various types of reset waveforms used in the three-electrode structure as well as the reset waveform shown in FIG. 6.

이러한 다양한 형태의 리셋 파형을 본 발명의 제1 실시예에 따른 4 전극 구조에 적용하는 것은 위에서 설명한 내용으로부터 당업자가 용이하게 알 수 있는 것이므로, 이하에서는 설명을 생략한다. Application of such various types of reset waveforms to the four-electrode structure according to the first embodiment of the present invention can be easily understood by those skilled in the art from the above description, and therefore, the description thereof is omitted below.

도 6은 본 발명의 실시예에 따른 플라즈마 표시 장치를 나타내는 도면이다. 6 illustrates a plasma display device according to an exemplary embodiment of the present invention.

도 6에 도시한 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 어드레스 구동부(200), Y 전극 구동부(300), X 전극 구동부(400), M 전극 구동부(500) 및 제어부(600)를 포함한다. As shown in FIG. 6, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, an address driver 200, a Y electrode driver 300, an X electrode driver 400, and an M electrode driver ( 500 and the control unit 600.

플라즈마 표시 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 배열되어 있는 다수의 Y 전극(Y1~Yn), X 전극(X1~Xn) 및 Mij 전극을 포함한다. 이때, Mij 전극은 Yi 전극 및 Xj 전극 사이에 형성되는 전극을 의미한다. The plasma display panel 100 includes a plurality of address electrodes A1 to Am arranged in the column direction, a plurality of Y electrodes Y1 to Yn, X electrodes X1 to Xn, and Mij electrodes arranged in the row direction. Include. In this case, the Mij electrode means an electrode formed between the Yi electrode and the Xj electrode.

어드레스 구동부(200)는 제어부(600)로부터 어드레스 구동 제어 신호(SA)를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다. The address driver 200 receives an address driving control signal SA from the controller 600 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode.

Y 전극 구동부(300) 및 X 전극 구동부(400)는 제어부(600)로부터 각각 Y 전극 구동신호(SY)와 X 전극 구동신호(SX)를 수신하여 Y 전극과 X 전극에 인가한다. The Y electrode driver 300 and the X electrode driver 400 receive the Y electrode driving signal SY and the X electrode driving signal SX from the controller 600 and apply them to the Y electrode and the X electrode, respectively.

M 전극 구동부(500)는 제어부(600)로부터 M 전극 구동신호(SM)를 수신하여 M 전극에 인가한다. 이때, M 전극 구동부(500) 및 X 전극 구동부(400)를 동일한 인쇄회로기판(printed circuit board; 이하 'PCB'라 함)에 설치한다면, 회로 구성을 컴팩트하게 할 수 있어 바람직하다. The M electrode driver 500 receives the M electrode driving signal SM from the controller 600 and applies the M electrode driving signal SM to the M electrode. In this case, if the M electrode driver 500 and the X electrode driver 400 are installed on the same printed circuit board (hereinafter, referred to as "PCB"), the circuit configuration can be made compact.

제어부(600)는 외부로부터 영상신호를 수신하여, 어드레스 구동제어신호(SA), Y 전극 구동신호(SY), X 전극 구동신호(SX) 및 M 전극 구동신호(SM)를 생성하여 각각 어드레스 구동부(200), Y 전극 구동부(300), X 전극 구동부(400) 및 M 전극 구동부(500)에 전달한다. The control unit 600 receives an image signal from the outside, generates an address driving control signal SA, a Y electrode driving signal SY, an X electrode driving signal SX, and an M electrode driving signal SM, respectively. 200, the Y electrode driver 300, the X electrode driver 400, and the M electrode driver 500 are transferred.

이때, 본 발명의 실시예에 따르면, Y 전극 구동부(300)와 X 전극 구동부(400)는 플라즈마 표시 패널을 기준으로 반대 측면에 배치되어 있으며, M 전극 구동부(500)는 플라즈마 표시 패널의 한쪽 면(도 6에서는 X 전극 구동부쪽)에 배치되어 있다. 즉, 본 발명의 실시예에 따르면 모든 M 전극이 플라즈마 표시 패널의 한쪽 면에 위치한 M 전극 구동부(500)에 연결되어 있다. In this case, according to the exemplary embodiment of the present invention, the Y electrode driver 300 and the X electrode driver 400 are disposed on opposite sides of the plasma display panel, and the M electrode driver 500 is disposed on one side of the plasma display panel. It is arrange | positioned at the X electrode drive part side in FIG. That is, according to the exemplary embodiment of the present invention, all of the M electrodes are connected to the M electrode driver 500 located on one side of the plasma display panel.

도 7은 본 발명의 실시예에 따른 전극 배열 구조를 나타내는 도면이다.7 is a view showing an electrode array structure according to an embodiment of the present invention.

도 7에 도시한 바와 같이, 본 발명의 실시예에 따르면, Y 전극과 X 전극 사이에 각각 M 전극이 배열되어 있다. 도 7에서는 편의상, X 전극, Y 전극 및 M 전극을 각각 구동하기 위한 구동부가 위치하는 곳에 도면 부호를 기재하였다. As shown in Fig. 7, according to the embodiment of the present invention, M electrodes are arranged between the Y electrodes and the X electrodes, respectively. In FIG. 7, for the sake of convenience, reference numerals are described where the driving units for driving the X electrodes, the Y electrodes, and the M electrodes are located.

즉, 도 7에 따르면, Y 전극을 구동하기 위한 구동부가 왼쪽부분에 배치되어 있기 때문에 Y 전극의 왼쪽 부분에 도면부호를 붙였고, X 전극 및 M 전극을 구동하기 위한 구동부가 오른쪽 부분에 배치되어 있기 때문에, X 전극 및 M 전극의 오른쪽 부분에 도면부호를 붙였다. That is, according to FIG. 7, since the driving part for driving the Y electrode is disposed at the left part, the reference numeral is attached to the left part of the Y electrode, and the driving part for driving the X electrode and the M electrode is arranged at the right part. Therefore, reference numerals are attached to the right portions of the X electrode and the M electrode.

이와 같은 전극 배열 구조에서 어드레스 기간 중 M 전극의 스캔 순서는 싱글 스캔의 경우(스캔방향이 패널의 위에서 아래쪽으로 진행한다고 가정할 때) M1,M2,M3,…,MM1,MM2,MM3 순으로 스캔된다. In this electrode array structure, the scan order of the M electrodes during the address period is M1, M2, M3,... Scanned in the order of MM1, MM2, and MM3.

한편, 본 발명의 제1 실시예에 따르면 내부 벽 전압을 이용하는 어드레스 기간에서의 어드레싱은 모든 주사 전극에 대해서 순차적으로 이루어지므로 뒤늦게 선택되는 주사 전극에서는 내부 벽 전압이 소실될 수 있으며, 이러한 벽 전압의 소실은 결국 마진을 악화시킨다.On the other hand, according to the first embodiment of the present invention, since the addressing in the address period using the internal wall voltage is performed sequentially for all the scan electrodes, the internal wall voltage may be lost in the scan electrode which is selected later. The loss eventually worsens the margin.

따라서, 본 발명의 제2 실시예에서는 내부 벽 전압 의존도를 줄이고 어드레싱 할 수 있는 플라즈마 표시 장치의 구동 방법을 제시한다.Accordingly, the second embodiment of the present invention provides a method of driving a plasma display device which can reduce and address internal wall voltage dependence.

먼저 도 8을 참조하여 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 방법에 대하여 상세하게 설명한다. 그리고 아래 설명에서 어드레스 전극(A1-Am), 주사 전극(Y1-Yn) 및 유지 전극(X1-Xn)으로 도면 부호를 표시하는 것은 모든 어드레스 전극, 주사 전극 및 유지 전극에 동일한 전압이 인가되는 것을 나타내며, 어드레스 전극(Ai) 및 주사 전극(Yj)으로 표시하는 것은 어드레스 전극 및 주사 전극 중에서 일부에만 해당 전압이 인가되는 것을 나타낸다. First, a driving method of the plasma display device according to the second exemplary embodiment of the present invention will be described in detail with reference to FIG. 8. In the following description, reference numerals denoted by the address electrodes A 1 -A m , the scan electrodes Y 1 -Y n , and the sustain electrodes X 1 -X n denote the address electrodes, the scan electrodes, and the sustain electrodes. The same voltage is applied, and the display of the address electrode A i and the scan electrode Y j indicates that only a portion of the address electrode and the scan electrode are applied.

도 8은 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다. 8 is a driving waveform diagram of a plasma display device according to a second embodiment of the present invention.

도 8에 나타낸 바와 같이, 본 발명의 제2 실시예에 따른 구동 파형은 리셋 기간, 어드레스 기간 및 유지 기간을 포함한다. 그리고 플라즈마 표시 패널에는 각 기간에서 주사 전극(Y1-Yn), 유지 전극(X1-Xn) 및 중간 전극(M 1-Mn)에 구동 전압을 인가하는 주사/유지 구동 회로(도시하지 않음)와 어드레스 전극(A1-Am)에 구동 전압 을 인가하는 어드레스 구동 회로(도시하지 않음)가 연결된다. 이러한 구동 회로와 플라즈마 표시 패널이 연결되어 하나의 플라즈마 표시 장치를 이룬다. As shown in Fig. 8, the drive waveform according to the second embodiment of the present invention includes a reset period, an address period and a sustain period. In the plasma display panel, a scan / hold driving circuit for applying a driving voltage to the scan electrodes Y 1 -Y n , the sustain electrodes X 1 -X n , and the intermediate electrodes M 1 -M n in each period (not shown) And an address driving circuit (not shown) for applying a driving voltage to the address electrodes A 1 -A m . The driving circuit and the plasma display panel are connected to form one plasma display device.

리셋 기간은 유지 기간에 형성된 벽 전하를 제거하는 기간으로, 제1 서브필드의 리셋 기간에는 모든 방전셀에 벽전하를 쌓은 후 제거하는 메인 리셋 파형을 인가하고 제2 서브필드 이후의 서브필드의 리셋 기간에는 방전셀에 벽전하를 쌓는 과정 없이 벽 전하를 제거하여 이전 서브필드에서 방전이 일어난 방전셀의 벽전하만을 제거하는 보조 리셋 파형을 인가한다. 어드레스 기간은 방전 셀 중에서 표시하고자 하는 방전 셀을 선택하는 기간이며, 유지 기간은 어드레스 기간에서 선택된 방전 셀을 방전시키는 기간이다. The reset period is a period in which the wall charges formed in the sustain period are removed, and in the reset period of the first subfield, a main reset waveform is applied to remove and accumulate wall charges in all discharge cells and reset the subfield after the second subfield. In the period, an auxiliary reset waveform is applied to remove only wall charges of the discharge cells in which the discharge occurred in the previous subfield by removing the wall charges without accumulating the wall charges in the discharge cells. The address period is a period for selecting a discharge cell to be displayed among the discharge cells, and the sustain period is a period for discharging the discharge cell selected in the address period.

먼저, 제1 서브필드의 리셋 기간에서는 메인 리셋이 인가되는 구간으로 중간 전극(M)에 Vs 전압에서 방전 개시 전압을 넘는 Vset 전압까지 점진적으로 상승하는 램프 전압을 인가한다. 이 램프 전압이 인가되는 동안에 중간 전극(M)에서 어드레스 전극(A) 및 유지 전극(X)으로 각각 미약한 방전이 일어난다. 이러한 방전에 의해 중간 전극(M)에 음(-)의 벽 전하가 축적되고 어드레스 전극(A) 및 유지 전극(X)에는 양(+)의 벽 전하가 축적된다. First, in the reset period of the first subfield, a ramp voltage that gradually rises from the voltage Vs to the voltage Vset exceeding the discharge start voltage is applied to the intermediate electrode M in the period where the main reset is applied. While this lamp voltage is applied, weak discharge occurs from the intermediate electrode M to the address electrode A and the sustain electrode X, respectively. By this discharge, negative wall charges are accumulated in the intermediate electrode M, and positive wall charges are accumulated in the address electrode A and the sustain electrode X.

다음으로, 중간 전극(M)에 Vs 전압에서 Vnf 전압까지 점진적으로 하강하는 램프 전압이 인가된다. 이때 어드레스 전극(A)에는 기준 전압(도 4에서는 0V라 가정함)이 인가되고, 유지 전극(X)은 Ve 전압으로 바이어스 된다. 그리고 방전 셀에서 어드레스 전극과 중간 전극 사이의 방전 개시 전압을 Vfay 전압이라고 했을 때, 하강 램프 전압의 마지막 전압(Vnf)은 -Vfay에 해당하는 전압이다. Next, a ramp voltage gradually falling from the voltage Vs to the voltage Vnf is applied to the intermediate electrode M. At this time, a reference voltage (assuming 0 V in FIG. 4) is applied to the address electrode A, and the sustain electrode X is biased to the Ve voltage. When the discharge start voltage between the address electrode and the intermediate electrode in the discharge cell is called Vfay voltage, the last voltage Vnf of the falling ramp voltage is a voltage corresponding to -Vfay.

일반적으로 방전 셀에서 중간 전극과 어드레스 전극 사이 또는 중간 전극과 유지 전극 사이 또는 주사 전극과 유지 전극 사이의 전압이 방전 개시 전압 이상이 되면 방전이 일어난다. 특히, 본 발명의 제2 실시예에서와 같이 완만하게 하강하는 램프 전압이 인가되어 방전이 일어나는 경우에는 방전 셀 내부의 벽 전압도 하강 램프 전압과 같은 속도로 감소하게 된다. 이러한 원리에 대해서는 미국특허공보 제5,745,086호에 상세하게 기재되어 있으므로, 이에 대한 자세한 설명은 생략한다. In general, discharge occurs in the discharge cell when the voltage between the intermediate electrode and the address electrode or between the intermediate electrode and the sustain electrode or between the scan electrode and the sustain electrode is equal to or higher than the discharge start voltage. In particular, when the ramp voltage is gently applied and discharge occurs as in the second embodiment of the present invention, the wall voltage inside the discharge cell is also reduced at the same rate as the ramp lamp voltage. Since this principle is described in detail in US Patent No. 5,745,086, detailed description thereof will be omitted.

아래에서는 도 9를 참조하여 -Vfay 전압까지 하강하는 램프 전압이 인가되는 경우의 방전 특성에 대해서 설명한다. Hereinafter , with reference to FIG. 9, the discharge characteristics when the ramp voltage falling down to the -V fay voltage is applied will be described.

도 9는 방전 셀에 하강 램프 전압이 인가되는 경우의 하강 램프 전압과 벽 전압 사이의 관계를 나타내는 도면이다. 도 9에서는 중간 전극과 어드레스 전극을 중심으로 설명하고, 하강 램프 전압이 인가되기 전에 중간 전극과 어드레스 전극에 각각 음의 전하와 양의 전하가 쌓여 있어서 일정량의 벽 전압(V0)이 형성되어 있는 것으로 가정한다. 9 is a diagram illustrating a relationship between a falling ramp voltage and a wall voltage when a falling ramp voltage is applied to a discharge cell. In FIG. 9, the middle electrode and the address electrode will be described. The negative and positive charges are accumulated on the middle electrode and the address electrode, respectively, before the falling ramp voltage is applied. Thus, a certain amount of wall voltage V 0 is formed. Assume that

도 9에 나타낸 바와 같이, 중간 전극에 인가되는 전압이 완만하게 감소하는 중에 벽 전압(Vwall)과 중간 전극에 인가된 전압(Vm)의 차이가 방전 개시 전압(Vfam )을 넘는 경우에는 방전이 일어난다. 그리고 앞에서 설명한 것처럼 방전이 일어나면 방전 셀 내부의 벽 전압(Vwall)은 하강 램프 전압(Vm)과 동일한 속도로 감소하게 된다. 이때, 하강 램프 전압(Vm)과 벽 전압(Vwall)의 차이는 방전 개시 전압(Vfam )을 유지하게 된다. 따라서 도 9에 나타낸 바와 같이, 중간 전극에 인가되는 전압(Vm)이 -Vfam 전압까지 감소하면 방전 셀 내부에서 어드레스 전극과 중간 전극 사이의 벽 전압(Vwall)은 0V가 된다. As shown in FIG. 9, when the difference between the wall voltage V wall and the voltage V m applied to the intermediate electrode exceeds the discharge start voltage V fam while the voltage applied to the intermediate electrode is slowly decreased. Discharge occurs. As described above, when discharge occurs, the wall voltage V wall inside the discharge cell decreases at the same speed as the falling ramp voltage V m . At this time, the difference between the falling ramp voltage (V m ) and the wall voltage (V wall ) is to maintain the discharge start voltage (V fam ). Therefore, as shown in FIG. 9, when the voltage V m applied to the intermediate electrode decreases to -V fam voltage, the wall voltage V wall between the address electrode and the intermediate electrode in the discharge cell becomes 0V.

그런데, 방전 셀마다 특성에 따라 방전 개시 전압에 차이가 있으므로 본 발명의 제2 실시예에서는 중간 전극에 인가되는 전압(Vm)이 모든 방전 셀에서 어드레스 전극(A1-Am)으로부터 중간 전극(M1-Mn)으로 방전이 일어날 수 있을 정도의 크기로 할 수 있다. 이때, 모든 방전 셀은 플라즈마 표시 패널에서 화면을 표시할 때 영향을 줄 수 있는 영역(유효 표시 영역)에 있는 방전 셀을 포함한다. However, since the discharge start voltage is different depending on the characteristics of each discharge cell, in the second embodiment of the present invention, the voltage V m applied to the intermediate electrode is the intermediate electrode from the address electrodes A 1 -A m in all the discharge cells. (M 1 -M n ) can be made large enough to cause a discharge. At this time, all of the discharge cells include discharge cells in an area (effective display area) that can affect when displaying a screen on the plasma display panel.

즉, 수학식 1에 나타낸 것처럼 어드레스 전극(A1-Am)에 인가되는 전압(0V)과 중간 전극(M1-Mn)에 인가되는 전압(Vnf)의 차이(VA-M,reset)가 방전 셀 중에서 방전 개시 전압(Vfam)이 가장 높은 것의 방전 개시 전압(Vf,MAX, 이하 '최대 방전 개시 전압'이라 함)보다 크게 한다. 이때, Vnf 전압의 크기(|Vnf|)가 최대 방전 개시 전압(Vf,MAX)보다 너무 크면 음의 벽 전압이 형성되므로, Vnf 전압의 크기(|Vnf|)는 최대 방전 개시 전압(Vf,MAX)과 동일한 것이 바람직하다. That is, as shown in Equation 1, the difference between the voltage (0V) applied to the address electrodes A 1 -A m and the voltage V nf applied to the intermediate electrodes M 1 -M n (V AM, reset ) Among the discharge cells, the discharge start voltage V fam is greater than the discharge start voltage (V f, MAX , hereinafter referred to as 'maximum discharge start voltage') of the highest. At this time, if the magnitude of the voltage V nf (| V nf |) is too large than the maximum discharge initiation voltage (V f, MAX ) , a negative wall voltage is formed. Therefore, the magnitude of the voltage V nf (| V nf |) is the maximum discharge initiation. It is preferable that the voltage V f and MAX be the same.

Figure 112004047703773-pat00001
Figure 112004047703773-pat00001

이와 같이, 중간 전극(M1-Mn)에 Vnf 전압까지 하강하는 램프 전압이 인가되면, 모든 방전 셀에서 벽 전압이 제거된다. 그리고 Vnf 전압의 크기(|Vnf|)를 최대 방전 개시 전압(Vf,MAX)으로 하면, 방전 개시 전압(Vf)이 최대 방전 개시 전압(Vf,MAX)보다 작은 방전 셀에서는 반대로 음의 벽 전압이 생성될 수 있다. 즉, 어드레스 전극(A1-Am)에 음의 벽 전하가 형성되고 중간 전극(M1-Mn)에 음의 벽 전하가 형성될 수 있다. 이때, 생성된 벽 전압은 어드레스 기간에서 방전 셀 간의 불균일을 해소할 수 있는 전압이 된다. As such, when a ramp voltage falling to the Vnf voltage is applied to the intermediate electrodes M 1 -M n , the wall voltage is removed from all the discharge cells. If the magnitude of the Vnf voltage (| Vnf |) is set to the maximum discharge start voltage (V f, MAX ), the discharge start voltage (V f ) is negative in the discharge cell smaller than the maximum discharge start voltage (V f, MAX ). Wall voltage can be generated. That is, negative wall charges may be formed at the address electrodes A 1 -A m and negative wall charges may be formed at the intermediate electrodes M 1 -M n . At this time, the generated wall voltage becomes a voltage capable of solving the nonuniformity between the discharge cells in the address period.

이어서, 어드레스 기간에서는 먼저 중간 전극(M1-Mn)과 유지 전극(X1-X n)을 각각 기준 전압(0V) 및 Ve 전압으로 유지한 다음 표시하고자 하는 방전 셀을 선택하기 위해 중간 전극(M1-Mn)과 어드레스 전극(A1-Am)에 전압을 인가한다. 즉, 먼저 첫 번째 행의 중간 전극(M1)에 음의 전압인 VscL 전압을 인가하는 동시에 첫 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(Ai)에 양의 전압인 VscH 전압을 인가한다. 도 8에서는 VscL 전압을 리셋 기간에서의 Vnf 전압과 동일한 레벨로 하였다. Subsequently, in the address period, the intermediate electrodes M 1 -M n and the sustain electrodes X 1 -X n are first maintained at the reference voltage (0 V) and V e voltage, respectively, and then the intermediate cells are selected to select the discharge cells to be displayed. Voltages are applied to the electrodes M 1 -M n and the address electrodes A 1 -A m . That is, first, a negative voltage VscL is applied to the middle electrode M 1 of the first row, and a positive VscH voltage is applied to the address electrode A i located in the discharge cell to be displayed in the first row. Is authorized. In Fig. 8, the VscL voltage is set at the same level as the Vnf voltage in the reset period.

그러면 수학식 2에 나타낸 것처럼 어드레스 기간에서 선택된 방전 셀에서의 어드레스 전극(Ai)과 중간 전극(M1)의 전압의 차이(VA-M,address)가 항상 최대 방전 개시 전압(Vf,MAX)보다 커지게 된다. Then, as shown in Equation 2, the difference between the voltage V AM, address of the address electrode A i and the intermediate electrode M 1 in the selected discharge cell in the address period is always the maximum discharge start voltage V f , MAX . It becomes bigger.

Figure 112004047703773-pat00002
Figure 112004047703773-pat00002

따라서, VscH 전압이 인가된 어드레스 전극(Ai)과 VscL 전압이 인가된 중간 전극(M1)에 의해 형성되는 방전 셀에서는 어드레스 전극(Ai)과 중간 전극(M1 ) 사이 및 유지 전극(X1)과 중간 전극(M1) 사이에서 어드레스 방전이 일어난다. 그 결과 중간 전극(M1)에는 양의 벽 전하가 형성되고 유지 전극(X1)에는 음의 벽 전하가 형성된다. 또한 어드레스 전극(Ai)에도 음의 벽 전하가 형성된다. Therefore, in the discharge cell formed by the address electrode A i to which the VscH voltage is applied and the intermediate electrode M 1 to which the VscL voltage is applied, between the address electrode A i and the intermediate electrode M 1 and the sustain electrode ( An address discharge occurs between X 1 ) and the intermediate electrode M 1 . As a result, a positive wall charge is formed at the intermediate electrode M 1 and a negative wall charge is formed at the sustain electrode X 1 . A negative wall charge is also formed on the address electrode A i .

다음, 두 번째 행의 중간 전극(M2)에 VscL 전압을 인가하면서 두 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(Ai)에 VscH 전압을 인가한다. 그러면 앞에서 설명한 것처럼 VscH 전압이 인가된 어드레스 전극(Ai)과 VscL 전압이 인가된 중간 전극(M2)에 의해 형성되는 방전 셀에서 어드레스 방전이 일어나서 방전 셀에 벽 전하가 형성된다. 마찬가지로 나머지 행의 중간 전극(M3-Mn)에 대해서는 순차적으로 VscL 전압을 인가하면서 표시하고자 하는 방전 셀에 위치하는 어드레스 전극에 VscH 전압을 인가하여, 벽 전하를 형성한다. Next, the VscH voltage is applied to the address electrode A i located in the discharge cell to be displayed in the second row while applying the VscL voltage to the middle electrode M 2 of the second row. Then, as described above, the address discharge occurs in the discharge cell formed by the address electrode A i to which the VscH voltage is applied and the intermediate electrode M 2 to which the VscL voltage is applied, thereby forming wall charges in the discharge cell. Similarly, while applying the VscL voltage to the middle electrodes M 3 -M n in the remaining rows, the VscH voltage is applied to the address electrodes located in the discharge cells to be displayed, thereby forming wall charges.

유지 기간에서는 중간 전극(M1-Mn)을 Vs 전압으로 바이어스 한 상태에서 먼저 주사 전극(Y1-Yn)에 Vs 전압을 인가하면서 유지 전극(X1-X n)에 기준 전압(0V)을 인가한다. 그러면 어드레스 기간에서 선택된 방전 셀에서는, 중간 전극(Mj)과 유지 전극(Xj) 사이의 전압과 중간 전극(Mj)과 유지 전극(Xj) 사이의 전압이 V s 전압에 어드레스 기간에서 형성된 중간 전극(Mj)의 양의 벽 전하와 유지 전극(Xj)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 중간 전극과 유지 전극 사이의 방전 개시 전압(Vfxm)을 넘게 된다. 따라서 중간 전극(Mj)과 유지 전극(Xj) 사이에서 유지 방전이 일어난다. 또한, 주사 전극(Yj)과 유지 전극(Xj) 사이에서도 유지 방전이 일어난다. 그리고 이 유지 방전이 일어난 방전 셀의 주사 전극(Yj)과 유지 전극(Xj)에는 각각 음의 벽 전하와 양의 벽 전하가 형성된다. In the sustain period, the reference voltage to the intermediate electrodes (M 1 -M n) to V s first scanning electrode in a state biased to a voltage (Y 1 -Y n) sustain electrodes (X 1 -X n) while applying a voltage V s in Apply (0V). Then, in the discharge cell selected in the address period, an intermediate electrode (M j) and the sustain electrode voltage between the (X j) and the intermediate electrode (M j) and the sustain electrode is a voltage between the (X j) in the address period to V s voltage Since the wall voltage due to the positive wall charge of the formed intermediate electrode M j and the negative wall charge of the sustain electrode X j is added, the discharge start voltage V fxm between the intermediate electrode and the sustain electrode is exceeded . Therefore, sustain discharge occurs between the intermediate electrode M j and the sustain electrode X j . In addition, sustain discharge also occurs between scan electrode Y j and sustain electrode X j . A negative wall charge and a positive wall charge are formed in the scan electrode Y j and the sustain electrode X j of the discharge cell in which the sustain discharge has occurred.

다음, 주사 전극(Y1-Yn)에 0V가 인가되고 유지 전극(X1-Xn)에 Vs 전압이 인가된다. 앞에서 유지 방전이 일어난 방전 셀에서는, 유지 전극(Xj)과 주사 전극(Yj) 사이의 전압이 Vs 전압에 앞의 유지 방전에서 형성된 유지 전극(Xj)의 양의 벽 전하와 주사 전극(Yj)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 주사 전극과 유지 전극 사이의 방전 개시 전압(Vfxy)을 넘게 된다. 따라서 주사 전극(Yj)과 유지 전극(Xj) 사이에서 유지 방전이 일어나고, 유지 방전이 일어난 방전 셀의 주사 전극(Yj)과 유지 전극(Xj)에는 각각 양의 벽 전하와 음의 벽 전하가 형성된다. The next scanning electrode (Y 1 -Y n) 0V is applied is applied with a voltage V s to the sustain electrodes (X 1 -X n). In the discharge cell in which the sustain discharge has occurred previously, the positive wall charge and the scan electrode of the sustain electrode X j formed at the sustain discharge before the voltage between the sustain electrode X j and the scan electrode Y j are equal to the voltage V s. Since the wall voltage due to the negative wall charge of (Y j ) is added, the discharge start voltage V fxy between the scan electrode and the sustain electrode is exceeded . Therefore, the scan electrode occurs and the sustain discharge between (Y j) and the sustain electrode (X j), maintaining the scan electrode of the discharge cell the discharge takes place (Y j) and the sustain electrode (X j), the respective amounts of the wall charges and the negative Wall charges are formed.

이후, 동일한 방법으로 Vs 전압과 0V가 주사 전극(Y1-Yn)과 유지 전극(X 1-Xn)에 교대로 인가되어 유지 방전이 계속 행해진다. 그리고 마지막 유지 방전은 주사 전극(Y1-Yn)에 Vs 전압이 인가되고 유지 전극(X1-Xn)에 0V가 인가된 상태에서 일어난다. 마지막 유지 방전 이후에는 앞에서 설명한 리셋 기간부터 시작하는 서브필드가 이어진다. Thereafter, in the same manner, the voltage V s and 0 V are alternately applied to the scan electrodes Y 1 -Y n and the sustain electrodes X 1 -X n to continue sustain discharge. The last sustain discharge occurs in a state where a voltage V s is applied to the scan electrodes Y 1 -Y n and 0 V is applied to the sustain electrodes X 1 -X n . After the last sustain discharge, subfields starting from the reset period described above are continued.

다음으로, 제2 서브필드의 리셋 기간에서는 보조 리셋이 인가되는 구간으로 중간 전극(M)에 Vs 전압에서 Vnf 전압까지 완만하게 하강하는 램프 전압이 인가된다. 이때 제1 서브필드의 리셋 기간에서와 같이 어드레스 전극(A)에는 기준 전압(0V)이 인가되고, 유지 전극(X)은 Ve 전압으로 바이어스된다. 즉, 제 1 서브필드의 리셋 기간에서 인가된 하강 램프 전압과 동일한 전압이 중간 전극(M)에 인가된다. 그러면, 제1 서브필드에서 선택된 방전 셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다. 이때, 제1 서브필드의 리셋 기간에서와 같이 제2 서브필드의 리셋 기간에서는 중간 전극(M)과 어드레스 전극(A)사이에 존재하던 벽 전하가 완전히 소거된다. 다시 말하면, 제1 서브필드에서 선택된 셀에 대해서만 제2 서브필드의 리셋 기간에 의해 약한 방전이 발생하여 중간 전극과 어드레스 전극 사이에 존재하던 벽전하가 완전히 소거된다. Next, in the reset period of the second subfield, a ramp voltage that is gently lowered from the voltage Vs to the voltage Vnf is applied to the intermediate electrode M in the period where the auxiliary reset is applied. At this time, as in the reset period of the first subfield, the reference voltage 0V is applied to the address electrode A, and the sustain electrode X is biased to the Ve voltage. That is, the same voltage as the falling ramp voltage applied in the reset period of the first subfield is applied to the intermediate electrode M. FIG. Then, weak discharge occurs in the discharge cell selected in the first subfield, and no discharge occurs in the discharge cell that is not selected. At this time, in the reset period of the second subfield, as in the reset period of the first subfield, the wall charge existing between the intermediate electrode M and the address electrode A is completely erased. In other words, weak discharge occurs only in the cells selected in the first subfield by the reset period of the second subfield, and the wall charges existing between the intermediate electrode and the address electrode are completely erased.

제2 서브필드의 어드레스 기간과 유지 기간에 인가되는 파형은 제1 서브필드와 동일하므로 이하에서는 설명을 생략한다. 여기서, 제3 서브필드 내지 제8 서브 필드는 제2 서브필드와 동일한 파형이 인가될 수 있을 뿐만 아니라 제3 서브필드 내지 제8 서브필드 중 임의의 서브필드에서 제1 서브필드와 같은 파형이 인가될 수 있다. Since the waveforms applied to the address period and the sustain period of the second subfield are the same as the first subfield, the description thereof will be omitted below. Here, not only the same waveform as the second subfield may be applied to the third to eighth subfields, but also the same waveform as the first subfield is applied to any of the third to eighth subfields. Can be.

이와 같이 본 발명의 제2 실시예에 의하면, 어드레스 기간에서 표시하고자 하는 방전 셀의 어드레스 전극과 중간 전극의 전압 차이를 최대 방전 개시 전압보다 크게 함으로써, 리셋 기간에서 벽 전하가 형성되지 않아도 어드레스 방전이 일어난다. 따라서 어드레스 방전이 리셋 기간에서 형성된 벽 전하의 영향을 받지 않으므로 벽 전하 소실로 인한 마진 악화의 문제점이 없어진다. As described above, according to the second embodiment of the present invention, the address difference between the address electrode and the intermediate electrode of the discharge cell to be displayed in the address period is made larger than the maximum discharge start voltage, so that the address discharge is not generated even in the reset period. Happens. Therefore, since the address discharge is not affected by the wall charges formed in the reset period, the problem of margin deterioration due to the wall charges disappears.

그리고 본 발명의 제2 실시예에서는 VscL 전압을 Vnf 전압과 동일하게 함으로써, VscL 전압과 Vnf 전압을 동일한 전원에서 공급할 수 있으므로 주사 전극을 구동하기 위한 회로가 간단해진다. In the second embodiment of the present invention, the VscL voltage and the Vnf voltage can be supplied from the same power supply, thereby simplifying the circuit for driving the scan electrode.

이상, 본 발명의 제2 실시예에서는 기준 전압을 0V로 가정하여 설명하였지만, 이와는 달리 기준 전압을 다른 전압으로 할 수도 있다. 그리고 Va 전압과 VscL 전압의 차이가 최대 방전 개시 전압보다 크게 할 수 있다면 VscL 전압을 Vnf 전압과 다르게 할 수도 있다. In the second embodiment of the present invention, the reference voltage is assumed to be 0 V. However, the reference voltage may be another voltage. And Va voltage and VscL If the voltage difference can be made larger than the maximum discharge start voltage, the VscL voltage may be different from the Vnf voltage.

다음, 본 발명의 제2 실시예에서 설명한 어드레스 전극과 중간 전극 사이의 방전 개시 전압(Vfam), 유지 전극과 중간 전극 사이의 방전 개시 전압(Vfxm) 및 V s 전압 사이의 관계에 대해서 설명한다.Next, the relationship between the discharge start voltage V fam between the address electrode and the intermediate electrode, the discharge start voltage V fxm and the V s voltage between the sustain electrode and the intermediate electrode described in the second embodiment of the present invention will be described. do.

플라즈마 표시 패널에 방전은 양이온이 음극에 충돌될 때 방출되는 2차 전자 의 양에 의해 결정되며, 이를

Figure 112004047703773-pat00003
프로세스라 한다. 따라서 2차 전자 방출 계수(
Figure 112004047703773-pat00004
)가 낮은 물질로 덮여 있는 전극이 음극으로 작용하는 경우보다 2차 전자 방출 계수(
Figure 112004047703773-pat00005
)가 낮은 물질로 덮여 있는 전극이 음극으로 작용하는 경우의 방전 개시 전압이 더 낮다. 그런데, 4전극 플라즈마 표시 패널에서, 배면 기판에 형성되는 어드레스 전극은 색상 표현을 위해 형광체로 덮여 있고, 전면 기판에 형성되는 주사 전극과 유지 전극 및 중간 전극은 유지방전을 위해 MgO 보호막으로 덮여 있다. 여기서 MgO 보호막은 2차 전자 방출 계수가 높은 반면 형광체층은 2차 전자 방출 계수가 낮다. 그리고 주사 전극과 유지 전극은 대칭으로 형성되어 있는 반면, 어드레스 전극과 중간 전극은 비대칭으로 형성되어 있으므로, 어드레스 전극과 중간 전극 사이의 방전 개시 전압은 어드레스 전극이 양극으로 작용하는 경우와 음극으로 작용하는 경우에 달라질 수 있다. The discharge in the plasma display panel is determined by the amount of secondary electrons emitted when a cation impinges on the cathode.
Figure 112004047703773-pat00003
It is called a process. Therefore, the secondary electron emission coefficient (
Figure 112004047703773-pat00004
Secondary electron emission coefficient (
Figure 112004047703773-pat00005
The discharge start voltage is lower when an electrode covered with a material having a low) acts as a cathode. In the four-electrode plasma display panel, however, the address electrode formed on the rear substrate is covered with phosphor for color expression, and the scan electrode, sustain electrode and intermediate electrode formed on the front substrate are covered with MgO protective film for sustain discharge. The MgO passivation layer has a high secondary electron emission coefficient while the phosphor layer has a low secondary electron emission coefficient. Since the scan electrode and the sustain electrode are symmetrically formed, while the address electrode and the intermediate electrode are formed asymmetrically, the discharge start voltage between the address electrode and the intermediate electrode acts as a cathode when the address electrode acts as an anode and as a cathode. May vary.

즉, 형광체로 덮여 있는 어드레스 전극이 양극으로 작용하고 유전체층으로 덮여 있는 중간 전극이 음극으로 작용하는 경우의 방전 개시 전압(Vfam)이 어드레스 전극이 음극으로 작용하고 중간 전극이 양극으로 작용하는 경우의 방전 개시 전압(Vfma)보다 낮다. 그리고 통상적으로 어드레스 전극이 양극일 때의 방전 개시 전압(Vfam), 어드레스 전극이 음극일 때의 방전 개시 전압(Vfma) 및 중간 전극과 유지 전극 사이의 방전 개시 전압(Vfxm) 사이에는 수학식 3의 관계가 성립한다. 물론 이러한 관계는 방전 셀의 상태에 따라서 달라질 수도 있다.That is, the discharge start voltage (V fam ) when the address electrode covered with the phosphor acts as the anode and the intermediate electrode covered with the dielectric layer acts as the cathode is used when the address electrode acts as the cathode and the intermediate electrode acts as the anode. It is lower than the discharge start voltage V fma . In general, between the discharge start voltage (V fam ) when the address electrode is the anode, the discharge start voltage (V fma ) when the address electrode is the cathode, and the discharge start voltage (V fxm ) between the intermediate electrode and the sustain electrode. Equation 3 holds. Of course, this relationship may vary depending on the state of the discharge cell.

Figure 112004047703773-pat00006
Figure 112004047703773-pat00006

리셋 기간 및 어드레스 기간에서는 중간 전극이 음극으로 작용하므로, 어드레스 전극과 중간 전극 사이의 방전 개시 전압(Vfam)은 수학식 3의 관계로부터 수학식 4의 관계가 성립한다. 그리고 어드레스 기간에서 어드레스가 안된 방전 셀에서는 유지 방전이 일어나지 않아야 하므로, Vs 전압도 수학식 5와 같이 중간 전극과 유지 전극 사이의 방전 개시 전압(Vfxy)보다 낮은 전압이다.Since the intermediate electrode acts as the cathode in the reset period and the address period, the discharge start voltage V fam between the address electrode and the intermediate electrode is the relationship of equation (4) from the relationship of equation (3). Since the sustain discharge should not occur in the discharge cells not addressed in the address period, the V s voltage is also lower than the discharge start voltage V fxy between the intermediate electrode and the sustain electrode as shown in Equation (5).

Figure 112004047703773-pat00007
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Figure 112004047703773-pat00008
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그리고 본 발명의 제2 실시예에서는 리셋 기간에서 어드레스 전극과 중간 전극 사이의 벽 전압을 0V에 가깝도록 하였으므로, 어드레스 기간에서 어드레스가 안된 방전 셀에서는 유지 기간에서 중간 전극과 어드레스 전극 사이, 주사 전극과 어드레스 전극 사이 및 유지 전극과 어드레스 전극 사이에서도 연속적으로 방전이 일어나지 않아야 한다. 바꾸어 말하면, 연속적으로 방전이 일어나는 경우는 중간 전극에 Vs 전압이 인가되어 중간 전극과 어드레스 전극 사이에서 방전이 일어나고, 이 방전에 의해 어드레스 전극에 양의 벽 전하가 형성된 경우에 유지 전극에 Vs 전압이 인가될 때도 유지 전극과 어드레스 전극 사이에서 방전이 일어나는 경우이다. 그런데, 유지 전극과 중간 전극은 대칭 전극이므로 유지 전극과 어드레스 전극 사이의 방전개시전압은 Vfam 전압과 동일하고, 중간 전극과 어드레스 전극의 방전에 의해 유지 전극에 양의 벽 전하가 쌓이는 경우에 유지 전극과 어드레스 전극에 형성되는 벽 전압은 Vfam 전압을 넘을 수 없다. 따라서 중간 전극과 어드레스 전극 사이의 방전에 의해 유지 전극에 양의 벽 전하가 형성된 후 유지 전극에 Vs 전압이 인가될 때 방전이 일어나지 않기 위해서는 수학식 6의 관계, 즉 Vfam 전압이 Vs/2 전압보다 클 필요가 있다. In the second embodiment of the present invention, since the wall voltage between the address electrode and the intermediate electrode is close to 0 V in the reset period, in the discharge cells not addressed in the address period, between the intermediate electrode and the address electrode, the scan electrode and the scan electrode in the sustain period. Discharge should not occur continuously between the address electrodes and between the sustain electrode and the address electrodes. In other words, when the continuous discharge to take place is the V s voltage to the intermediate electrode is discharge occurs between the intermediate electrode and the address electrode, the sustain electrode when the discharge to the amount of wall charges on the address electrode formed by V s The discharge occurs between the sustain electrode and the address electrode even when a voltage is applied. However, since the sustain electrode and the intermediate electrode are symmetrical electrodes, the discharge start voltage between the sustain electrode and the address electrode is equal to the V fam voltage, and is maintained when positive wall charges accumulate on the sustain electrode due to the discharge of the intermediate electrode and the address electrode. The wall voltage formed on the electrode and the address electrode cannot exceed the V fam voltage. Therefore, in order that no discharge occurs when a positive wall charge is formed on the sustain electrode by the discharge between the intermediate electrode and the address electrode, when the V s voltage is applied to the sustain electrode, the relationship of Equation 6, that is, the V fam voltage is V s / Need to be greater than 2 voltages.

Figure 112004047703773-pat00009
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수학식 4 내지 6의 관계를 종합하여 보면, Vfam 전압은 Vs/2보다 높은 전압으로 설정할 필요가 있고, 또한 Vfam 전압과 Vs 전압 모두 Vfxm 전압보다 일정 전압 이상 낮아야 하므로 Vfam 전압은 Vs 전압 근방에서 결정될 수 있다. 즉, 수학식 7과 같은 관계가 성립한다. 실험으로 측정하였을 때

Figure 112004047703773-pat00010
는 0에서 30V 사이의 전압을 가진다.Based on these relations given by the expressions 4 to 6, V fam voltage V s / 2, and more needs to be set to a high voltage, and therefore lower than the constant voltage than V fxm voltage both V fam voltage and V s the voltage V fam voltage Can be determined near the V s voltage. In other words, the relationship as shown in equation (7) holds. When measured by experiment
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Has a voltage between 0 and 30V.

Figure 112004047703773-pat00011
Figure 112004047703773-pat00011

도 8에서는 리셋 기간 및 어드레스 기간에서 유지 전극(X1-Xn)에 인가되는 Ve 전압을 양의 전압으로 표현하였다. 어드레스 기간에서 중간 전극(Mj)과 어드레스 전극(Ai) 사이의 방전에 의해 중간 전극(Mj)과 유지 전극(Xj) 사이에서 방전이 일어날 수 있다면 Ve 전압은 다른 전압일 수도 있다. 예를 들어 Ve 전압은 0V 또는 음의 전압일 수도 있다. In FIG. 8, the voltage V e applied to the sustain electrodes X 1- X n in the reset period and the address period is expressed as a positive voltage. If the discharge can occur between the middle electrode M j and the sustain electrode X j by the discharge between the middle electrode M j and the address electrode A i in the address period, the voltage V e may be another voltage. . For example, the V e voltage may be 0 V or a negative voltage.

이상, 본 발명의 제2 실시예에서는 리셋 기간에서 어드레스 전극에 인가되는 전압을 0V로 하여 설명하였지만, 어드레스 전극과 중간 전극 사이의 벽 전압은 어드레스 전극과 중간 전극에 인가되는 전압의 차에 의해 결정이 되므로 어드레스 전극과 중간 전극에 인가되는 전압의 차가 본 발명의 실시예와 동일한 관계를 만족한다면 어드레스 전극과 중간 전극에 인가되는 전압을 다르게 설정할 수 있다. In the second embodiment of the present invention, the voltage applied to the address electrode in the reset period is described as 0 V. However, the wall voltage between the address electrode and the intermediate electrode is determined by the difference between the voltages applied to the address electrode and the intermediate electrode. Therefore, if the difference between the voltage applied to the address electrode and the intermediate electrode satisfies the same relationship as in the embodiment of the present invention, the voltage applied to the address electrode and the intermediate electrode can be set differently.

그리고 본 발명의 제2 실시예에서는 리셋 기간에서 램프 형태의 전압이 중간 전극에 인가되는 것으로 하여 설명하였지만, 램프 형태 이외에 약방전을 일으키면서 벽 전하를 제어할 수 있는 다른 형태의 전압을 중간 전극에 인가할 수도 있다. 이러한 형태의 전압은 시간 변화에 따라 점진적으로 전압 레벨이 변화하는 전압이다. In the second embodiment of the present invention, a voltage in the form of a lamp is applied to the intermediate electrode in the reset period. However, in addition to the lamp, another type of voltage capable of controlling wall charge while causing weak discharge is applied to the intermediate electrode. May be authorized. This type of voltage is a voltage whose voltage level changes gradually over time.

이와 같이 본 발명에 의하면, 어드레스 방전이 리셋 기간에서 형성된 벽 전하의 영향을 받지 않으므로 벽 전하 소실로 인한 마진 악화의 문제점이 없어진다. 그리고 발광하지 않는 방전 셀에서 리셋 기간에서의 방전의 양이 줄어들므로 명암비가 좋아진다. Thus, according to the present invention, since the address discharge is not affected by the wall charges formed in the reset period, the problem of margin deterioration due to the wall charges disappears. Since the amount of discharge in the reset period is reduced in the discharge cells that do not emit light, the contrast ratio is improved.

한편, 최근에는 플라즈마 표시 장치의 효율을 향상시키기 위한 방법으로 방전 가스 중 제논(Xe)의 비율을 10% 이상으로 높여서 사용하는데, Xe의 비율이 높아질수록 방전 개시 전압도 높아진다. 따라서 상승 램프 시작 전압을 Vs 전압 이상으로 높일 수 있다. Recently, the ratio of xenon (Xe) in the discharge gas is increased to 10% or more as a method for improving the efficiency of the plasma display device. As the ratio of Xe increases, the discharge start voltage also increases. Therefore, the rising ramp start voltage can be increased above the Vs voltage.

그런데 상승 램프 시작 전압을 높이기 위하여 별도의 전원을 사용하게 되면 제작비용이 상승한다. 그러므로 본 발명의 제3 실시예에서는 도 10에 도시한 바와 같이 어드레스 기간에 비주사 전압을 공급하는 전원을 이용하여 상승 램프 시작 전압을 (Vs+VscH) 전압으로 높였다.However, if a separate power source is used to increase the rising ramp starting voltage, the manufacturing cost increases. Therefore, in the third embodiment of the present invention, as shown in FIG. 10, the rising ramp start voltage is increased to the voltage (Vs + VscH) by using a power supply for supplying the non-scan voltage in the address period.

도 11은 본 발명의 제3 실시예에 따른 구동 회로도와 리셋 기간에서의 전류 경로를 나타낸 것이다.11 shows a driving circuit diagram and a current path in a reset period according to the third embodiment of the present invention.

도 11에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 구동회로는 Y 전극 구동부(300), X 전극 구동부(400) 및 중간 전극 구동부(500)를 포함한다.As shown in FIG. 11, the driving circuit according to the third embodiment of the present invention includes a Y electrode driver 300, an X electrode driver 400, and an intermediate electrode driver 500.

Y 전극 구동부(300)는 전압(Vs)을 공급하는 전원단(Vs)과 접지단(GND) 사이에 연결된 스위치(Ys, Yg)를 포함한다. 또한, Y 전극 구동부(300)는 전력 회수용 커패시터(Cyr), 인덕터(Ly), 충전 경로를 형성하는 스위치(Yr)와 다이오드(YDr), 방전 경로를 형성하는 스위치(Yf)와 다이오드(YDf) 및 클램핑 다이오드(YDCH, YDCL)를 포함한다. The Y electrode driver 300 includes switches Ys and Yg connected between a power terminal Vs for supplying a voltage Vs and a ground terminal GND. In addition, the Y electrode driver 300 includes a power recovery capacitor Cyr, an inductor Ly, a switch Yr and a diode YDr forming a charging path, a switch Yf and a diode YDf forming a discharge path. ) And clamping diodes (YDCH, YDCL).

클램핑 다이오드(YDCH)는 오버슈트 등에 의해 스위치(Yf)의 드레인 전압이 전압(Vs) 이상으로 올라가지 않도록 하며, 스위치(Yf)의 드레인과 전원(Vs) 사이에 연결된다. 또한, 클램핑 다이오드(YDCL)는 언더슈트 등에 의해 스위치(Yr)의 전압이 0V 이하로 내려가지 않도록 하며, 스위치(Yr)의 소스와 접지단(GND) 사이에 연결된다. The clamping diode YDCH prevents the drain voltage of the switch Yf from rising above the voltage Vs due to overshoot, and is connected between the drain of the switch Yf and the power supply Vs. In addition, the clamping diode YDCL prevents the voltage of the switch Yr from being lowered to 0 V or less by an undershoot, and is connected between the source of the switch Yr and the ground terminal GND.

또한, Y 전극 구동부(300)는 전원(Ve)에 연결되며 소거 기간에 램프 형태로 점진적으로 상승하는 파형을 인가하는 램프 스위치(Yer)를 포함한다. In addition, the Y electrode driver 300 includes a lamp switch Yer that is connected to the power source Ve and applies a waveform that gradually rises in the form of a lamp in the erase period.

X 전극 구동부(400)는 전압(Vs)을 공급하는 전원단(Vs)과 접지단(GND) 사이에 연결된 스위치(Ys, Yg)와, 전력 회수용 커패시터(Cxr), 인덕터(Lx), 충전 경로를 형성하는 스위치(Xr)와 다이오드(XDr), 방전 경로를 형성하는 스위치(Xf)와 다이오드(XDf) 및 클램핑 다이오드(XDCH, XDCL)를 포함한다. 또한, 하강 리셋 기간 및 어드레스 기간에 Vb 전압을 인가하기 위한 전원(Vb)과 스위치(Xb)를 포함한다.The X electrode driver 400 includes a switch (Ys, Yg) connected between a power supply terminal (Vs) and a ground terminal (GND) for supplying a voltage (Vs), a power recovery capacitor (Cxr), an inductor (Lx), and a charge. And a switch Xr and a diode XDr forming a path, a switch Xf and a diode XDf and a clamping diode XDCH and XDCL forming a discharge path. It also includes a power supply Vb and a switch Xb for applying the Vb voltage in the falling reset period and the address period.

M 전극 구동부(500)는 전원단(Vs)과 접지단(GND) 사이에 연결된 스위치(Ms, Mg), 리셋 기간에서 점진적으로 상승하는 리셋 파형을 생성하는 상승 램프 스위치(Mrr), 점진적으로 하강하는 리셋 파형을 생성하는 하강 램프부 스위치(Mfr), 전원(Vset-Vs-VscH), 전압(Vset)을 충전하여 플로팅 전원으로 동작하는 커패시터(Cset) 및 전류의 역류를 방지하기 위하여 메인 패스에 형성되는 스위치(Mpp)를 포함한다. The M electrode driver 500 includes the switches Ms and Mg connected between the power supply terminal Vs and the ground terminal GND, a rising ramp switch Mrr that gradually generates a reset waveform that gradually rises in the reset period, and gradually descends. Charges the down ramp switch (Mfr), the power supply (Vset-Vs-VscH), and the voltage (Vset) to generate a reset waveform to the main path to prevent backflow of the capacitor (Cset) and current operating as a floating power supply. It includes a switch (Mpp) is formed.

또한, 어드레스 기간에서 주사펄스를 생성하며 선택되지 않는 M 전극에 인가되는 전압을 공급하는 전원(VscH)과 선택된 M 전극에 인가되는 전압을 공급하는 전원(VscL) 사이에 연결되어 전압(VscH-VscL)을 저장하고 있는 커패시터(Csc), 전압(VscL)을 공급하는 스위치(Msc) 및 M 전극에 각각 연결되는 다수의 스캔 드라이버 IC를 포함한다. 스캔 드라이버 IC는 M 전극에 고전압(VscH)과 저전압(VscL)을 각각 공급하는 두 개의 스위치(MH, ML)를 포함한다.In addition, a voltage is generated between the power supply VscH for generating a scan pulse in an address period and supplying a voltage applied to an unselected M electrode and a power supply VscL for supplying a voltage applied to a selected M electrode. ) And a plurality of scan driver ICs respectively connected to a capacitor Csc, a switch Msc for supplying a voltage VscL, and an M electrode. The scan driver IC includes two switches (MH and ML) for supplying a high voltage (VscH) and a low voltage (VscL) to the M electrode, respectively.

다음, 본 발명의 제3 실시예에 따른 구동 회로의 리셋 기간에서의 동작에 대하여 설명한다.Next, operation in the reset period of the driving circuit according to the third embodiment of the present invention will be described.

먼저, 리셋 기간에서 스위치(Ms, Mpp)와 스캔 IC의 스위치(MH)를 턴 온 시킨다. 이때, 커패시터(Csc)에는 전압(VscH)이 충전되어 있으므로 스위치(Ms)-스위치(Mpp)-스위치(pn)-커패시터(Csc)-스위치(MH)의 전류 경로를 통하여 중간 전극에는 전압(Vs+VscH)이 인가된다.First, the switches Ms and Mpp and the switch MH of the scan IC are turned on in the reset period. At this time, since the voltage VscH is charged in the capacitor Csc, the voltage Vs is applied to the intermediate electrode through the current path of the switch Ms-switch Mpp-switch pn-capacitor Csc-switch MH. + VscH) is applied.

이후, 스위치(Mpp)를 오프시키고 스위치(Ms,MH)를 온 시킨 상태에서 스위치(Mrr)를 온 시키면 플로팅 전원(Cset)에 의해 중간 전극에는 전압(Vs+VscH)부터 전압(Vset)까지 램프로 상승하는 전압이 인가된다. Then, when the switch Mpp is turned off and the switch Mrr is turned on while the switches Ms and MH are turned on, the voltage from the voltage Vs + VscH to the voltage Vset is applied to the intermediate electrode by the floating power supply Cset. Rising voltage is applied.

다음, 스위치(Mrr)를 턴 오프하고 스위치(Mpp)를 턴 온하면 다시 스위치(Ms)-스위치(Mpp)-스위치(pn)-커패시터(Csc)-스위치(MH)의 전류 경로를 통하여 중간 전극의 전압이 전압(Vs+VscH)까지 하강한다. Next, when the switch Mrr is turned off and the switch Mpp is turned on, the intermediate electrode passes through the current path of the switch Ms-switch Mpp-switch pn-capacitor Csc-switch MH. Drops to the voltage (Vs + VscH).

이후, 스위치(Ms, MH)를 턴 오프하고 스위치(Mfr, ML)를 턴 온하면, 중간 전극-스위치(ML)-스위치(Yfr)-전원(VscL)의 전류 경로를 통하여 중간 전극의 전압이 전압(Vs+VscH)에서 전압(VscL)까지 램프 형태로 하강한다.Thereafter, when the switches Ms and MH are turned off and the switches Mfr and ML are turned on, the voltage of the intermediate electrode is changed through the current path of the intermediate electrode-switch ML-switch Yfr-power VscL. Ramp down from voltage Vs + VscH to voltage VscL.

이와 같이 본 발명의 실시예에 따르면 상승 램프 시작 전압을 높임으로써 리셋 플로팅 전원(Vset)에 연결된 전원의 전압을 (Vset-Vs) 전압에서 (Vset-Vs-VscH) 전압까지 VscH 전압만큼 낮출 수 있다. As described above, according to the exemplary embodiment of the present invention, the voltage of the power source connected to the reset floating power supply Vset may be lowered by the VscH voltage from the voltage of (Vset-Vs) to the voltage of (Vset-Vs-VscH) by increasing the rising ramp start voltage. .

이상에서는 본 발명의 실시예에 대하여 상세히 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니며 그 외의 다양한 변형이나 변경이 가능하다. 즉, 도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the embodiments of the present invention have been described in detail above, the present invention is not limited to the above-described embodiments, and various other modifications and changes are possible. That is, the drawings and the detailed description of the invention are merely exemplary of the invention, which are used only for the purpose of illustrating the invention and are not intended to limit the scope of the invention as defined in the claims or in the claims. . Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상에서 살펴본 바와 같이, X 전극과 Y 전극 사이에 중간 전극을 형성하고 중간 전극에 리셋 파형 및 스캔 파형을 인가하고, X 전극 및 Y 전극에 유지 방전 전압 파형을 인가함으로써, 방전 불량을 방지할 수 있다. As described above, discharge failure can be prevented by forming an intermediate electrode between the X electrode and the Y electrode, applying a reset waveform and a scan waveform to the intermediate electrode, and applying a sustain discharge voltage waveform to the X electrode and the Y electrode. have.

또한, 상승 램프 시작 전압을 높임으로써 리셋 플로팅 전원에 전압을 공급하는 전원의 전압을 낮출 수 있다. In addition, it is possible to lower the voltage of the power supply for supplying the voltage to the reset floating power supply by increasing the rising ramp start voltage.

Claims (10)

교대로 형성되는 복수의 제1 전극 및 제2 전극과 상기 제1 및 제2 전극에 교차하는 방향으로 형성되는 복수의 어드레스 전극을 포함하며, 하나의 프레임을 복수의 서브필드로 분할하여 구동하는 플라즈마 표시 장치의 구동 방법에 있어서,A plasma including a plurality of first and second electrodes alternately formed and a plurality of address electrodes formed in a direction crossing the first and second electrodes, and driving one frame divided into a plurality of subfields In the driving method of a display device, 상기 플라즈마 표시 장치는 상기 제1 전극 및 제2 전극 사이에 형성되는 제3 전극을 포함하며, The plasma display device includes a third electrode formed between the first electrode and the second electrode, 상기 복수의 서브필드 중 적어도 하나의 서브필드에서,In at least one subfield of the plurality of subfields, 리셋 기간에서, 상기 제3 전극에서 상기 어드레스 전극의 전압을 뺀 전압을 제1 전압에서 제2 전압까지 점진적으로 상승시키고 제3 전압에서 제4 전압까지 점진적으로 감소시키는 단계; In the reset period, gradually increasing a voltage obtained by subtracting the voltage of the address electrode from the third electrode from a first voltage to a second voltage and gradually decreasing from a third voltage to a fourth voltage; 어드레스 기간 동안, 상기 방전 셀 중 선택하고자 하는 방전 셀을 방전시키는 단계; 및Discharging a discharge cell to be selected among the discharge cells during an address period; And 유지 기간에서, 상기 어드레스 단계에서 선택된 방전 셀을 유지 방전시키는 단계를 포함하며,In the sustain period, sustain discharge of the discharge cell selected in the address step, 상기 제1 전압은 상기 어드레스 기간에서 상기 선택하지 않는 방전셀의 제3 전극에 인가되는 전압과 상기 유지 기간에서 상기 유지 방전을 위하여 상기 제3 전극에 인가되는 전압의 합에 해당하는 전압이며,The first voltage is a voltage corresponding to the sum of the voltage applied to the third electrode of the unselected discharge cell in the address period and the voltage applied to the third electrode for the sustain discharge in the sustain period. 상기 제4 전압은 상기 유지 기간에서 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이의 절반에 해당하는 전압의 음의 값 이하인The fourth voltage is equal to or less than a negative value of a voltage corresponding to half of a difference between voltages applied to the first electrode and the second electrode for the sustain discharge in the sustain period. 플라즈마 표시 장치의 구동방법. A method of driving a plasma display device. 제1항에 있어서, The method of claim 1, 상기 제1 전압과 제3 전압은 동일한 전압인 플라즈마 표시 장치의 구동방법.And the first voltage and the third voltage are the same voltage. 제1항에 있어서, The method of claim 1, 상기 어드레스 기간동안,During the address period, 상기 제3 전극에 순차적으로 주사 펄스를 인가하고, 상기 어드레스 전극에 선택적으로 어드레스 전압을 인가하는 플라즈마 표시 장치의 구동방법.And sequentially applying scan pulses to the third electrodes and selectively applying address voltages to the address electrodes. 제1항에 있어서, The method of claim 1, 상기 어드레스 기간동안,During the address period, 상기 제1 전극에 제5 전압을 인가하고, 상기 제2 전극에 상기 제5 전압보다 높은 제6 전압을 인가하는 플라즈마 표시 장치의 구동방법.And a fifth voltage applied to the first electrode and a sixth voltage higher than the fifth voltage to the second electrode. 제4항에 있어서, The method of claim 4, wherein 상기 제5 전압은 접지 전압인 플라즈마 표시 장치의 구동방법.And the fifth voltage is a ground voltage. 제1항 내지 제5항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 5, 상기 제4 전압은 상기 유지 기간에서 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이에 해당하는 전압의 음의 값 이하인 플라즈마 표시 장치의 구동방법.And the fourth voltage is equal to or less than a negative value of a voltage corresponding to a difference between voltages applied to the first electrode and the second electrode for the sustain discharge in the sustain period. 유지 방전 전압 펄스가 각각 인가되는 제1 전극 및 제2 전극과, 상기 제1 전극 및 제2 전극 사이에 형성되는 제3 전극을 포함하는 플라즈마 표시 패널; 및A plasma display panel including a first electrode and a second electrode to which a sustain discharge voltage pulse is applied, and a third electrode formed between the first electrode and the second electrode; And 상기 제1 내지 제3 전극을 구동하기 위한 신호를 출력하는 구동회로를 포함하며,A driving circuit outputting a signal for driving the first to third electrodes, 상기 구동회로는,The drive circuit, 제1 전압을 공급하는 제1 전원과 상기 제3 전극 사이에 전기적으로 연결되는 제1 스위치;A first switch electrically connected between a first power supply for supplying a first voltage and the third electrode; 제2 전압을 공급하는 제2 전원과 상기 제3 전극 사이에 전기적으로 연결되며 상기 제3 전극의 전압을 점진적으로 상승시키도록 동작하는 제2 스위치; A second switch electrically connected between a second power supply for supplying a second voltage and the third electrode, the second switch operative to gradually raise the voltage of the third electrode; 제1 단이 상기 제3 전극에 연결되어 선택된 상기 제3 전극에 선택적으로 주사전압을 인가하는 제3 스위치와 제2 단이 상기 제3 전극에 연결되어 선택되지 않은 상기 제3 전극에 비주사 전압을 공급하는 제4 스위치를 각각 포함하는 복수의 선택회로;A third switch and a second end connected to the third electrode to selectively apply a scan voltage to the selected third electrode and the second end are connected to the third electrode so that the non-scanned voltage is not applied to the third electrode. A plurality of selection circuits each including a fourth switch for supplying the plurality of switches; 제3 전압을 공급하는 제3 전원과 상기 제3 전극 사이에 전기적으로 연결되며 상기 제3 전극의 전압을 점진적으로 상승시키도록 동작하는 제5 스위치를 포함하며,A fifth switch electrically connected between a third power supply for supplying a third voltage and the third electrode, the fifth switch operative to gradually increase the voltage of the third electrode; 리셋 기간에서,In the reset period, 상기 제1 및 제4 스위치를 턴 온하여 상기 제3 전극에 상기 제1 전압과 상기 비주사 전압의 합인 제4 전압을 인가한 후, 상기 제2 스위치를 턴 온하여 상기 제3 전극의 전압을 상기 제4 전압에서 제5 전압까지 점진적으로 상승시키고, 상기 제3 및 제5 스위치를 턴 온하여 상기 제3 전극의 전압을 상기 제3 전압까지 점진적으로 하강시키며,After turning on the first and fourth switches to apply a fourth voltage equal to the sum of the first voltage and the non-scanning voltage to the third electrode, the second switch is turned on to adjust the voltage of the third electrode. Gradually increasing from the fourth voltage to a fifth voltage, turning on the third and fifth switches to gradually lower the voltage of the third electrode to the third voltage, 상기 제3 전압은 상기 유지 기간 동안 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이의 절반에 해당하는 전압의 음의 값 이하인The third voltage is equal to or less than a negative value of a voltage corresponding to half of a difference between voltages applied to the first electrode and the second electrode for the sustain discharge during the sustain period. 플라즈마 표시 장치.Plasma display device. 제7항에 있어서, The method of claim 7, wherein 상기 구동회로는,The drive circuit, 상기 리셋 기간에서 상기 제1 및 제4 스위치를 턴 온하여 상기 제3 전극의 전압을 상기 제4 전압까지 낮춘 후 상기 제3 전압까지 점진적으로 하강시키는In the reset period, the first and fourth switches are turned on to lower the voltage of the third electrode to the fourth voltage and then gradually lower the voltage to the third voltage. 플라즈마 표시 장치.Plasma display device. 제7항에 있어서, The method of claim 7, wherein 상기 구동회로는,The drive circuit, 상기 어드레스 기간 동안, 상기 제1 전극에 제6 전압을 인가하고 상기 제2 전극에 상기 제6 전압보다 높은 제7 전압을 인가하는 플라즈마 표시 장치.And applying a sixth voltage to the first electrode and applying a seventh voltage higher than the sixth voltage to the second electrode during the address period. 제7항 내지 제9항 중 어느 한 항에 있어서, The method according to any one of claims 7 to 9, 상기 제3 전압은 상기 유지 기간에서 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이에 해당하는 전압의 음의 값 이하인The third voltage is equal to or less than a negative value of a voltage corresponding to a difference between voltages applied to the first electrode and the second electrode for the sustain discharge in the sustain period. 플라즈마 표시 장치.Plasma display device.
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