KR100610460B1 - CMOS transistor and method for manufacturing the same - Google Patents

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Abstract

본 발명은 에피택셜(Epitaxial)층 성장 공정 후 에스피디(Solid Phase Diffusion : SPD) 방법에 의해 PMOS 트랜지스터의 버리드 채널(Buried channel) 영역을 형성하므로 상기 채널 영역의 숏 채널(Short channel) 조절의 한계를 극복하기 위한 시모스(Complementary Metal Oxide Semi Conductor : CMOS) 트랜지스터 및 그의 제조 방법에 관한 것이다.According to the present invention, since the buried channel region of the PMOS transistor is formed by the method of Solid Phase Diffusion (SPD) after the epitaxial layer growth process, the short channel of the channel region is controlled. A CMOS (Complementary Metal Oxide Semi Conductor: CMOS) transistor for overcoming the limitations and a method of manufacturing the same.

본 발명의 CMOS 트랜지스터 및 그의 제조 방법은 종래 기술보다 이온 주입 공정 또는 게이트 전극 형성 공정 등에 있어서 그 공정 횟수가 감소되며 PMOS 트랜지스터의 채널 카운터 도핑(Channel counter doping)을 비에스지(Boron Silicate Glass : BSG)층을 사용한 에스피디(Solid Phase Diffusion : SPD) 방법으로 버리드 채널 영역을 형성하기 때문에 소자의 집적화에 따른 상기 채널 영역의 미세화로 발생되는 숏 채널 효과를 방지하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 특징이 있다.The CMOS transistor of the present invention and the method of manufacturing the same have a reduced number of steps in an ion implantation process or a gate electrode forming process and the like, and prevent the channel counter doping of PMOS transistors from boron Silicate Glass (BSG) layers. Since the buried channel region is formed by the SPD method, the short channel effect caused by the miniaturization of the channel region due to the integration of the device is prevented, thereby improving the integration, yield, and reliability of the device. There is a characteristic.

Description

시모스(ＣＭＯＳ) 트랜지스터 및 그 제조 방법{CMOS transistor and method for manufacturing the same}CMOS transistor and method for manufacturing the same {CMOS transistor and method for manufacturing the same}

도 1a 내지 도 1g는 종래 기술에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도1A to 1G are cross-sectional views showing a method of manufacturing a CMOS transistor according to the prior art

도 2는 본 발명의 실시 예에 따른 CMOS 트랜지스터를 나타낸 구조 단면도2 is a cross-sectional view illustrating a CMOS transistor according to an embodiment of the present invention.

도 3a 내지 도 3h는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도3A to 3H are cross-sectional views illustrating a method of manufacturing a CMOS transistor according to an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

31 : SOI 기판 32 : 실리콘 기판31 SOI substrate 32 Silicon substrate

33 : BOX층 34 : 제 1 에피택셜층33: BOX layer 34: First epitaxial layer

35 : 제 1 드레인 영역 36 : 제 2 드레인 영역35: first drain region 36: second drain region

37 : 제 1 절연막 38 : 제 2 감광막37: first insulating film 38: second photosensitive film

39 : 제 2 에피택셜층 40 : 제 1 채널 영역39: second epitaxial layer 40: first channel region

41 : 제 1 소오스 영역 42 : 제 2 채널 영역41: first source region 42: second channel region

43 : 제 2 소오스 영역 44 : BSG층 측벽43: second source region 44: BSG layer sidewall

45 : 제 5 감광막 46 : 버리드 채널 영역45: fifth photosensitive film 46: bird channel region

47 : 게이트 산화막 48 : 제 1 게이트 전극 47: gate oxide film 48: first gate electrode                 

49 : 제 2 게이트 전극49: second gate electrode

본 발명은 시모스(Complementary Metal Oxide Semi Conductor : CMOS) 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 에피택셜(Epitaxial)층 성장 공정 후 에스피디(Solid Phase Diffusion : SPD) 방법에 의해 PMOS 트랜지스터의 버리드 채널(Buried channel) 영역을 형성하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 CMOS 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS metal transistor (CMOS) transistor and a method for fabricating the same. Particularly, a buried channel of a PMOS transistor is formed by a solid phase difference (SPD) method after an epitaxial layer growth process. It relates to a CMOS transistor and a method of manufacturing the same that form a (burried channel) region to improve the integration, yield and reliability of the device.

종래 기술에 따른 CMOS 트랜지스터의 제조 방법은 도 1a에서와 같이, 반도체 기판(11) 표면내에 n형 불순물 이온을 주입하여 드레인 영역(12)을 형성한다.In the method of manufacturing a CMOS transistor according to the prior art, as shown in FIG. 1A, n-type impurity ions are implanted into a surface of a semiconductor substrate 11 to form a drain region 12.

도 1b에서와 같이, 상기 드레인 영역(12)이 형성된 반도체 기판(11)상에 제 1 피에스지(Phospho Silicate Glass : PSG)층(13), 산화막(14), 질화막(15) 및 제 2 PSG층(16)을 순차적으로 형성한다.As shown in FIG. 1B, a first PSG layer 13, an oxide film 14, a nitride film 15, and a second PSG are formed on a semiconductor substrate 11 on which the drain region 12 is formed. Layers 16 are formed sequentially.

도 1c에서와 같이, 상기 제 2 PSG층(16)상에 감광막(17)을 도포한 후, 상기 감광막(17)을 채널 영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 1C, after the photoresist layer 17 is coated on the second PSG layer 16, the photoresist layer 17 is selectively exposed and developed to be removed only at a portion where a channel region is to be formed.

그리고, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 제 2 PSG층(16), 질화막(15), 산화막(14) 및 제 1 PSG층(13)을 선택적으로 식각하여 상기 채널 영역의 반도체 기판(11)을 노출시킨다. The second PSG layer 16, the nitride layer 15, the oxide layer 14, and the first PSG layer 13 are selectively etched using the selectively exposed and developed photoresist layer 17 as a mask. The semiconductor substrate 11 is exposed.                         

도 1d에서와 같이, 상기 감광막(17)을 제거한 후, 상기 노출된 채널 영역의 반도체 기판(11)과 제 2 PSG층(16)상에 에피택셜층(18)을 성장시킨 다음, 상기 제 2 PSG층(16)을 식각 종말점으로 하는 시엠피(Chemical Mechanical Polishing : CMP) 방법에 의해 상기 에피택셜층(18)을 평탄화한다.As shown in FIG. 1D, after removing the photoresist layer 17, an epitaxial layer 18 is grown on the exposed semiconductor substrate 11 and the second PSG layer 16 in the channel region. The epitaxial layer 18 is planarized by a chemical mechanical polishing (CMP) method using the PSG layer 16 as an etching end point.

도 1e에서와 같이, 상기 제 2 PSG층(16)과 에피택셜층(18)상에 고농도의 n형 불순물이 주입된 다결정 실리콘층, 제 2 질화막(20) 및 제 2 감광막(21)을 순차적으로 형성한다.As shown in FIG. 1E, the polycrystalline silicon layer, the second nitride film 20 and the second photosensitive film 21 in which high concentrations of n-type impurities are implanted on the second PSG layer 16 and the epitaxial layer 18 are sequentially formed. To form.

그리고, 상기 제 2 감광막(21)을 소오스 영역이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.The second photosensitive film 21 is selectively exposed and developed so that only the portion where the source region is to be formed remains.

이어, 상기 선택적으로 노광 및 현상된 제 2 감광막(21)을 마스크로 상기 제 2 질화막(20), 다결정 실리콘층 및 제 2 PSG층(16)을 선택적으로 식각한다.Subsequently, the second nitride film 20, the polycrystalline silicon layer, and the second PSG layer 16 are selectively etched using the selectively exposed and developed second photosensitive film 21 as a mask.

여기서, 상기 다결정 실리콘층의 선택적 식각으로 소오스 영역(19)을 형성한다.Here, the source region 19 is formed by selective etching of the polycrystalline silicon layer.

도 1f에서와 같이, 상기 제 2 감광막(21)을 제거한 후, 상기 제 1, 제 2 질화막(15,20)상에 제 3 질화막을 형성하고, 상기 제 3 질화막을 에치백(Etch back)하여 상기 소오스 영역(19) 양측의 산화막(14)상에 제 3 질화막 측벽(22)을 형성한다음, 상기 산화막(14)을 제거한다.As shown in FIG. 1F, after removing the second photoresist layer 21, a third nitride layer is formed on the first and second nitride layers 15 and 20, and the third nitride layer is etched back. The third nitride film sidewall 22 is formed on the oxide film 14 on both sides of the source region 19, and then the oxide film 14 is removed.

여기서, 상기 제 3 질화막의 에치백 공정 시, 상기 노출된 제 1 질화막(15)도 선택 제거된다.Here, during the etch back process of the third nitride film, the exposed first nitride film 15 is also selectively removed.

도 1g에서와 같이, 전면에 열산화 공정으로 상기 노출된 에피택셜층(18) 표 면상에 게이트 산화막을 성장시킨 다음, 전면에 제 2 다결정 실리콘층을 형성하고, 상기 제 2 다결정 실리콘층을 에치백하여 게이트 전극(23)을 형성한다.As shown in FIG. 1G, a gate oxide film is grown on the exposed epitaxial layer 18 surface by a thermal oxidation process on the front surface, a second polycrystalline silicon layer is formed on the front surface, and the second polycrystalline silicon layer is deposited on the surface. The back electrode is formed to form the gate electrode 23.

그러나 종래의 CMOS 트랜지스터 및 그의 제조 방법은 게이트 전극과 채널 영역을 형성하기 위해 다수의 식각 공정을 요하는 등 공정이 복잡하며 PMOS 트랜지스터의 버리드 채널 영역을 에피택셜층 성장 공정 후 이온 주입 공정으로 채널 카운터 도핑(Channel counter doping)하여 형성하기 때문에 소자의 집적화에 따른 상기 채널 영역의 미세화로 숏 채널(Short Channel) 조절에 한계가 있어 소자의 집적화, 수율 및 신뢰성이 저하되는 문제점이 있었다.However, the conventional CMOS transistor and its manufacturing method are complicated, including a plurality of etching processes to form the gate electrode and the channel region, and the buried channel region of the PMOS transistor is channeled by an ion implantation process after the epitaxial layer growth process. Since the channel is formed by channel doping, short channel control is limited due to the miniaturization of the channel region due to the integration of devices, and thus there is a problem in that integration, yield, and reliability of the device are deteriorated.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 에피택셜층 성장 공정 후 SPD 방법에 의해 PMOS 트랜지스터의 버리드 채널 영역을 형성하므로 상기 채널 영역의 숏 채널 조절의 한계를 극복하는 CMOS 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and since the buried channel region of the PMOS transistor is formed by the SPD method after the epitaxial layer growth process, a CMOS transistor and its fabrication that overcome the limitation of short channel control of the channel region are manufactured. The purpose is to provide a method.

본 발명의 CMOS 트랜지스터는 한다.The CMOS transistor of the present invention is made.

본 발명의 CMOS 트랜지스터의 제조 방법은 한다.The manufacturing method of the CMOS transistor of this invention is performed.

상기와 같은 본 발명에 따른 CMOS 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the CMOS transistor and a method of manufacturing the same according to the present invention as described above will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 CMOS 트랜지스터를 나타낸 구조 단면도이고, 도 3a 내지 도 3h는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.2 is a cross-sectional view illustrating a CMOS transistor according to an exemplary embodiment of the present invention, and FIGS. 3A to 3H are cross-sectional views illustrating a method of manufacturing a CMOS transistor according to an exemplary embodiment of the present invention.

본 발명의 실시 예에 따른 CMOS 트랜지스터는 도 2에서와 같이, 실리콘 기판(32), BOX층(33) 및 제 1 에피택셜층(34)이 순차적으로 적층되어 형성되며 채널 영역이 정의된 에스오아이(Silicon On Insulator : SOI) 기판(31), 상기 제 1 에피택셜층(34)에 이웃하여 형성된 제 1, 제 2 드레인 영역(35,36), 상기 정의된 채널 영역의 각 제 1, 제 2 드레인 영역(35,36)상에 성장된 제 2 에피택셜층(39)에 각각 형성되는 제 1, 제 2 채널 영역(40,42), 상기 각 제 1, 제 2 채널 영역(40,42)상의 제 2 에피택셜층(39)에 상기 정의된 채널 영역보다 넓게 형성되며 서로 이격된 제 1, 제 2 소오스 영역(41,43), 상기 각 제 1, 제 2 소오스 영역(41,43) 하측의 각 제 1, 제 2 드레인 영역(35,36)상에 게이트 산화막(47)을 개재하며 형성되는 제 1, 제 2 게이트 전극(48,49)으로 구성된다.In the CMOS transistor according to the exemplary embodiment of the present invention, as shown in FIG. 2, the SIO is formed by sequentially stacking the silicon substrate 32, the BOX layer 33, and the first epitaxial layer 34 and defining a channel region. (Silicon On Insulator (SOI)) The substrate 31, the first and second drain regions 35 and 36 formed adjacent to the first epitaxial layer 34, and the respective first and second channels of the defined channel region. First and second channel regions 40 and 42 formed in the second epitaxial layer 39 grown on the drain regions 35 and 36, respectively, and the first and second channel regions 40 and 42, respectively. The first and second source regions 41 and 43 formed in the second epitaxial layer 39 on the channel wider than the channel regions defined above and below each of the first and second source regions 41 and 43. The first and second gate electrodes 48 and 49 are formed on the first and second drain regions 35 and 36, respectively, via the gate oxide film 47.

여기서, 상기 제 2 채널 영역(42)이 상기 제 1 채널 영역(40)보다 그 넓이가 넓게 형성된다.Here, the width of the second channel region 42 is wider than that of the first channel region 40.

본 발명의 실시 예에 따른 도 3a에서와 같이, NMOS 트랜지스터와 PMOS 트랜지스터가 형성될 부위가 각각 정의되며 실리콘(Si) 기판(32)상에 비오엑스(Buried Oxide : BOX)층(33)과 제 1 에피택셜층(34)이 순차적으로 적층되어 형성된 SOI 기판(31)을 마련한다.As shown in FIG. 3A according to an exemplary embodiment of the present invention, portions in which an NMOS transistor and a PMOS transistor are to be formed are defined, respectively, and a biodefinable (BOX) layer 33 and a third layer are formed on a silicon (Si) substrate 32. An SOI substrate 31 formed by sequentially stacking one epitaxial layer 34 is provided.

도 3b에서와 같이, 상기 SOI 기판(31)상에 제 1 감광막(도시하지 않음)을 도포한 다음, 상기 제 1 감광막을 상기 PMOS 트랜지스터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마 스크로 고농도 n형 불순물 이온을 주입하여 상기 NMOS 트랜지스터가 형성될 부위의 제 1 에피택셜층(34)에 제 1 드레인 영역(35)을 형성하고, 상기 제 1 감광막을 제거한다.As shown in FIG. 3B, after applying a first photoresist film (not shown) on the SOI substrate 31, selectively exposing and developing the first photoresist film so as to remain only at a portion where the PMOS transistor is to be formed. A first drain region 35 is formed in the first epitaxial layer 34 at the portion where the NMOS transistor is to be formed by implanting high concentration n-type impurity ions with a mask of the first photoresist film which has been exposed and developed selectively. The first photosensitive film is removed.

그리고, 상기 공정을 동일하게 반복하여 상기 PMOS 트랜지스터가 형성될 부위의 제 1 에피택셜층(34)에 제 2 드레인 영역(36)을 형성한다.The same process is repeated to form the second drain region 36 in the first epitaxial layer 34 at the portion where the PMOS transistor is to be formed.

이어, 상기 제 1, 제 2 드레인 영역(35,36)상에 제 1 절연막(37)을 형성한다.Subsequently, a first insulating layer 37 is formed on the first and second drain regions 35 and 36.

도 3c에서와 같이, 상기 제 1 절연막(37)상에 제 2 감광막(38)을 도포하고, 상기 제 2 감광막(38)을 채널 콘택 부위에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 3C, a second photosensitive film 38 is coated on the first insulating film 37, and the second photosensitive film 38 is selectively exposed and developed to be removed only at the channel contact portion.

여기서, 상기 제 2 감광막(38)을 PMOS 트랜지스터와 NMOS 트랜지스터 각각의 최적화를 위해 NMOS 트랜지스터의 채널보다 PMOS 트랜지스터의 채널의 두께가 더 두껍도록 선택적으로 노광 및 현상한다.Here, the second photoresist 38 is selectively exposed and developed such that the thickness of the channel of the PMOS transistor is thicker than that of the NMOS transistor for the optimization of each of the PMOS transistor and the NMOS transistor.

그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(38)을 마스크로 상기 제 1 절연막(37)을 선택 식각한다.The first insulating layer 37 is selectively etched using the selectively exposed and developed second photosensitive layer 38 as a mask.

도 3d에서와 같이, 상기 제 2 감광막(37)을 제거하고, 상기 노출된 제 1 에피택셜층(34)상의 채널 영역이 형성될 부위와 제 1 절연막(37)상에 제 2 에피택셜층(39)을 성장시킨다.As shown in FIG. 3D, the second photoresist layer 37 is removed, and a portion of the channel region on the exposed first epitaxial layer 34 is formed and a second epitaxial layer is formed on the first insulating layer 37. 39) grow.

그리고, 상기 제 2 에피택셜층(39)상에 제 3 감광막(도시하지 않음)을 도포하고, 상기 제 3 감광막을 PMOS 트랜지스터와 NMOS 트랜지스터의 소오스 영역이 형 성될 부위에만 남도록 선택적으로 노광 및 현상한다.Then, a third photoresist film (not shown) is applied on the second epitaxial layer 39, and the third photoresist film is selectively exposed and developed so that only the source regions of the PMOS transistor and the NMOS transistor remain. .

이어, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 에피택셜층(39)을 선택 식각한 후, 상기 제 3 감광막을 제거한다.Subsequently, after selectively etching the second epitaxial layer 39 using the selectively exposed and developed third photoresist layer, the third photoresist layer is removed.

도 3e에서와 같이, 상기 제 2 에피택셜층(39)과 제 1 절연막(37)상에 제 4 감광막(도시하지 않음)을 도포하고, 상기 제 4 감광막을 상기 PMOS 트랜지스터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 3E, a fourth photoresist film (not shown) is coated on the second epitaxial layer 39 and the first insulating film 37, and the fourth photoresist film is left only at a portion where the PMOS transistor is to be formed. And optionally exposure and development.

그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 1017 ∼ 1019㎤의 농도의 고농도 p형 불순물 이온을 주입하여 상기 NMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)이 식각된 부위에 제 1 채널 영역(40)을 형성하고, 1019 ∼ 1022㎤의 농도의 고농도 n형 불순물 이온을 주입하여 상기 NMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)상의 제 2 에피택셜층(39)에 제 1 소오스 영역(41)을 형성한 후, 상기 제 4 감광막을 제거한다.A portion of the first insulating film 37 where the NMOS transistor is to be etched is implanted by implanting high concentration p-type impurity ions having a concentration of 10 17 to 10 19 cm 3 using the selectively exposed and developed fourth photoresist film as a mask. A second epitaxial layer on the first insulating film 37 at the portion where the NMOS transistor is to be formed by implanting a high concentration n-type impurity ion having a concentration of 10 19 to 10 22 After forming the first source region 41 in 39, the fourth photosensitive film is removed.

이어, 상기 공정을 동일하게 반복하여 상기 PMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)이 식각된 부위에 n형의 제 2 채널 영역(42)을 형성하고, 상기 PMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)상의 제 2 에피택셜층(39)에 p형의 제 2 소오스 영역(43)을 형성한다.Subsequently, the same process is repeated to form an n-type second channel region 42 at a portion where the first insulating layer 37 is etched at the portion where the PMOS transistor is to be formed. A p-type second source region 43 is formed in the second epitaxial layer 39 on the first insulating film 37.

그리고, 상기 제 1 절연막(37)을 제거한 후, 상기 제 2 에피택셜층(39)을 포함한 전면에 비에스지(Boron Silicate Glass : BSG)층을 형성한 후, 에치백(Etch back)하여 상기 각 제 1, 제 2 채널 영역(40,42) 양측의 각 제 1, 제 2 드레인 영역(35,36)상에 BSG층 측벽(44)을 형성한다.After removing the first insulating layer 37, a BSG layer is formed on the entire surface including the second epitaxial layer 39, and then etched back. BSG layer sidewalls 44 are formed on the first and second drain regions 35 and 36 on both sides of the first and second channel regions 40 and 42.

여기서, 상기 BSG층 측벽(44)의 형성을 위한 에치백 공정을 생략하고 상기 제 2 에피택셜층(39)을 포함한 전면에 BSG층을 형성할 수 있다.Here, the BSG layer may be formed on the entire surface including the second epitaxial layer 39 by omitting the etch back process for forming the sidewalls 44 of the BSG layer.

도 3f에서와 같이, 상기 BSG층 측벽(44)을 포함한 전면에 제 5 감광막(45)을 도포하고, 상기 제 5 감광막(45)을 상기 PMOS 트랜지스터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 3F, a fifth photoresist layer 45 is coated on the entire surface including the sidewalls 44 of the BSG layer, and the fifth photoresist layer 45 is selectively exposed and developed so that only the portion where the PMOS transistor is to be formed remains. .

그리고, 상기 선택적으로 노광 및 현상된 제 5 감광막(45)을 마스크로 상기 NMOS 트랜지스터가 형성될 부위의 BSG층 측벽(44)을 제거한다.Then, the sidewalls 44 of the BSG layer at the portion where the NMOS transistor is to be formed are removed using the selectively exposed and developed fifth photoresist layer 45 as a mask.

도 3g에서와 같이, 상기 제 5 감광막(45)을 제거하고, 전면을 열처리하여 상기 BSG층 측벽(44)의 붕소 이온을 상기 제 2 채널 영역(42)으로 확산하는 SPD 방법으로 상기 제 2 채널 영역(42) 내벽에 버리드 채널 영역(46)을 형성한 후, 상기 BSG층 측벽(44)을 제거한다.As shown in FIG. 3G, the second channel is removed by an SPD method in which the fifth photosensitive layer 45 is removed and the entire surface is heat-treated to diffuse boron ions in the sidewalls 44 of the BSG layer to the second channel region 42. After the buried channel region 46 is formed on the inner wall of the region 42, the sidewalls 44 of the BSG layer are removed.

도 3h에서와 같이, 전면에 질화막(도시하지 않음)과 제 6 감광막(도시하지 않음)을 형성하고, 상기 제 6 감광막을 NMOS 트랜지스터가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 3H, a nitride film (not shown) and a sixth photosensitive film (not shown) are formed on the entire surface, and the sixth photosensitive film is selectively exposed and developed so as to be removed only at the portion where the NMOS transistor is to be formed.

그리고, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 상기 질화막을 선택 식각한 후, 상기 제 6 감광막을 제거한다.The nitride film is selectively etched using the selectively exposed and developed sixth photosensitive film, and then the sixth photosensitive film is removed.

이어, 상기 질화막을 마스크로 열산화 공정에 의해 상기 노출된 제 1, 제 2 에피택셜층(34,39) 표면상에 게이트 산화막(47)을 성장시킨다. Subsequently, the gate oxide film 47 is grown on the exposed surfaces of the first and second epitaxial layers 34 and 39 by a thermal oxidation process using the nitride film as a mask.                     

여기서, 상기 게이트 산화막(47)을 열산화막 대신에 고유전 물질 또는 질화막으로 형성할 수 있다.The gate oxide layer 47 may be formed of a high dielectric material or a nitride layer instead of the thermal oxide layer.

그 후, 상기 게이트 산화막(47)을 포함한 전면에 n형 불순물이 주입된 제 2 다결정 실리콘층을 형성하고, 선택 식각하여 상기 제 1 채널 영역(40) 양측의 제 1 소오스 영역(41) 하측에 제 1 게이트 전극(48)을 형성한 후, 상기 질화막을 제거한다.Thereafter, a second polycrystalline silicon layer in which n-type impurities are implanted is formed on the entire surface including the gate oxide layer 47, and selectively etched under the first source region 41 on both sides of the first channel region 40. After the first gate electrode 48 is formed, the nitride film is removed.

그리고, 상기 공정과 동일한 방법을 반복하여 상기 PMOS 트랜지스터가 형성될 부위의 제 1, 제 2 에피택셜층(34,39) 표면상에 게이트 산화막(47)을 성장시키고, 상기 제 2 채널 영역(42) 양측의 제 2 소오스 영역(43) 하측에 p형인 제 2 게이트 전극(49)을 형성한다.The gate oxide layer 47 is grown on the surfaces of the first and second epitaxial layers 34 and 39 where the PMOS transistor is to be formed by repeating the same method as the above process, and the second channel region 42 is formed. The p-type second gate electrode 49 is formed below the second source region 43 on both sides.

본 발명의 CMOS 트랜지스터 및 그의 제조 방법은 종래 기술보다 이온 주입 공정 또는 게이트 전극 형성 공정 등에 있어서 그 공정 횟수가 감소되며 PMOS 트랜지스터의 채널 카운터 도핑을 BSG층을 사용한 SPD 방법으로 버리드 채널 영역을 형성하기 때문에 소자의 집적화에 따른 상기 채널 영역의 미세화로 발생되는 숏 채널 효과를 방지하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 효과가 있다.The CMOS transistor of the present invention and the method of manufacturing the same have a reduced number of steps in an ion implantation process or a gate electrode forming process, etc., compared to the prior art. Therefore, the short channel effect caused by the miniaturization of the channel region due to the integration of the device is prevented, thereby improving the integration, yield, and reliability of the device.

Claims (12)

제 1 에피택셜층을 구비하며 채널 영역이 정의된 SOI 기판;An SOI substrate having a first epitaxial layer and defining a channel region; 상기 제 1 에피택셜층내에 이웃하여 형성된 형성되는 제 1, 제 2 도전형 드레인 영역;First and second conductivity type drain regions formed adjacent to each other in the first epitaxial layer; 상기 정의된 채널 영역의 각 제 1, 제 2 도전형 드레인 영역상에 성장된 제 2 에피택셜층에 서로 이격되어 형성되는 제 1, 제 2 채널 영역;First and second channel regions spaced apart from each other in a second epitaxial layer grown on each of the first and second conductivity type drain regions of the defined channel region; 상기 각 제 1, 제 2 채널 영역상의 제 2 에피택셜층에 상기 정의된 채널 영역보다 그 넓이가 넓게 형성되며 서로 이격된 제 1, 제 2 도전형 소오스 영역;First and second conductivity type source regions formed in the second epitaxial layer on each of the first and second channel regions in a wider area than the defined channel region and spaced apart from each other; 상기 각 제 1, 제 2 도전형 소오스 영역 하측의 각 제 1, 제 2 도전형 드레인 영역상에 게이트 절연막을 개재하며 형성되는 게이트 전극들을 포함하여 구성됨을 특징으로 하는 CMOS 트랜지스터.And gate electrodes formed on the first and second conductive drain regions under the first and second conductive source regions, respectively, with the gate insulating layer interposed therebetween. 제 1 항에 있어서The method of claim 1 상기 제 2 채널 영역이 상기 제 1 채널 영역보다 넓게 형성됨을 특징으로 하는 CMOS 트랜지스터.And the second channel region is wider than the first channel region. 제 1 도전형 트랜지스터와 제 2 도전형 트랜지스터가 형성될 부위가 각각 정의되며 실리콘 기판상에 BOX층과 제 1 에피택셜층이 순차적으로 적층되어 형성된 SOI 기판을 마련하는 단계;Providing an SOI substrate having a portion where a first conductivity type transistor and a second conductivity type transistor are to be defined, and formed by sequentially stacking a BOX layer and a first epitaxial layer on a silicon substrate; 상기 각 제 1, 제 2 도전형 트랜지스터가 형성될 부위의 제 1 에피택셜층에 각각 제 1, 제 2 도전형 불순물 이온을 주입하여 제 1, 제 2 도전형 드레인 영역을 형성하는 단계;Forming first and second conductivity type drain regions by implanting first and second conductivity type impurity ions into a first epitaxial layer of a portion where the first and second conductivity type transistors are to be formed; 상기 각 제 1, 제 2 도전형 드레인 영역상에 채널 콘택홀을 갖는 제 1 절연막을 형성하는 단계;Forming a first insulating film having a channel contact hole on each of the first and second conductive drain regions; 상기 제 1 절연막을 마스크로 제 2 에피택셜층을 성장시킨 후 이온 주입 공정에 의해 상기 제 1, 제 2 도전형 드레인 영역상의 각 채널 콘택홀내의 제 2 에피택셜층에 각각 제 1, 제 2 채널 영역을 형성하고 상기 각 채널 콘택홀에 인접한 제 1 절연막상의 제 2 에피택셜층에 제 1, 제 2 도전형 소오스 영역을 형성하는 단계;After the second epitaxial layer is grown using the first insulating layer as a mask, first and second channels are respectively formed in the second epitaxial layer in each channel contact hole on the first and second conductivity type drain regions by an ion implantation process. Forming a region and forming first and second conductivity type source regions in a second epitaxial layer on the first insulating layer adjacent to each of the channel contact holes; 상기 제 1 절연막을 제거하고 상기 제 2 채널 영역 양측의 제 2 도전형 드레인 영역상에 제 2 도전형 이온이 주입된 제 2 절연막 측벽을 형성하는 단계;Removing sidewalls of the first insulating layer and forming sidewalls of the second insulating layer in which the second conductivity type ions are implanted on the second conductivity type drain regions on both sides of the second channel region; 상기 제 2 절연막 측벽의 제 2 도전형 이온의 확산 공정으로 상기 제 2 채널 영역 내벽에 버리드 채널 영역을 형성하고 상기 제 2 절연막 측벽을 제거하는 단계;Forming a buried channel region on an inner wall of the second channel region by removing a second conductivity type ion on the sidewall of the second insulating layer and removing the second insulating layer sidewall; 상기 각 제 1, 제 2 도전형 소오스 영역 하측의 각 제 1, 제 2 도전형 드레인 영역상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming a gate electrode via a gate insulating film on each of the first and second conductive drain regions below each of the first and second conductive source regions. 제 3 항에 있어서,The method of claim 3, wherein 상기 각 제 1, 제 2 채널 영역을 각각 1017 ∼ 1019㎤의 농도의 고농도 제 2, 제 1 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming each of the first and second channel regions by implanting high concentration second and first conductivity type impurity ions having a concentration of 10 17 to 10 19 cm 3. 제 3 항에 있어서,The method of claim 3, wherein 상기 각 제 1, 제 2 도전형 소오스 영역을 각각 1019 ∼ 1022㎤의 농도의 고농도 제 1, 제 2 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming each of the first and second conductivity type source regions by implanting high concentration first and second conductivity type impurity ions having a concentration of 10 19 to 10 22 cm 3, respectively. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 절연막을 BSG로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And the second insulating film is formed of BSG. 제 3 항에 있어서,The method of claim 3, wherein 상기 게이트 절연막을 열산화막 또는 고유전 물질 또는 질화막으로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming the gate insulating film using a thermal oxide film, a high dielectric material, or a nitride film. 제 1 도전형 트랜지스터와 제 2 도전형 트랜지스터가 형성될 부위가 각각 정의되며 실리콘 기판상에 BOX층과 제 1 에피택셜층이 순차적으로 적층되어 형성된 SOI 기판을 마련하는 단계;Providing an SOI substrate having a portion where a first conductivity type transistor and a second conductivity type transistor are to be defined, and formed by sequentially stacking a BOX layer and a first epitaxial layer on a silicon substrate; 상기 각 제 1, 제 2 도전형 트랜지스터가 형성될 부위의 제 1 에피택셜층에 각각 제 1, 제 2 도전형 불순물 이온을 주입하여 제 1, 제 2 도전형 드레인 영역을 형성하는 단계;Forming first and second conductivity type drain regions by implanting first and second conductivity type impurity ions into a first epitaxial layer of a portion where the first and second conductivity type transistors are to be formed; 상기 각 제 1, 제 2 도전형 드레인 영역상에 채널 콘택홀을 갖는 제 1 절연막을 형성하는 단계;Forming a first insulating film having a channel contact hole on each of the first and second conductive drain regions; 상기 제 1 절연막을 마스크로 제 2 에피택셜층을 성장시킨 후 이온 주입 공정에 의해 상기 제 1, 제 2 도전형 드레인 영역상의 각 채널 콘택홀내의 제 2 에피택셜층에 각각 제 1, 제 2 채널 영역을 형성하고 상기 각 채널 콘택홀에 인접한 제 1 절연막상의 제 2 에피택셜층에 제 1, 제 2 도전형 소오스 영역을 형성하는 단계;After the second epitaxial layer is grown using the first insulating layer as a mask, first and second channels are respectively formed in the second epitaxial layer in each channel contact hole on the first and second conductivity type drain regions by an ion implantation process. Forming a region and forming first and second conductivity type source regions in a second epitaxial layer on the first insulating layer adjacent to each of the channel contact holes; 상기 제 1 절연막을 제거하고 상기 제 2 도전형 트랜지스터가 형성될 부위의 전면에 제 2 도전형 이온이 주입된 제 2 절연막을 형성하는 단계;Removing the first insulating film and forming a second insulating film in which a second conductive type ion is implanted in the entire surface of the portion where the second conductive transistor is to be formed; 상기 제 2 절연막의 제 2 도전형 이온의 확산 공정으로 상기 제 2 채널 영역 내벽에 버리드 채널 영역을 형성하고 상기 제 2 절연막을 제거하는 단계;Forming a buried channel region on an inner wall of the second channel region by removing a second conductivity type ion of the second insulating layer and removing the second insulating layer; 상기 각 제 1, 제 2 도전형 소오스 영역 하측의 각 제 1, 제 2 도전형 드레인 영역상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming a gate electrode via a gate insulating film on each of the first and second conductive drain regions below each of the first and second conductive source regions. 제 8 항에 있어서,The method of claim 8, 상기 각 제 1, 제 2 채널 영역을 각각 1017 ∼ 1019㎤의 농도의 고농도 제 2, 제 1 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming each of the first and second channel regions by implanting high concentration second and first conductivity type impurity ions having a concentration of 10 17 to 10 19 cm 3. 제 8 항에 있어서,The method of claim 8, 상기 각 제 1, 제 2 도전형 소오스 영역을 각각 1019 ∼ 1022㎤의 농도의 고농도 제 1, 제 2 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming each of the first and second conductivity type source regions by implanting high concentration first and second conductivity type impurity ions having a concentration of 10 19 to 10 22 cm 3, respectively. 제 8 항에 있어서,The method of claim 8, 상기 제 2 절연막을 BSG로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And the second insulating film is formed of BSG. 제 8 항에 있어서,The method of claim 8, 상기 게이트 절연막을 열산화막 또는 고유전 물질 또는 질화막으로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.And forming the gate insulating film using a thermal oxide film, a high dielectric material, or a nitride film.
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