KR100349351B1 - Method of fabricating a transistor in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히, 게이트를 반도체기판 표면 이하에 형성하므로서 기판 표면에서의 박막들의 표면단차를 최소화하고, 층간절연층의 소정 부위를 식각마스크를 이용하여 제거하여 개구부를 형성하고 상기 식각마스크를 잔류시킨 상태에서 개구부를 통하여 소정의 도전형 불순물 확산영역을 직접 이온주입으로 형성하므로 별도의 소자격리막이 필요 없도록 하여 소자의 집적도를 향상시키며, 단 한번의 평탄화공정만으로 기판의 평탄화를 얻을 수 있으므로 공정이 단순화된 반도체장치의 몰입형 게이트를 갖는 트랜지스터의 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 트랜지스터 제조방법은 반도체 기판 표면에 제 1 식각마스크를 형성한 다음 상기 제 1 식각마스크로 보호되지 않는 상기 기판의 소정부위를 제거하여 게이트 측벽스페이서 및 게이트형성용 트렌치를 형성하는 단계와, 상기 트렌치 저부에 저농도 불순물 이온매몰층을 형성하는 단계와, 상기 제 1 식각마스크를 제거하고 상기 트렌치의 측면에만 소정 두께의 절연체로 이루어진 측벽스페이서를 형성하는 단계와, 노출된 상기 트렌치 저부의 상기 기판에 채널형성용 이온주입을 실시하는 단계와, 노출된 상기 트렌치 저부의 상기 기판 표면에 게이트절연막을 형성하는 단계와, 상기 측벽스페이서를 포함하는 상기 트렌치를 도전층으로 충전시켜 게이트를 형성하는 단계와, 상기 게이트와 상기 측벽스페이서 표면을 포함하는 상기 기판 상에 층간절연층을 형성하는 단계와, 상기 저농도 불순물 이온매몰층과 졍션을 이룰 수 있는 위치의 상기 기판 부위 상부에 위치한 상기 층간절연층 표면을 노출시키는 제 2 식각마스크를 형성하는 단계와, 상기 제 2 식각마스크로 보호되지 않는 상기 층간절연층과 상기 기판의 소정 부위를 제거하여 상기 게이트를 중심으로 대칭되고 상기 저농도 불순물 이온매몰층과 동일 레벨에 위치하는 상기 기판을 노출시키는 한 쌍의 콘택홀을 형성하는 단계와, 노출된 상기 콘택홀 저부의 상기 기판에 고농도 불순물 이온매몰층을 형성하는 단계와, 상기 저농도 및 고농도 불순물 이온매몰층을 확산시켜 저농도 불순물 확산영역과 고농도 불순물 확산영역을 형성하는 단계와, 상기 제 2 식각마스크를 제거하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, and in particular, by forming a gate below the surface of a semiconductor substrate, minimizing the surface step of thin films on the surface of a substrate, and removing a predetermined portion of an interlayer insulating layer using an etching mask. Forming an opening and forming a conductive dopant diffusion region by ion implantation directly through the opening in the state where the etching mask remains, improves the degree of integration of the device by eliminating the need for a separate device isolation film, and with only one planarization process. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor having an immersive gate of a semiconductor device, in which a flattening of the substrate can be obtained. In the method of fabricating a transistor of a semiconductor device according to the present invention, a first etching mask is formed on a surface of a semiconductor substrate, and then a predetermined portion of the substrate that is not protected by the first etching mask is removed to form a gate sidewall spacer and a gate forming trench. Forming a low concentration impurity ion buried layer in the bottom of the trench, removing the first etching mask, and forming a sidewall spacer made of an insulator having a predetermined thickness only on the side of the trench, and exposing the trench. Performing a channel forming ion implantation on the substrate at the bottom, forming a gate insulating film on the surface of the substrate at the exposed trench bottom, and filling the trench including the sidewall spacer with a conductive layer to form a gate. Forming said gate, said gate and said sidewall spacer surface; Forming an interlayer insulating layer on the substrate, and forming a second etching mask exposing a surface of the interlayer insulating layer located above the substrate portion at a position where the low concentration impurity ion buried layer can be formed. And removing a portion of the interlayer insulating layer and the substrate, which are not protected by the second etching mask, to expose the substrate which is symmetric about the gate and positioned at the same level as the low concentration impurity ion buried layer. Forming a contact hole, forming a high concentration impurity ion buried layer on the exposed bottom of the contact hole, and diffusing the low concentration and high concentration impurity ion buried layer to form a low concentration impurity diffusion region and a high concentration impurity diffusion region. Forming and removing the second etching mask.
Description
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히, 게이트를 반도체기판 표면 이하에 형성하므로서 기판 표면에서의 박막들의 표면단차를 최소화하고, 층간절연층의 소정 부위를 식각마스크를 이용하여 제거하여 개구부를 형성하고 상기 식각마스크를 잔류시킨 상태에서 개구부를 통하여 소정의 도전형 불순물 확산영역을 직접 이온주입으로 형성하므로 별도의 소자격리막이 필요 없도록 하여 소자의 집적도를 향상시키며, 단 한번의 평탄화공정만으로 기판의 평탄화를 얻을수 있으므로 공정이 단순화된 반도체장치의 몰입형 게이트를 갖는 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, and in particular, by forming a gate below the surface of a semiconductor substrate, minimizing the surface step of thin films on the surface of a substrate, and removing a predetermined portion of an interlayer insulating layer using an etching mask. Forming an opening and forming a conductive dopant diffusion region by ion implantation directly through the opening in the state where the etching mask remains, improves the degree of integration of the device by eliminating the need for a separate device isolation film, and with only one planarization process. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor having an immersive gate of a semiconductor device, in which a flattening of the substrate can be obtained.
일반 트랜지스터가 pn 접합을 통과하는 캐리어의 작용을 이용하는 전류제어형인데 비해 전계효과트랜지스터는 반도체중에서의 전자흐름을 다른 전극으로 제어하는 전압제어형이다. 즉 게이트에 가하는 제어전압의 크기에 따라 공핍층의 확산이 달라지며 그 때문에 채널의 폭이 달라져서 드레인의 전류가 제어되며 전압구동형으로서 그 특성은 진공관에 가깝고 저잡음이며 입력임피던스가 높은 특성이 있다.While general transistors are current controlled using the action of carriers passing through pn junctions, field effect transistors are voltage controlled to control electron flow in semiconductors with other electrodes. In other words, the diffusion of the depletion layer varies according to the magnitude of the control voltage applied to the gate. Therefore, the width of the channel is changed so that the current of the drain is controlled. As the voltage driving type, the characteristics are close to the vacuum tube, low noise, and high input impedance.
일반적으로 알려진 바와 같이 게이트와 소스 및 드레인으로 이루어진 트렌지스터의 동작특성은 게이트에 문턱전압 이상의 전압이 인가되면 드레인과 소스 사이에는 채널이 형성되어 그 채널을 통해 드레인과 소스 사이에 전류가 흐르게 된다. 이러한 스위칭 역할이 트랜지스터의 대표적인 동작이라 할 수 있다.As is generally known, the operation characteristics of a transistor including a gate, a source, and a drain is such that when a voltage above a threshold voltage is applied to the gate, a channel is formed between the drain and the source, and a current flows between the drain and the source through the channel. This switching role is a typical operation of the transistor.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 형성되는 소자간의 단차(step difference)가 제품의 신뢰도에 미치는 영향이 점점 증대하고 있다. 따라서 종래 기술에 따라 기판 표면상에 제조된 돌출형 게이트를 갖는 트랜지스터는 일반적으로 게이트가 기판의 표면 위로 돌출되고 소스/드레인은 기판 표면 아래에 형성되어 게이트와 소스/드레인간의 레벨(level)이 차이가 지게되어 단차를 발생한다.As semiconductor devices are highly integrated, each cell becomes finer and the influence of the step difference between the devices formed is increasing. Thus, transistors having protruding gates fabricated on the substrate surface in accordance with the prior art generally have gates protruding above the surface of the substrate and sources / drains formed below the substrate surface so that the level between the gate and source / drain is different. To generate a step.
또한, 각각의 트랜지스터 소자를 격리시키기 위하여 LOCOS(local oxidation on silicon) 또는 STI(shallow trench isolation)에 따른 필드산화막을 각각의 소자의 경계부에 형성하므로 별도의 소자격리공간이 필요하여 소자의 집적도 향상에 걸림돌이 된다.Also, in order to isolate each transistor device, a field oxide film according to local oxidation on silicon (LOCOS) or shallow trench isolation (STI) is formed at the boundary of each device so that a separate device isolation space is required to improve device integration. It becomes an obstacle.
도 1 은 종래 기술에 따라 제조된 STI(shallow trench isolation)에 의한 소자격리막을 갖는 반도체장치의 트랜지스터의 채널길이방향에서 본 단면도이고, 도 2는 종래 기술에 따라 제조된 LOCOS(local oxidation on silicon)에 의한 소자격리막을 갖는 반도체장치의 트랜지스터의 채널길이방향에서 본 단면도이다.1 is a cross-sectional view seen from a channel length direction of a transistor of a semiconductor device having a device isolation film by shallow trench isolation (STI) manufactured according to the prior art, and FIG. 2 is a local oxidation on silicon (LOCOS) manufactured according to the prior art. It is sectional drawing seen from the channel length direction of the transistor of the semiconductor device which has an element isolation film by the same.
도 1과 도 2를 참조하면, 제 1 도전형 실리콘 기판(10,20)의 소정 부위에 소자격리영역과 소자활성영역을 정의하는 필드산화막(11,21)이 각각 LOCOS와 STI에 의하여 형성된다. 이때, STI로 필드산화막(11)을 형성하는 경우 별도의 평탄화공정이 추가된다.1 and 2, field oxide films 11 and 21 defining device isolation regions and device active regions are formed on predetermined portions of the first conductivity type silicon substrates 10 and 20 by LOCOS and STI, respectively. . In this case, when the field oxide film 11 is formed of STI, an additional planarization process is added.
그리고, 제 1 도전형 실리콘 기판(10, 20) 표면을 열산화시켜 기판(10,20) 상부에 제 1 절연막으로 게이트 산화막(12,22)을 형성한다.The surface of the first conductive silicon substrates 10 and 20 is thermally oxidized to form gate oxide films 12 and 22 as first insulating films on the substrates 10 and 20.
제 1 절연막(12,22) 위에 불순물이 도핑된 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.A polysilicon layer doped with impurities on the first insulating layers 12 and 22 is deposited by chemical vapor deposition (hereinafter, referred to as CVD).
포토레지스트를 다결정실리콘층 위에 도포한 다음 게이트형성용 마스크를 이용한 사진공정을 실시하여 포토레지스트패턴(도시안함)을 다결정실리콘층 위에 정의한다.A photoresist is applied on the polysilicon layer and then subjected to a photo process using a gate forming mask to define a photoresist pattern (not shown) on the polysilicon layer.
포토레지스트패턴을 식각방지용 마스크로 이용하여 이로부터 보호되지 아니하는 부위의 다결정실리콘층과 제 1 절연막(12,22)을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(13,23) 및 게이트 밑에 잔류한 제 1 절연막인 게이트산화막(12,22)을 형성한다.Using the photoresist pattern as an etch mask, the polysilicon layer and the first insulating layers 12 and 22 of the portions not protected from the pattern are patterned by photolithography to form the gates 13 and 23 and under the gates. Gate oxide films 12 and 22 which are the remaining first insulating films are formed.
그리고, 게이트를 이온주입마스크로 이용하는 제 2 도전형 불순물 이온주입을 기판에 저농도로 실시하고, 게이트 측벽스페이서(14,24)를 형성한 다음, 게이트(13,23)와 측벽스페이서(14,24)를 이온주입마스크로 이용하는 제 2 도전형 불순물 이온주입을 기판에 고농도로 실시한 후, 이온주입된 이온들을 확산시켜 저농도 도핑영역(15,25)과 고농도 도핑영역(16,26)으로 이루어진 LDD 구조의 소스/드레인영역을 형성한다.Then, the second conductivity type impurity ion implantation using the gate as an ion implantation mask is applied to the substrate at low concentration, and the gate sidewall spacers 14 and 24 are formed, and then the gates 13 and 23 and the sidewall spacers 14 and 24 are formed. LDD structure consisting of low doping regions 15 and 25 and high concentration doping regions 16 and 26 by performing a second conductivity type impurity ion implantation using a) as an ion implantation mask on a substrate at a high concentration and then diffusing the ion implanted ions. Source / drain regions are formed.
그 다음, 상기 소자가 형성된 기판의 전면에 산화막으로 층간절연층(17,27)을 증착한 다음, 단차를 감소시키기 위하여 층간절연층 표면을 평탄화시키고, 평탄화된 층간절연층의 소정 부위를 포토리쏘그래피로 제거하여 고농도 불순물 확산영역(16,26)의 표면을 노출시키는 콘택홀을 형성한 다음, 콘택홀을 도전성 불질로 채우는 플러그(18,28)를 형성한다.Then, the interlayer insulating layers 17 and 27 are deposited on the entire surface of the substrate on which the device is formed, and then the surface of the interlayer insulating layer is planarized to reduce the step difference, and a predetermined portion of the planarized interlayer insulating layer is photolithographically disposed. It is then removed by grafting to form contact holes exposing the surfaces of the high concentration impurity diffusion regions 16 and 26, and then plugs 18 and 28 filling the contact holes with conductive impurities.
그러나 상술한 바와 같이 STI를 사용하는 종래의 기술에 의한 트렌치형태의 필드산화막을 갖는 반도체장치의 트랜지스터 제조방법은 게이트가 기판표면 상부에 형성되므로 필드산화막 형성 후 제 1 평탄화공정을 실시하여야하고 또한 층간절연층 형성 후 다시 제 2 평탄화공정을 실시하여야 하므로 공정이 복잡하고, LDD구조의 소스/드레인과 채널형성을 위하여 이온주입을 기판상에 실시하므로 소자격리용 필드산화막을 기판의 소정부위에 별도로 형성하여야 하므로 소자집적도면에서 불리하다.However, in the transistor manufacturing method of the semiconductor device having the trench type field oxide film according to the conventional technique using the STI as described above, since the gate is formed on the substrate surface, the first planarization process must be performed after the field oxide film is formed. Since the second planarization process must be performed again after the formation of the insulating layer, the process is complicated. Since the ion implantation is performed on the substrate to form the source / drain and the channel of the LDD structure, the device isolation field oxide film is separately formed on a predetermined portion of the substrate. It is disadvantageous in terms of device integration drawings.
또한, LOCOS를 사용하는 종래 기술에 의한 반도체장치의 트랜지스터 제조방법은 역시 STI 구조에서와 동일한 이유로 소자격리용 필드산화막을 형성하여야 하므로 소자집적도 향상에 불리한 문제점이 있다.In addition, the transistor manufacturing method of the semiconductor device according to the prior art using LOCOS has a disadvantage in that the device isolation is improved because the field isolation film for device isolation must be formed for the same reason as in the STI structure.
따라서, 본 발명의 목적은 트랜지스터의 크기가 감소함에 비례하여 게이트를 반도체기판 표면 이하에 형성하므로서 기판 표면에서의 박막들의 표면단차를 최소화한 반도체장치의 몰입형 게이트를 갖는 트랜지스터의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a transistor having an immersive gate of a semiconductor device in which the gate is formed below the surface of the semiconductor substrate in proportion to the size of the transistor decreasing, thereby minimizing the surface step of the thin films on the surface of the substrate. have.
또한, 본 발명의 또 다른 목적은 게이트를 반도체기판 표면 이하에 형성하므로서 기판 표면에서의 박막들의 표면단차를 최소화하고, 층간절연층의 소정 부위를 식각마스크를 이용하여 제거하여 개구부를 형성하고 상기 식각마스크를 잔류시킨 상태에서 개구부를 통하여 소정의 도전형 불순물 확산영역을 직접 이온주입으로 형성하므로 별도의 소자격리막이 필요 없도록 하여 소자의 집적도를 향상시키며, 단 한번의 평탄화공정만으로 기판의 평탄화를 얻을 수 있으므로 공정이 단순화된 반도체장치의 몰입형 게이트를 갖는 트랜지스터의 제조방법을 제공하는데 있다.In addition, another object of the present invention is to form a gate below the surface of the semiconductor substrate to minimize the surface step of the thin film on the surface of the substrate, and to remove the predetermined portion of the interlayer insulating layer using an etching mask to form an opening and the etching Since a predetermined conductivity type impurity diffusion region is formed by ion implantation directly through the opening with the mask remaining, the device integration film is not required, and the degree of integration of the device is improved, and the substrate can be planarized by only one planarization process. Therefore, the present invention provides a method for manufacturing a transistor having an immersive gate of a semiconductor device with a simplified process.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 트랜지스터 제조방법은 반도체 기판 표면에 제 1 식각마스크를 형성한 다음 상기 제 1 식각마스크로 보호되지 않는 상기 기판의 소정부위를 제거하여 게이트 측벽스페이서 및 게이트형성용 트렌치를 형성하는 단계와, 상기 트렌치 저부에 저농도 불순물 이온매몰층을 형성하는 단계와, 상기 제 1 식각마스크를 제거하고 상기 트렌치의 측면에만 소정 두께의 절연체로 이루어진 측벽스페이서를 형성하는 단계와, 노출된 상기 트렌치 저부의 상기 기판에 채널형성용 이온주입을 실시하는 단계와, 노출된 상기 트렌치 저부의 상기 기판 표면에 게이트절연막을 형성하는 단계와, 상기 측벽스페이서를 포함하는 상기 트렌치를 도전층으로 충전시켜 게이트를 형성하는 단계와, 상기 게이트와 상기 측벽스페이서 표면을 포함하는 상기 기판 상에 층간절연층을 형성하는 단계와, 상기 저농도 불순물 이온매몰층과 졍션을 이룰 수 있는 위치의 상기 기판 부위 상부에 위치한 상기 층간절연층 표면을 노출시키는 제 2 식각마스크를 형성하는 단계와, 상기 제 2 식각마스크로 보호되지 않는 상기 층간절연층과 상기 기판의 소정 부위를 제거하여 상기 게이트를 중심으로 대칭되고 상기 저농도 불순물 이온매몰층과 동일 레벨에 위치하는 상기 기판을 노출시키는 한 쌍의 콘택홀을 형성하는 단계와, 노출된 상기 콘택홀 저부의 상기 기판에 고농도 불순물 이온매몰층을 형성하는 단계와, 상기 저농도 및 고농도 불순물 이온매몰층을 확산시켜 저농도 불순물 확산영역과 고농도 불순물 확산영역을 형성하는 단계와, 상기 제 2 식각마스크를 제거하는 단계를 포함하여 이루어진다.In accordance with another aspect of the present invention, a transistor manufacturing method of a semiconductor device includes forming a first etching mask on a surface of a semiconductor substrate, and then removing a predetermined portion of the substrate that is not protected by the first etching mask. Forming a gate forming trench, forming a low concentration impurity ion buried layer in the bottom of the trench, removing the first etching mask, and forming a sidewall spacer made of an insulator having a predetermined thickness only on the side of the trench; And implanting channel forming ions into the exposed substrate of the bottom of the trench, forming a gate insulating film on the surface of the substrate of the exposed bottom of the trench, and conducting the trench including the sidewall spacers. Filling the layer to form a gate, the gate and the sidewalls Forming an interlayer dielectric layer on the substrate including a spacer surface, and a second etching mask exposing the surface of the interlayer dielectric layer located above the substrate portion at a location capable of capturing with the low concentration impurity ion buried layer And removing the predetermined portion of the interlayer insulating layer and the substrate which are not protected by the second etching mask, and symmetrical with respect to the gate and positioned at the same level as the low concentration impurity ion buried layer. Forming a pair of exposed contact holes, forming a high concentration impurity ion buried layer on the exposed bottom of the contact hole, diffusing the low concentration and high concentration impurity ion buried layer, and Forming a high concentration impurity diffusion region and removing the second etching mask; Than it has done.
도 1 은 종래 기술에 따라 제조된 STI(shallow trench isolation)에 의한 소자격리막을 갖는 반도체장치의 트랜지스터의 채널길이방향에서 본 단면도1 is a cross-sectional view viewed from a channel length direction of a transistor of a semiconductor device having a device isolation film by shallow trench isolation (STI) manufactured according to the prior art.
도 2는 종래 기술에 따라 제조된 LOCOS(local oxidation on silicon)에 의한 소자격리막을 갖는 반도체장치의 트랜지스터의 채널길이방향에서 본 단면도FIG. 2 is a cross-sectional view viewed from a channel length direction of a transistor of a semiconductor device having a device isolation film by LOCOS (local oxidation on silicon) manufactured according to the prior art. FIG.
도 3a 내지 도 3h는 본 발명에 따른 반도체장치의 트랜지스터의 채널길이방향에서 본 제조공정 단면도3A to 3H are sectional views of the manufacturing process seen from the channel length direction of the transistor of the semiconductor device according to the present invention.
본 발명은 기판의 소정부위를 제거하여 트렌치를 형성한 다음 이 트렌치 내에 전게효과 트랜지스터를 형성하는 것으로서 트렌치 형성단계 후 그리고 콘택홀 형성단계 후에 각각 저농도 도핑영역과 고농도 도핑영역을 기판 저부에 이온주입으로 형성하므로서 별도의 소자격리공정이 필요하지 않다.The present invention is to form a trench by removing a predetermined portion of the substrate, and then to form a transistor effect transistor in the trench. After the trench forming step and after the contact hole forming step, a low concentration doping region and a high concentration doping region are respectively implanted into the bottom of the substrate. By forming, no separate device isolation process is required.
즉, 본 발명은 포토레지스트패턴을 식각마스크로 이용하여 트렌치를 기판의 소정부위에 형성한 다음, 포토레지스트를 잔류시킨 상태에서 트렌치 저면부에 이온주입을 실시하여 저농도 도핑영역을 형성하므로 소자격리목적의 필드산화막 형성공정이 필요하지 않고, 또한, 게이트와 소스/드레인을 기판 표면 아래에 형성하므로 일회의평탄화공정으로 기판 전체 표면의 평탄화를 이룰 수 있다.That is, the present invention forms a trench in a predetermined portion of the substrate using a photoresist pattern as an etching mask, and then implants ions into the trench bottom portion while the photoresist remains to form a low concentration doped region. The field oxide film forming process is not necessary, and since the gate and the source / drain are formed under the surface of the substrate, the entire surface of the substrate can be planarized in one flattening process.
종래 기술과의 차이점으로, 종래 기술에서는 채널형성용 이온주입을 실시한 다음 저농도 도핑영역 형성용 이온주입을 실시하지만, 본 발명에서는 저농도 도핑영역 형성용 이온주입을 먼저 실시한 다음 채널형성용 이온주입을 실시한다.As a difference from the prior art, in the prior art, the ion implantation for the formation of the low concentration doping region is performed after the ion implantation for the channel formation, but in the present invention, the ion implantation for the formation of the low concentration doping region is performed first, followed by the ion implantation for the channel formation. do.
따라서, 본 발명에서는 채널 형성용 이온주입 도우즈(dose)와 저농도 도핑영역 형성용 이온주입 도우즈의 적절한 조합으로 각각의 이온주입의 특성을 발휘하게 하여야 한다.Therefore, in the present invention, the characteristics of each ion implantation should be exhibited by a proper combination of the ion implantation dose for forming a channel and the ion implantation dose for forming a low concentration doping region.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3h는 본 발명에 따른 반도체장치의 트랜지스터의 채널길이방향에서 본 제조공정 단면도이다.3A to 3H are sectional views of the manufacturing process seen from the channel length direction of the transistor of the semiconductor device according to the present invention.
도 3a를 참조하면, 제 1 도전형 반도체 기판인 실리콘 기판(30)의 표면에 포토레지스트를 도포한 다음, 게이트와 게이트 측벽 스페이서 형성영역을 정의하는 노광마스크를 이용한 노광 및 현상공정을 실시하여 기판의 소정 부위를 노출시키는 제 1 포토레지스트패턴(31)을 형성한다.Referring to FIG. 3A, a photoresist is applied to a surface of a silicon substrate 30, which is a first conductivity type semiconductor substrate, and then subjected to an exposure and development process using an exposure mask defining a gate and gate sidewall spacer formation region. A first photoresist pattern 31 is formed to expose a predetermined portion of the film.
그리고, 제 1 포토레지스트패턴(31)으로 보호되지 않는 부위의 기판(30)을 소정 깊이로 제거하여 트렌치(T1)를 형성한다. 이때, 트렌치는 반응성이온식각 등의 비등방성 식각으로 형성한다.Then, the trench T1 is formed by removing the substrate 30 in a portion not protected by the first photoresist pattern 31 to a predetermined depth. In this case, the trench is formed by anisotropic etching such as reactive ion etching.
그 다음, 제 1 포토레지스트패턴(31)을 기판(30) 상에 잔류시켜 제1포토레지스트패턴(31)을 마스크로 트렌치(T1) 저면부의 기판(30) 노출부위에 이온을 주입하여 저농도 불순물 이온 매몰층(32)을 형성한다. 저농도 불순물 이온 매몰층(32)은 저농도 이온 도핑영역을 형성하기 위한 것으로 제 2 도전형 불순물을 저농도로 주입하여 형성한다.도 3b를 참조하면, 제 1 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거하여 기판의 전 표면을 다시 노출시킨 다음, 트렌치를 흐름성이 우수한 산화막(33)으로 매립한다. 따라서, 기판(30)의 표면을 별도의 평탄화공정으로 평탄화시키지 않아도 되며, 산화막(33)은 후속 공정에서 트렌치의 측면에만 잔류시켜 게이트 측벽스페이서로 사용된다.Thereafter, the first photoresist pattern 31 is left on the substrate 30, and ions are implanted into the exposed portion of the substrate 30 in the bottom portion of the trench T1 using the first photoresist pattern 31 as a mask so as to emit low concentration impurities. An ion buried layer 32 is formed. The low concentration impurity ion buried layer 32 is low density ion doping is formed by a second conductivity type impurity that for forming the region implanted at a low concentration. Referring to Figure 3b, the first oxygen ashing a photoresist pattern (O 2 ashing) After removal by a method such as to expose the entire surface of the substrate again, the trench is filled with an oxide film 33 having excellent flowability. Accordingly, the surface of the substrate 30 may not be planarized by a separate planarization process, and the oxide layer 33 may be used as the gate sidewall spacer by remaining only on the side of the trench in a subsequent process.
그리고, 산화막(33)의 표면에 포토레지스트를 도포한 다음 트렌치 모서리와 나머지 기판(30) 표면에 위치한 산화막을 덮고 중앙부위의 산화막만을 노출시키는 게이트 측벽스페이서 형성용 노광마스크를 사용한 노광 및 현상을 실시하여 게이트 측벽스페이서 형성용 제 2 포토레지스트패턴(34)을 형성한다.Then, the photoresist is applied to the surface of the oxide film 33 and then exposed and developed using an exposure mask for forming a gate sidewall spacer which covers only the oxide film located at the corners of the trench and the rest of the substrate 30 and exposes only the oxide film at the center portion. Thus, the second photoresist pattern 34 for forming the gate sidewall spacers is formed.
도 3c를 참조하면, 제 2 포토레지스트패턴(34)으로 보호되지 않는 부위의 산화막을 비등방성 식각으로 제거하여 트렌치 저부 표면을 노출시키는 게이트 형성영역(T2)을 형성한다. 이때, 트렌치 측면에 잔류한 산화막(330)은 게이트 측벽스페이서(330)가 된다.Referring to FIG. 3C, an oxide film of a portion not protected by the second photoresist pattern 34 is removed by anisotropic etching to form a gate formation region T2 exposing the trench bottom surface. At this time, the oxide film 330 remaining on the trench side surface becomes the gate sidewall spacer 330.
그리고, 게이트 형성영역(T2)의 노출된 기판 저부 표면을 열산화 등의 방법으로 산화시켜 산화막으로 이루어진 게이트산화막(35)을 형성한다.Then, the exposed substrate bottom surface of the gate formation region T2 is oxidized by thermal oxidation or the like to form a gate oxide film 35 made of an oxide film.
그 다음, 제 2 포토레지스트패턴(34)을 이온주입 마스크로 사용하는 채널형성용이온주입을 기판표면에 실시하여 게이트산화막(35) 하부의 기판에 형성될 채널영역의 이온농도를 조절한다. 이때, 채널 형성용 이온주입 도우즈(dose)와 저농도 도핑영역 형성용 이온주입 도우즈의 적절한 조합으로 각각의 이온주입의 특성을 발휘하게하여야 한다.Subsequently, a channel forming ion implantation using the second photoresist pattern 34 as an ion implantation mask is performed on the surface of the substrate to adjust the ion concentration of the channel region to be formed on the substrate under the gate oxide film 35. In this case, a proper combination of the ion implantation dose for forming a channel and the ion implantation dose for forming a low concentration doping region should be used to exhibit the characteristics of each ion implantation.
도 3d를 참조하면, 제 2 포토레지스트패턴을 산소 애슁 등으로 제거하여 잔류한 산화막(330) 표면을 노출시킨 다음, 잔류한 산화막(330)과 게이트산화막(35) 표면에 게이트 형성영역을 충분히 매립하도록 도핑된 폴리실리콘층(36)을 화학기상증착 등의 방법으로 증착하여 형성한다.Referring to FIG. 3D, the second photoresist pattern is removed using oxygen ashing to expose the surface of the remaining oxide film 330, and then the gate forming region is sufficiently buried in the remaining oxide film 330 and the gate oxide film 35. The polysilicon layer 36 doped so as to be formed is deposited by a method such as chemical vapor deposition.
도 3e를 참조하면, 게이트 형성영역을 제외한 나머지 기판(30) 표면에 위치한 폴리실리콘층 및 그 저부에 위치한 산화막을 제거하기 위하여 기판 상에 CMP(chemical mechanical polishing) 또는 에치백을 실시한다. 이때, 기판 표면을 식각정지층으로 이용하고, 그 결과 게이트 형성영역에만 폴리실리콘층(360)이 잔류하여 게이트(360)가 되고, 트렌치 측면에만 잔류한 산화막(330)은 게이트 측벽스페이서(330)가 된다.Referring to FIG. 3E, chemical mechanical polishing (CMP) or etch back is performed on the substrate to remove the polysilicon layer located on the surface of the substrate 30 except for the gate formation region and the oxide layer disposed on the bottom thereof. In this case, the surface of the substrate is used as an etch stop layer, and as a result, the polysilicon layer 360 remains only in the gate formation region to form the gate 360, and the oxide layer 330 remaining only on the trench sidewalls is formed in the gate sidewall spacer 330. Becomes
도 3f를 참조하면, 노출된 기판(30) 표면과 측벽스페이서(330) 및 게이트(360) 상부 표면에 층간절연층(37)을 산화막 등으로 형성한다. 이때, 층간절연층(37)이 증착되는 기판(30) 표면 및 게이트(360)와 측벽스페이서(330) 표면은 모두 동일 레벨에 있기 때문에 평탄화되어 있으므로 증착된 층간절연층(37)의 표면을 평탄화시키기 위한 별도의 평탄화공정이 필요하지 않다.Referring to FIG. 3F, an interlayer insulating layer 37 is formed on the exposed surface of the substrate 30, the sidewall spacers 330, and the upper surface of the gate 360 with an oxide film or the like. At this time, since the surface of the substrate 30 on which the interlayer insulating layer 37 is deposited and the surfaces of the gate 360 and the sidewall spacer 330 are all at the same level, the surface of the substrate 30 is flattened. There is no need for a separate planarization process.
도 3g를 참조하면, 층간절연층상에 포토레지스트를 도포한 다음, 저농도 불순물 이온매몰층과 졍션을 이룰 수 있는 위치의 기판 부위 상부에 위치한 층간절연층 표면을 노출시키는 노광 마스크를 사용한 노광 및 현상을 실시하여 제 3 포토레지스트패턴(38)을 형성한다.Referring to FIG. 3G, the photoresist is applied on the interlayer insulating layer, and then exposure and development using an exposure mask exposing the surface of the interlayer insulating layer located above the substrate portion at a position where the low concentration impurity ion buried layer can be formed. Then, the third photoresist pattern 38 is formed.
그리고, 제 3 포토레지스트패턴(38)으로 보호되지 않는 부위의 층간절연층 및 기판(30)의 일부를 비등방성식각으로 제거하여 기판 저부에 위치하는 고농도 도핑영역 형성부위를 노출시키는 한 쌍의 콘택홀을 게이트(360)를 중심으로 서로 대칭되게 형성한다. 이때, 노출된 콘택홀 저부의 기판 표면은 저농도 불순물 이온매몰층과 같은 레벨 및 측방향으로 위치한다.In addition, a pair of contacts are exposed by anisotropically removing portions of the interlayer insulating layer and the substrate 30 that are not protected by the third photoresist pattern 38 to expose the heavily doped region forming portions located at the bottom of the substrate. The holes are formed symmetrically with respect to the gate 360. At this time, the substrate surface of the exposed contact hole bottom is positioned at the same level and laterally as the low concentration impurity ion buried layer.
그 다음, 제 3 포토레지스트패턴(38)을 층간절연층(370)상에 잔류시키고 또한 이(38)를 이온주입 마스크로 이용하여 노출된 콘택홀 저면부의 기판(30) 부이에 제 2 도전형 불순물 이온주입을 고농도로 실시하여 고농도 불순물 이온매몰층을 형성한다.Next, the third photoresist pattern 38 is left on the interlayer insulating layer 370, and the second conductive type is applied to the buoys of the substrate 30 of the bottom portion of the exposed contact hole using the 38 as an ion implantation mask. Impurity ion implantation is performed at a high concentration to form a high concentration impurity ion buried layer.
그리고, 저농도 불순물 이온매몰층과 고농도 불순물 이온매몰층의 제 2 도전형 불순물 이온들을 확산시켜 저농도 불순물 확산영역(320)과 고농도 불순물 확산영역(39)을 형성한다. 이때, 어닐링 등의 열공정으로 형성된 저농도 불순물 확산영역(320)과 고농도 불순물 확산영역(39)은 서로 졍션을 이루며 소스/드레인이 된다.The low concentration impurity diffusion region 320 and the high concentration impurity diffusion region 39 are formed by diffusing the second conductivity type impurity ions of the low concentration impurity ion buried layer and the high concentration impurity ion buried layer. In this case, the low concentration impurity diffusion region 320 and the high concentration impurity diffusion region 39 formed by a thermal process such as annealing may form a source and drain.
도 3h를 참조하면, 제 3 포토레지스트패턴을 산소 애슁 드응로 제거하여 층간절연층(37)의 표면을 노출시킨 다음, 도핑된 폴리실리콘 또는 텅스텐 등의 도전체를 콘택홀을 완전히 매립하도록 층간절연층상에 증착한 다음, 에치백 등으로 콘택홀 내부를 충전시키며 고농도 불순물 확산영역(39)과 전기적으로 접촉하는 플러그(40)를 형성한다.Referring to FIG. 3H, the third photoresist pattern is removed by oxygen deposition to expose the surface of the interlayer insulating layer 37, and then the interlayer insulation is completely filled with a doped polysilicon or tungsten conductor such as a contact hole. After depositing on the layer, the plug 40 fills the contact hole with an etch back or the like and is in electrical contact with the high concentration impurity diffusion region 39.
따라서, 본 발명은 종래 기술의 문제점인 소자의 크기가 감소함에 따라 중요해지는 박막의 단차를 최소화하므로서 이후 공정에서의 각종 패턴 형성을 용이하게 할 수 있고, 트렌치와 콘택홀을 형성하여 소스/드레인 형성 부위를 정의하므로 별도의 소자격리막이 필요하지 않으므로 소자격리막이 차지하는 공간을 확보하여 소자의 집적도를 향상시키며, 또한, 일회의 평탄화공정을 실시하므로 공정이 단순화하는 장점이 있다.Therefore, the present invention can facilitate the formation of various patterns in the subsequent process by minimizing the step height of the thin film, which is important as the size of the device, which is a problem of the prior art, and forms the source and drain by forming trenches and contact holes. Since a part is defined, a separate device isolation film is not required, thereby securing a space occupied by the device isolation film, thereby improving the degree of integration of the device, and performing a single planarization process, thereby simplifying the process.
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