KR100605777B1 - 버스트모드 광 수신기의 판별 임계값 제어장치 - Google Patents

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Abstract

본 발명은 버스트모드 광 수신기의 판별 임계값 제어 장치에 관한 것으로, 버스트모드 신호를 전압신호로 변환하는 컨버터의 출력 신호의 신호레벨을 검출하여 자동 이득 제어부를 제어하도록 하며, 리셋 신호를 자체적으로 발생하여 판별 임계값 제어부로 인가하도록 하는 버스트모드 광 수신기에 있어서, 상기 리셋신호에 응답하여 상기 컨버터의 출력신호의 최고치 레벨을 검출하는 최고치 레벨 검출부; 상기 리셋신호에 응답하여 상기 컨버터의 출력신호의 최저치 레벨을 검출하는 최저치 레벨 검출부; 상기 최고치 레벨 검출부와 상기 최저치 레벨 검출부에 각각 그 일측이 접속되고 다른 일측이 서로 접속되어 상기 최고치 레벨과 최저치 레벨의 전압으로부터 신호 기준 전압을 발생하는 한 쌍의 저항; 및 상기 기준 전압을 저장하는 커패시터를 구비하여 이루어지는 것을 특징으로 한다.
버스트모드, 최저치 레벨 검출, 최고치 레벨 검출, 판별 임계값

Description

버스트모드 광 수신기의 판별 임계값 제어장치{APPARATUS FOR AUTOMATIC THRESHOLD CONTROL OF OPTICAL RECEIVER FOR RECEIVING BURST-MODE SIGNAL}
도 1은 수동형 광통신망 구성을 나타내는 도면,
도 2는 종래기술에 따른 버스트모드 광 수신기의 구성을 개략적으로 나타내는 도면,
도 3은 본 발명에 따른 버스트모드 광 수신기의 구성을 개략적으로 나타내는 도면,
도 4는 본 발명에 따른 버스트모드 광 수신기의 구성을 보다 상세히 나타내는 도면,
도 5는 본 발명에 따른 전치증폭부 내의 최저치 레벨 검출부의 구조를 나타내는 개략도,
도 6는 본 발명에 따른 전치증폭부 내의 최저치 레벨 검출부의 상세 회로도,
도 7은 본 발명에 따른 판별 임계값 제어부 내의 최고치 레벨 검출부의 상세 회로도,
도 8은 본 발명에 따른 판별 임계값 제어부 내의 최저치 레벨 검출부의 상세 회로도,
도 9는 본 발명에 따른 전치증폭부 내의 최저치 레벨 검출부의 a, b, c 각 노드에서의 전압레벨을 나타내는 파형도,
도 10은 본 발명에 따른 전치증폭부 내의 최저치 레벨 검출부의 입력신호에 대한 출력신호 특성을 나타내는 파형도,
도 11a 및 도 11b는 본 발명에 따른 버스트모드 광 수신기의, 작은 입력전류에 따른 전치증폭부의 동작특성을 나타내는 출력 파형도,
도 12a 및 도 12b는 본 발명에 따른 버스트모드 광 수신기의, 큰 입력전류에 따른 전치증폭부의 동작특성을 나타내는 출력 파형도,
도 13은 본 발명에 따른 판별 임계값 제어부 내의 최고치 레벨 검출부의 입력신호에 대한 출력신호 특성을 나타내는 파형도,
도 14은 본 발명에 따른 판별 임계값 제어부 내의 최저치 레벨 검출부의 입력신호에 대한 출력신호 특성을 나타내는 파형도,
도 15는 본 발명에 따른 버스트모드 광 수신기의, 판별 임계값 제어부의 최종 출력특성을 나타내는 파형도.
본 발명은 버스트모드 광 수신기의 판별 임계값 제어 장치에 관한 것으로, 특히 입력신호를 판단하여 패킷과 패킷 구간에서 초기화하는 리셋신호를 자체적으 로 발생할 수 있는 버스트모드 광 수신기에 적합한 버스트모드 광 수신기의 판별 임계값 제어 장치에 관한 것이다.
차세대 통신은 가입자들에게 많은 정보를 보다 빠르게 전송하기 위하여 각 가정까지 광선로를 설치하는 광 가입자망(FTTH: fiber to the home)을 요구하게 되었다. 그러나, 광 가입자망의 가장 큰 문제점은 기존의 동선으로 이루어진 가입자망을 대체하는데 비용이 많이 든다는 것이다. 이에 따라, 저비용의 광 가입자망 구축에 수동형 광통신망(PON: passive optical network)이 고려되고 있다.
도 1은 수동형 광통신망 구성을 나타내는 도면으로서, 중앙집중국(central office) 내의 OLT(optical line termination), 1xN 수동 광 분배기(optical splitter), 가입자(subscribers) 내의 ONU(optical network unit) 등으로 구성된다.
이와 같은 광 다중접속망에서 각 노드는 정해진 시간슬롯(time slot)을 이용하여 다른 노드로 데이터나 패킷을 전송하게 되는데 기존의 점-대-점(point-to-point) 링크와 다른 점은 각기 다른 전송경로에서 생기는 광 손실로 인해 수신된 데이터나 패킷의 크기와 위상이 각각 다른 버스트모드 데이터가 생긴다는 것이다. 즉, 여러 가입자가 하나의 광선로를 시분할 다중화 하여 이용하고 있는데, 선로측의 수신부(OLT)의 입장에서는 각 가입자가 임의의 시간에 데이터를 보내는 것이 되고, 또한 각 가입자까지의 경로 차에 의해 도착하는 데이터 패킷의 크기도 일정하지 않다.
이에 따라 최근에는 크기와 위상이 각 패킷별로 서로 다른 데이터를 수신하 여 패킷들의 크기와 위상이 동일하도록 복원하는 버스트모드 광 수신기(bust mode receiver)가 사용되고 있다.
버스트모드 광 수신기는 일반 수신기의 AC 커플링 방식에서 쓰인 DC 블록 커패시터를 제거하여 커패시터의 충/방전 시간으로 인한 버스트 데이터의 손실을 막고, 데이터의 판별을 위한 기준신호로서 판별 임계값(detection threshold)을 수신 버스트 패킷마다 추출하게 된다. 또한 데이터를 추출된 판별 임계값을 중심으로 대칭적으로 증폭시킴으로써 데이터를 복원하는 기능을 제공해야 한다.
도 2는 종래 기술에 의한 버스트모드 광 수신기의 구성을 나타내는 개략도로서, 광검출부(10), 전치증폭부(1), 판별 임계값 제어부(automatic threshold controller; 이하 ATC라 칭함)(2), 제한증폭부(3)로 구성된다.
광검출부(10)는 입력되는 광신호를 전류신호로 변환하는 기능을 한다.
전치증폭부(1)는 광 검출기(2)에서 검출된 전류신호를 전압신호로 변환하는 역할을 하는데, 입력전류 대 출력전압의 비인 트랜스임피던스는 증폭기(transimpedance amplifier: 이하 TIA라 칭함)의 입력단자와 출력단자에 연결된 궤환저항(Rf)에 의해 결정된다.
버스트모드 광 수신기에 사용되는 TIA(1)는 DC 커플링 되어 사용되며, 수신된 신호가 TIA(1)에서 증폭된 후 두 부분으로 나뉘게 된다. 한 부분은 ATC(2)에 입력되어 수신된 패킷의 판별 임계값을 추출하게 되고, 다른 한 부분은 제한증폭기(3)에 DC 커플링 되어 입력된다. 또한, 패킷의 크기에 따라 자동으로 바뀌게 되는 판별 임계값은 상기 제한증폭기(3)의 Vref에 입력된다. 제한증폭기(3)는 입력된 서로 다른 크기의 신호를 증폭하여 일정한 진폭의 신호로 복원하는 역할을 한다.
그러나, 상기 종래의 버스트모드 광 수신기는 패킷과 패킷 사이의 구간에서 초기화하는 리셋(reset) 신호를 외부에서 부가적 회로를 사용하여 입력함으로 인해 회로가 복잡해지고 부품 사이즈가 커지는 문제점이 따른다.
따라서, 본 발명의 목적은 입력신호를 판단하여 자체에서 초기 리셋 신호를 발생할 수 있는 버스트모드 광 수신기를 제공하는데 있다.
본 발명의 다른 목적은 크기와 위상이 각 패킷별로 서로 다른 버스트모드 데이터를 수신하여 정확하고 빠르게 복원할 수 있는 기가급 버스트모드 광 수신기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 버스트모드 광 수신기의 판별 임계값 제어 장치는 버스트모드 신호를 전압신호로 변환하는 컨버터의 출력 신호의 신호레벨을 검출하여 자동 이득 제어부를 제어하도록 하며, 리셋 신호를 자체적으로 발생하여 판별 임계값 제어부로 인가하도록 하는 버스트모드 광 수신기에 있어서, 상기 리셋신호에 응답하여 상기 컨버터의 출력신호의 최고치 레벨을 검출하는 최고치 레벨 검출부; 상기 리셋신호에 응답하여 상기 컨버터의 출력신호의 최저치 레벨을 검출하는 최저치 레벨 검출부; 상기 최고치 레벨 검출부와 상기 최저치 레벨 검출부에 각각 그 일측이 접속되고 다른 일측이 서로 접속되어 상기 최고 치 레벨과 최저치 레벨의 전압으로부터 신호 기준 전압을 발생하는 한 쌍의 저항; 및 상기 기준 전압을 저장하는 커패시터를 구비하여 이루어지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명에 따른 버스트모드 광 수신기의 구성을 개략적으로 나타내는 도면이고, 도 4는 본 발명의 구성을 보다 구체적으로 나타낸 도면이다.
도 3을 참조하면, 본 발명의 버스트모드 광 수신기는 광검출부(110), 전치증폭부(101), ATC부(102) 및 제한증폭부(103)로 구성되며, 리셋 신호를 전치증폭부(101)에서 자체 발생하여 ATC부(102)로 인가한다는 점에서 도 2의 종래구성과 차이점이 있다.
도 4를 참조하면, 전치증폭부(101)는 이득과 대역폭을 결정하는 TIA(4), 상기 TIA(4) 출력의 최저치 레벨(bottom level)을 검출(detection)하는 최저치 레벨 검출부(5), 상기 검출된 최저치 레벨을 입력받아 자동 이득 제어신호를 발생시켜 이득을 자동 조절하는 자동 이득 제어부(automatic gain controller, 이하 AGC라 칭함)(6), 상기 TIA(4) 출력신호의 크기를 검출하는 신호크기 검출부(power level detection, 7)와 펄스 발생기(8), NAND 게이트(9), TIA(4)의 출력버퍼(100)로 구성된다.
TIA(4)는 상기 광검출부(110)로부터 출력되는 전류 신호를 전압신호로 변환하여, 최저치 레벨 검출부(7)에 제공한다.
도 5는 최저치 레벨 검출부의 구조를 나타내는 도면이고, 도 6은 도 5의 상세 회로도이다.
도 5를 참조하면, 최저치 레벨 검출부(5)는 입력 신호를 증폭하는 증폭부(50), 증폭된 신호의 최저치를 검출하는 검출부(60) 및, 출력 버퍼부(70)로 구성된다.
도 6을 참조하면, 증폭부(50)는 증폭부(50)는 제 1 차동증폭기(R1, R2, TR1, TR2)와 제 2 차동증폭기(R3, R4, TR3, TR4)로 구성되며, 제 1 차동증폭기와 제 2 차동증폭기의 사이에 접속된 버퍼(51)를 포함하는 구성이다.
이와 같이 증폭기를 2단으로 사용하는 이유는 하기과 같다. 원래의 신호를 그대로 최저치 레벨 검출부의 검출부(60)에서 신호의 최저치를 찾아내게 되면, 다이오드의 순방향 전압 때문에 전압 오프셋이 발생하게 된다. 이 전압 오프셋은 약 800mV 정도이며, 이러한 오프셋으로 인해 신호의 최저치를 정확히 찾을 수가 없게 된다. 이를 해결하기 위해서는 신호를 증폭하고 난 뒤 이의 최저치를 찾아내고 이 값을 궤환시키게 되면 전압 오프셋은 증폭기의 이득만큼 감소하게 된다. 즉, 증폭 기의 이득이 40이면 전압 오프셋은 800/40=20mV가 되는 것이다. 이론적으로 증폭기의 이득을 크게 하면 오프셋이 줄어드는 장점이 있으나, 다단 증폭기는 회로 발진 가능성이 크기 때문에 적절한 제어가 필요하다.
또한, 버퍼가 2단으로 구성된 이유는 제 2 차동증폭기의 입력 전압조건을 맞춰주기 위함이다.
검출부(60)는 다이오드(D1)와 RC 정류회로로 구성되며, 증폭부(50)에서 증폭된 신호(a노드)를 수신한다. 신호의 전압레벨이 음의 방향으로 감소하게 되면 다이오드(D1)는 순방향이 되어 커패시터(C)를 통하여 충전하게 된다. 반대로, 신호의 전압레벨이 양의 방향으로 증가하게 되면 다이오드는 역방향이 되어 차단영역으로 돌입하게 되고, 커패시터는 충전하고 있던 전류를 방전하게 된다. 이런 원리에 의해 신호의 최저치 레벨을 유지하게 된다. 커패시터의 정전용량을 크게 하면 오프셋을 줄일 수 있는 반면, 최저치 레벨을 검출하는 시간이 길어지게 되는 단점이 있고, 커패시터의 정전용량을 줄이면 오프셋은 커지지만 최저치 레벨을 검출하는 시간은 짧아지는 장점이 있다. 따라서, RC 시정수를 적절히 조절할 필요가 있다.
버퍼부(70)는, 검출부(60)에서 검출한 신호를 증폭부(50)에 궤환시키기 위해 검출부(60)의 출력단에 접속된다. 버퍼부(70)는 연속적인 데이터 입력 동안에 기준전압이 변화하는 것을 방지하고 불필요한 방전패스를 막기 위한 MOS 트랜지스터(TR5) 및 출력전압 레벨을 조절하기 위한 레벨 쉬프트 다이오드(D2)로 구성된다.
전술한 바와 같은 구성과 동작에 의해, 최저치 레벨 검출부는 TIA 출력신호 레벨의 크기와 무관하게 항상 최저치를 검출하게 된다. 최저치 레벨을 검출함으로써 입력신호의 유무를 정확하게 판단할 수 있다. 신호의 최저치 레벨을 검출하지 못할 경우에는 후술되는 AGC 제어신호를 발생하여 입력에 대한 신호의 크기를 검출하도록 한다. 일반적으로 사용되고 있는 최대치 레벨 검출기는 입력신호가 높은 레벨일 경우에는 별 문제가 없으나, 낮은 레벨의 경우에는 최대치 전압 레벨을 읽으면 실제 전압 레벨에 대한 정보를 정확하게 판단하기가 어려워 입력신호의 유무 판단에 어려움이 있다.
최저치 레벨 검출부(5)가 검출한 최저치 레벨의 사용은 AGC 신호의 정확한 생성 및 패킷 구간의 정확한 판단을 가능하게 하여 출력전압을 적정레벨로 유지할 수 있도록 한다.
도 9는 도 6의 a, b, c 각 노드에서의 전압레벨을 나타내는 파형도로서, 세로축은 전압의 크기를 나타내고 가로축은 시간(nsec)을 나타낸다.
도 6 및 도 9를 참조하면, A는 증폭부(50) 즉, 2단의 차동증폭기를 통하여 나온(a노드) 출력특성이며, B는 검출부(60) 즉, 다이오드 및 RC 정류필터를 통하여 나온(b노드) 일정한 전압 특성을 나타낸 것이다. C는 TIA의 출력단에서 나온(c노드) Bottom in 전압레벨을 나타내는 것이다.
도 10은 전치증폭기 내의 최저치 레벨 검출부의 입력신호에 대한 출력신호 특성을 나타내는 파형도로서, TIA 출력신호의 레벨의 크기가 크든 작든 최저치를 추종함을 나타낸다.
다시 도 4를 참조하면, AGC부(6)에서는 최저치 레벨 검출부(5)에서 검출된 최저치 레벨을 근거로 AGC 신호(6')를 발생시켜 TIA(4)의 이득을 조절하는 기능을 수행한다.
광 검출부(110)에서 출력되는 신호는 대개 -31dBm 내지 -16dBm 범위 내의 전류변화를 가지며, 이 정도의 전류 범위를 넘어서면 상당한 출력 신호 왜곡 현상이 발생한다. 따라서 AGC부(6)를 동작시켜 왜곡되지 않은 파형으로 보상하여야 한다.
이를 위해 본 발명에서는 TIA(4) 출력신호가 왜곡되기 시작하는 시점 즉, TIA(4) 출력신호의 최저치 레벨이 TIA(4)의 출력 버퍼 트랜지스터를 턴-오프 시킬 때 AGC 제어신호(6')를 발생시켜 AGC 동작이 개시되도록 구성한다.
또한, AGC부(6)는 입력신호의 존재유무를 판단하게 위해 최저치 레벨 검출부(5)에서 검출된 최저치 레벨을 분석하는 신호 유무 판단부를 구비하도록 한다. 신호 유무 판단부는 최저치 레벨을 분석하여 입력신호가 존재한다고 판단되는 경우 신호가 존재함을 표시하고 반면 입력신호가 존재하지 않는다고 판단되는 경우 신호가 존재하지 않음을 표시하도록 한다. 이 신호가 패킷이 끝났음을 알리는 신호가 된다. 즉, 패킷 종료를 알리는 신호는 AGC신호(6')를 리셋시켜 다음 패킷 초기에 AGC 전압 레벨을 다시 설정할 수 있도록 한다.
이러한 결과로 AGC 동작 기준 레벨이 너무 낮아져서 TIA(4) 출력이 지나치게 작아지거나 기준 레벨이 너무 높아져서 출력 신호의 왜곡 후에 AGC가 동작하는 문제점을 방지할 수 있다.
또한, 입력트랜지스터의 컬렉터에서 발생된 초기 AGC 신호는 내부에 구성된 최고치 검출기(peak detector)에 의해서 peak 레벨로 설정되어 유지되어 줌으로써 실제 AGC 제어신호(6')가 변동함에 따라 발생하는 지터를 극소화한다.
신호크기 검출부(7)는 TIA(4) 출력신호를 입력 받아 그 크기를 검출함으로써 신호의 유무 및 패킷과 패킷 사이 구간을 판단하여 알려 주는 기능을 한다.
신호크기 검출부(7)는 2개의 출력신호를 제공한다. 상기 신호중 하나의 신호는 전술한 LOS 신호를 발생하기 위해 펄스발생기(8)와 인버터(91)를 거치며, 다른 하나의 신호는 후술하는 리셋 신호를 발생하기 위해 펄스발생기(82)에 인가된다.
또한, 신호크기 검출부(7)에 인가되는 TIA(4) 출력신호를 커플링하는 커패시터를 구비하여 입력 신호의 DC 레벨에 상관없이 신호의 크기를 검출 할 수 있도록 한다.
펄스발생기(8)는 패킷의 시작, 패킷의 끝 및 패킷과 패킷의 구간을 펄스로 발생하여 알려주기 위함이다.
펄스발생기(8)에서 생성된 펄스신호는 인버터(91)를 통해 반전된 후 LOS 신호로써 출력된다. 펄스발생기(81)은 AGC부(6)의 출력신호에 대응하는 신호를 발생한다. 또한, 펄스발생기(82)는 신호크기 검출부(7)의 타측 신호로써 출력된 신호에 대응하는 펄스신호를 방생한다. 상기 펄스발생기(81, 82)에서 발생된 출력 신호는 NAND 게이트(9)에 의해 부정 논리곱되고, 인버터(92)에 의해 반전된 후 리셋신호로써 다음 단의 ATC(102)로 출력된다.
출력버퍼(100)는 ACT(102)로의 최종출력신호와 전치증폭부(101) 뒷단의 제한증폭기(103)로의 입력신호를 고려한 것으로, 최종 출력신호의 DC레벨을 조절하기 위함이다.
도 11a는 입력전류가 10㎂ 일 경우, 도 12a는 입력전류가 100㎂ 일 경우의 전치증폭부의 동작특성을 나타내는 출력 파형도로서, 세로축은 전압의 크기를 나타내고 가로축은 시간(nsec)을 나타낸다.
AGC가 낮은 입력전류(예로써, 10㎂) 일 때는 제어신호가 발생하지 않다가(도 11a) 어느 정도의 입력 전류 레벨(100㎂)이 되면 제어신호를 발생한다(도 12a)는 것을 보여 준다.
도 11b, 도 12b는 각각 상기 도 11a 및 도 12a를 확대한 도면으로, 한 그래프에 도시하기 위해 전치증폭부의 출력레벨의 값에서 -1.6V 한 값으로 나타낸 것이다.
전술한 바와 같은 과정을 거쳐 전치증폭부에서 자체적으로 발생된 리셋 신호는 TIA 출력신호와 함께 뒷단의 ACT부(102)로 인가된다.
다시 도 4를 참조하면, 본 발명의 일 실시예에 따른 ACT부(102)는 리셋신호에 응답하여 컨버터 출력신호의 최고치 레벨을 검출하는 최고치 레벨 검출부(200), 리셋신호에 응답하여 컨버터의 출력신호의 최저치 레벨을 검출하는 최저치 레벨 검출부(300), 최고치 및 최저치 레벨 검출부를 거친 신호의 전압을 분배하는 한 쌍의 저항(R11, R12) 및 기준전압 신호를 발생하여 정보를 저장하는 저장 커패시터(Cp)로 구성된다. 이때, 저항 R11, R12는 최고치 레벨 전압과 최저치 레벨 전압의 중간치 전압 즉, 기준전압(Vref)을 발생하도록 동일한 저항값을 갖는다.
최고치 레벨 검출부(200)와 최저치 레벨 검출부(300)는 각각 전치증폭부(101)의 리셋 신호에 응답하여 전치증폭부(101)로부터 출력된 신호의 최고치 및 최저치를 검출한다. 검출된 최고치 레벨 및 최저치 레벨은 저항 R1, R2를 지나면 중간치 전압을 발생하게 된다.
즉, Vref = (Vpeak + Vbottom) / 2가 된다.
상기와 같이 발생된 기준전압을 커패시터Cp에 저장하였다가 패킷 구간 사이의 정보를 뒷단에 전송한다.
도 7은 본 발명의 일 실시예에 따른 ACT부(102) 내의 최고치 레벨 검출부의 상세회로도이다.
도면을 참조하면, 최고치 레벨 검출부는 크게 입력 신호를 증폭하는 증폭부(210), 증폭된 신호의 최고치를 검출하는 검출부(220), 출력 버퍼부(230) 및 전류소스(240)로 구성된다.
증폭부(210)는 제 1 차동증폭기와 제 2 차동증폭기로 구성된 2단 증폭기를 구비하며, 2단 버퍼(211)는 2단 증폭기의 사이에 연결된 구성을 갖는다. 제 1 차동증폭기는 저항R1, R2 및 트랜지스터 TR1, TR2로 구성되고, 제 2 차동증폭기는 저항 R3, R4 및 트랜지스터 TR3, TR4로 구성된다. 2단 증폭기는 전압 오프셋을 감소시키도록 구성되어 신호의 최고치 레벨을 정확하게 검출한다. 또한 2단 버퍼는 제 2 차동증폭기의 입력전압의 조건을 맞추도록 구성된다(이에 관한 자세한 내용은 도 4와 도 5의 설명부분을 참조).
검출부(220)는 증폭부(210)에서 증폭된 신호를 수신하는 다이오드(D1), 직렬 연결된 커패시터(Cp)와 저항(RL) 및 리셋 신호가 게이트 단자에 수신되는 MOS 트랜지스터(MOS1)로 구성된다.
이때, MOS 트랜지스터에 인가되는 리셋 신호는 전치증폭부에서 입력신호의 유무를 판단하여 자체적으로 발생한 신호이다. 리셋신호를 사용하는 이유는, MOS 트랜지스터는 게이트 쪽으로 전류가 거의 흐르지 못하기 때문에 방전 패스(path)가 존재하지 않게 되고 이로 인해 충전은 되지만 방전은 되지 않으므로 강제적으로 리셋 신호를 주어서 방전시키도록 하기 위함이다. 또한, 커패시터(Cp)와 직렬로 연결된 저항(RL)은 입력신호의 오버슛(overshoot)을 방지하고 오동작을 막기 위해서이다.
상기와 같이 구성된 검출부(200)의 동작은 다음과 같다. 신호전압의 레벨이 양의 방향으로 증가하게 되면 다이오드(D1)는 순방향이 되어 커패시터(Cp)를 통하여 충전하게 된다. 반대로, 신호전압의 레벨이 음의 방향으로 감소하게 되면 다이오드는 역방향이 되어 차단영역으로 돌입하게 되고, 커패시터는 충전하고 있던 전류를 방전하게 된다. 이런 원리에 의해 신호의 최고치 레벨을 유지하게 된다. 이때, 커패시터의 정전용량을 크게 하면 오프셋을 줄일 수 있는 반면, 최저치 레벨을 검출하는 시간이 길어지게 되는 단점이 있고, 커패시터의 정전용량을 줄이면 오프셋은 커지지만 최저치 레벨을 검출하는 시간이 줄어드는 장점이 있다. 따라서, RC 시정수 값을 적절하게 조절할 필요가 있다.
버퍼부(230)는 검출부(220)에서 검출된 신호를 증폭부(21)에 궤환시키기 위해 검출부(220)의 출력단에 연결된다. 버퍼부(230)는 연속적인 데이터 입력 동안 기준전압이 변화하는 것을 방지하고 불필요한 전압패스를 막기 위한 MOS 트랜지스터(MOS2) 및 출력전압 레벨을 조정하기 위한 레벨 쉬프트 다이오드(D2, D3, D4)로 구성된다. 레벨 쉬프트 다이오드는, 실제 신호의 최저치 레벨과 출력 버퍼단의 전압 레벨의 차이가 커서 검출부(220)에서 검출한 신호가 궤환(feedback) 되지 않는 것을 방지한다.
도 8은 본 발명에 따른 ACT부(102) 내의 최저치 레벨 검출부의 상세회로도이다.
도면을 참조하면, 최저치 레벨 검출부는 크게 입력 신호를 증폭하는 증폭부(310), 증폭된 신호의 최고치를 검출하는 검출부(320), 출력 버퍼부(330) 및 전류소스(340)로 구성된다.
최저치 레벨 검출부의 회로 구성 및 동작은 전술한 최고치 레벨 검출부와 유사하며, 차이점은 검출부(320)만 다르다.
검출부(320)는 증폭부(310)에서 증폭된 신호를 수신하는 다이오드(D5), 병렬 연결된 커패시터(Cp)와 저항(RP) 및 리셋 신호가 게이트 단자에 인가되는 MOS 트랜지스터(MOS3)로 구성된다. 상기 검출부(320)는, 도 7의 검출부(220)에서의 다이오드D1과 D5의 극성이 반대로 되어 있으며, 또한 충방전 커패시터가 접지단자가 아닌 Vcc로 연결되어 있는 점이 도 7과 다르다. 또한, 충방전 커패시터(Cp)와 병렬 연결된 저항(RP)은 MOS 트랜지스터(MOS3)의 초기 드레인 전압을 "0V" 가 아닌 "5V"로 사용하도록 하기 위한 댐핑(damping) 기능을 한다.
검출부(320)의 동작은 다음과 같다. 신호전압 레벨이 음의 방향으로 감소하게 되면 다이오드가 순방향으로 바이어스 되어 커패시터(Cp)를 통하여 충전이 일어나며, 신호전압 레벨이 양의 방향으로 증가하게 되면 다이오드D5는 역방향으로 바이어스 되어 커패시터는 충전하고 있던 전류를 방전하게 된다. 이런 원리에 의해 신호의 최저치 레벨을 유지하게 된다. 그러나, 도 8에서도 출력버퍼 구조로 인해 자연방전이 일어나지 않으므로 검출부(320)는 리셋신호에 응답하여 강제적으로 방전하지 않으면 안된다.
버퍼부(330)는 검출부(320)의 뒷단에 연결되고, 이를 통해 검출부에서 검출된 신호가 증폭부(310)로 궤환되어 들어온다. 버퍼부(330)는 연속된 데이터 동안 기준전압의 변화를 방지하고 불필요한 방전패스를 막기 위한 MOS 트랜지스터(MOS4) 및 출력전압 레벨을 맞추기 위한 레벨 쉬프트 다이오드(D6, D7)로 구성된다. 레벨 쉬프트 다이오드는, 실제 신호의 최저치와 출력 버퍼단의 전압값의 차이가 커서 궤환(feedback)이 일어나지 않게 되는 것을 방지하기 위한 구성이다.
도 13은 ACT부(102) 내의 최고치 레벨 검출부의 입력신호에 대한 출력신호 특성을 나타내는 파형도이고, 도 14은 ACT부(102) 내의 최저치 레벨 검출부의 입력신호에 대한 출력신호 특성을 나타내는 파형도이다. 상기 도면을 통해 입력신호의 최고치 레벨 및 최저치 레벨이 정확하게 검출됨을 알 수 있다.
도 15는 ACT부(102)의 출력특성을 나타내는 파형도로서, 전치 증폭부에서 발생된 리셋 신호를 입력받아 임계 판별치 제어부를 통해 출력된 최종 출력특성을 나타낸다. Vref는 최저치 전압(15mVpp)과 최고치 전압(750mVpp)의 기준전압 발생 파형이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 패킷과 패킷 구간에서 초기화하는 리셋신호를 자체적으로 발생할 수 있다. 이에 따라 버스트모드 광 수신기 적용 시에 리셋 신호 발생을 위한 부가적인 회로를 구성할 필요가 없어 부품사이즈를 줄이는 장점이 있다.

Claims (7)

  1. 삭제
  2. 버스트모드 신호를 전압신호로 변환하는 컨버터의 출력 신호의 신호레벨을 검출하여 자동 이득 제어부를 제어하도록 하며, 리셋 신호를 자체적으로 발생하여 판별 임계값 제어장치로 인가하도록 하는 버스트모드 광 수신기에 있어서,
    상기 리셋신호에 응답하여 상기 컨버터의 출력신호의 최고치 레벨을 검출하는 최고치 레벨 검출부와; 상기 리셋신호에 응답하여 상기 컨버터의 출력신호의 최저치 레벨을 검출하는 최저치 레벨 검출부와; 상기 최고치 레벨 검출부와 상기 최저치 레벨 검출부에 각각 일단이 접속되고 각각의 타단이 상호 접속되어 상기 최고치 레벨과 최저치 레벨의 전압에 의거하여 기준 전압을 생성하는 한 쌍의 저항; 및 상기 기준 전압을 저장하는 커패시터를 포함하며, 상기 최고치 레벨 검출부는
    제 1 입력단자로 상기 컨버터의 출력신호를 수신하고, 제 2 입력단자로 궤환된 출력신호를 수신하여 그 차를 증폭하는 차동증폭부와;
    베이스와 컬렉터의 접합노드에는 상기 차동증폭부의 출력단이 접속되고, 이미터에는 접지단에 접속된 제 1 커패시터가 접속되는 제 1 트랜지스터; 및 게이트가 상기 리셋 신호를 수신하고, 드레인이 상기 제 1 트랜지스터의 이미터에 접속되고, 소스가 상기 제 1 커패시터와 접지단 사이에 접속된 제 1 MOS 트랜지스터를 구비하며, 상기 차동증폭부에서 증폭된 신호의 최고치를 검출하는 검출부; 및
    출력 버퍼부를 포함하는 것을 특징으로 하는 버스트모드 광 수신기의 판별 임계값 제어 장치.
  3. 제 2 항에 있어서, 상기 최고치 레벨 검출부는
    입력신호의 오버슛을 방지하기 위해 상기 제 1 트랜지스터의 이미터와 상기 제 1 커패시터의 사이에 직렬 접속된 제 1 저항소자를 더 구비하는 것을 특징으로 하는 버스트모드 광 수신기의 판별 임계값 제어 장치.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 출력 버퍼부는
    MOS 트랜지스터 및 적어도 하나 이상의 레벨쉬프트용 다이오드를 구비하는 것을 특징으로 하는 버스트모드 광 수신기의 판별 임계값 제어 장치.
  5. 제 2 항에 있어서, 상기 최저치 레벨 검출부는
    제 1 입력단자로 상기 컨버터의 출력신호를 수신하고, 제 2 입력단자로 궤환된 출력신호를 수신하여 그 차를 증폭하는 차동증폭부와; 상기 차동증폭부에서 증폭된 신호의 최저치를 검출하는 검출부; 및 출력 버퍼부를 구비하며,
    상기 검출부는 이미터에는 상기 차동증폭부의 출력단이 접속되고, 베이스와 컬렉터의 접합노드에는 전원전압을 공급받는 제 2 커패시터가 접속되는 제 2 트랜지스터; 및 게이트가 상기 리셋 신호를 수신하고, 드레인이 상기 베이스와 컬렉터의 접합노드에 접속되고, 소스가 상기 차동증폭부의 출력단과 상기 제 2 트랜지스터의 이미터 사이에 접속되는 제 2 MOS 트랜지스터를 구비하여 이루어지는 것을 특징으로 하는 버스트모드 광 수신기의 판별 임계값 제어 장치.
  6. 제 5 항에 있어서, 상기 제 2 MOS 트랜지스터의 초기 드레인 전압 조정을 위해 상기 제 2 커패시터와 병렬 연결된 제 2 저항소자를 더 구비하는 것을 특징으로 하는 버스트모드 광 수신기의 판별 임계값 제어 장치.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 출력버퍼부는
    MOS 트랜지스터 및 적어도 하나이상의 레벨쉬프트용 다이오드를 구비하는 것을 특징으로 하는 버스트모드 광 수신기의 판별 임계값 제어 장치.
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