KR100604826B1

KR100604826B1 - Plasma processing apparatus for processing the edge of wafer and method of plasma processing thereof

Info

Publication number: KR100604826B1
Application number: KR1020030070634A
Authority: KR
Inventors: 김종범; 변창주; 최창원
Original assignee: 삼성전자주식회사
Priority date: 2003-10-10
Filing date: 2003-10-10
Publication date: 2006-07-28
Also published as: KR20050034875A

Abstract

웨이퍼의 가장자리에 형성된 누적된 물질층들을 비선택적으로 그리고 정밀하게 제어하면서 제거할 수 있는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치 및 그 방법들이 개시된다. 본 발명의 플라즈마 처리방법은, 웨이퍼 처리가 가능한 처리챔버, 상기 처리챔버의 하측에 설치되며 그 상부면에 처리되어질 웨이퍼를 장착할 수 있는 제1 전극, 상기 제1 전극에 대응하여 상기 웨이퍼의 가장자리 부근에 플라즈마를 발생시킬 수 있도록 설치된 제2 전극, 플라즈마 발생으로 위한 공정가스를 상기 웨이퍼의 가장자리를 따라 분산공급시키도록 상기 웨이퍼의 상부 표면으로부터 일정한 높이로 설치된 절연판 및 상기 웨이퍼의 가장자리 영역에 플라즈마를 형성할 수 있도록 상기 제1 전극 및 제 2 전극 중의 적어도 하나에 연결된 RF소오스를 포함하는 플라즈마 처리장치를 이용하여 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리방법에 있어서, 상기 웨이퍼의 상부 표면과 상기 절연판의 하부 표면간의 갭 조절에 의해 상기 웨이퍼의 가장자리의 처리영역을 결정하는 단계를 포함한다.A plasma processing apparatus and method are disclosed for treating a wafer edge that can be removed while non-selectively and precisely controlling the layers of material formed at the edge of the wafer. The plasma processing method of the present invention includes a processing chamber capable of processing a wafer, a first electrode disposed below the processing chamber and capable of mounting a wafer to be processed on an upper surface thereof, and an edge of the wafer corresponding to the first electrode. Plasma is applied to a second electrode provided to generate a plasma in the vicinity, an insulating plate installed at a constant height from an upper surface of the wafer to distribute and supply the process gas for plasma generation along the edge of the wafer, and the edge region of the wafer. A plasma processing method for processing an edge of a wafer using a plasma processing apparatus including an RF source connected to at least one of the first electrode and the second electrode to be formed, the plasma processing method comprising: an upper surface of the wafer and a lower portion of the insulating plate By adjusting the gap between the surfaces Determining a processing area of the seat.

Description

웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치 및 그 플라즈마 처리방법{Plasma processing apparatus for processing the edge of wafer and method of plasma processing thereof}Plasma processing apparatus for processing wafer edges and plasma processing method thereof

도 1은 본 발명의 실시예에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치를 나타내는 개략적 단면도이다.1 is a schematic cross-sectional view showing a plasma processing apparatus for processing a wafer edge according to an embodiment of the present invention.

도 2는 도 1에서 플라즈마 발생부분을 확대 도시한 단면도이다.FIG. 2 is an enlarged cross-sectional view of the plasma generating part of FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치를 나타낸 개략도이다.3 is a schematic view showing a plasma processing apparatus for processing a wafer edge according to another embodiment of the present invention.

도 4는 본 발명의 실시예에 따라 GDP의 높이 변화에 따른 웨이퍼의 각 위치에서의 식각속도 특성을 나타낸 그래프이다.4 is a graph showing the etching rate at each position of the wafer according to the change in the height of GDP according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따라 GDP의 크기 변화에 따른 웨이퍼에서의 식각 영역의 변화를 나타낸 그래프이다. FIG. 5 is a graph illustrating a change of an etching region in a wafer according to a change in the size of GDP according to an embodiment of the present invention.

※ 도면의 주요 부분에 대한 부호의 간단한 설명※ Brief description of symbols for the main parts of the drawings

70 ; 처리챔버 71 ; 처리챔버 벽체70; Treatment chamber 71; Treatment chamber wall

71a ; 신축부 72 ; 웨이퍼 출입구 71a; Stretching section 72; Wafer gateway

73 ; 퍼지가스공급부 74 ; 상부전극 73; Purge gas supply unit 74; Upper electrode

74a ; 상부전극 지지대 74b ; 스템 74a; Upper electrode support 74b; Stem

75 ; 공정가스공급원 75a ; 공정가스공급관 75; Process gas source 75a; Process gas supply pipe

76 ; 보조가스공급원 76b ; 보조가스공급관76; Auxiliary gas source 76b; Auxiliary Gas Supply Pipe

77 ; 상부전극 이동판 77a ; 상부전극 이동판 지지대77; Upper electrode moving plate 77a; Upper Electrode Moving Plate Support

78 ; 상부전극 이동판 구동부 79 ; 주절연판78; Upper electrode moving plate driver 79; Main insulation board

79d ;보조절연판 79c ; 보조가스 분출구 Auxiliary insulation plate 79c; Auxiliary gas outlet

80 ; 웨이퍼 82 ; 하부전극80; Wafer 82; Bottom electrode

84 ; 제1 절연체 85 ; 제2 절연체84; First insulator 85; Second insulator

86 ; 측부전극 88 ; 리프트핀 86; Side electrodes 88; Lift pin

90 ; 배플판 92 ; 하부전극 냉각부 90; Baffle plate 92; Lower electrode cooler

94 ; 하부전극 냉각원 96 ; RF 소오스 94; Lower electrode cooling source 96; RF source

97 ; 리프트핀 이동판 98 ; 리프트핀 이동판 구동부 97; Lift pin moving plate 98; Lift pin moving plate driver

99 ; 배기펌프 99; Exhaust pump

본 발명은 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치에 관한 것이다. 보다 상세하게는, 웨이퍼의 가장자리 근처에만 플라즈마를 형성시킬 수 있는 플라즈마 처리장치와 플라즈마 처리장치를 이용하여 웨이퍼 가장자리를 플라즈마 처리하는 방법에 관한 것이다.The present invention relates to a plasma processing apparatus for processing wafer edges. More specifically, the present invention relates to a plasma processing apparatus capable of forming plasma only near the edge of a wafer and a method of plasma processing a wafer edge using the plasma processing apparatus.

반도체 집적회로의 제조 과정은 반도체 웨이퍼 상의 전면에 도전층 및 절연 층을 다층으로 증착해 나가면서 각 층을 구성하는 물질층을 패턴화하여 설계된 바의 반도체 집적회로를 구현해나가는 과정이라 할 수 있다. 이때, 일반적으로 반도체 집적회로는 반도체 칩의 단위로 구성되며, 웨이퍼 전체에 걸쳐 복수개의 반도체 칩들이 동일한 단계에서 동일한 과정을 거쳐 완성되어 나간다. 따라서 각 반도체 칩의 최상층의 물질층이 형성된 후에는 반도체 웨이퍼는 칩 단위로 다이싱되며 웨이퍼의 가장자리 부분은 불필요한 부분으로 폐기된다.The process of manufacturing a semiconductor integrated circuit may be a process of implementing a semiconductor integrated circuit, which is designed by patterning a material layer constituting each layer while depositing a conductive layer and an insulating layer on the entire surface of a semiconductor wafer. In this case, a semiconductor integrated circuit is generally configured in units of semiconductor chips, and a plurality of semiconductor chips are completed through the same process in the same step throughout the wafer. Therefore, after the uppermost material layer of each semiconductor chip is formed, the semiconductor wafer is diced in chip units and the edge portion of the wafer is discarded as an unnecessary portion.

그러나, 반도체 집적회로의 제조공정이 반도체 웨이퍼 전면에 대하여 동일하게 수행된다는 특성으로 인하여 반도체 웨이퍼의 가장자리에도 반도체 칩영역에 형성되는 물질층이 동일하게 형성되지만, 웨이퍼의 가장자리는 결정학적, 에너지적 및 기계적 의미에서 불완전한 영역이 되어 반도체 집적회로의 제조 과정에서 여러 가지 유형의 결함을 유발시키게 된다. 즉, 반도체 집적회로가 고집적화되면서 웨이퍼의 가장자리(edge) 및 베벨(bevel) 영역에 다층으로 누적되는 물질층들은 후속 물질층의 증착시 써멀버짓(thermal budget)으로 인한 팽창, 리프팅, 건식 또는 습식 식각시 케미컬에 의한 막질간의 선택비 차이로 인한 불완전한 제거, 폴리머의 잔류 등 여러 가지 유형의 결함이 발생되며, 이러한 결함들은 파티클의 요인이 되어 반도체 집적회로의 제조과정에서 칩영역으로 침투되어 반도체 집적회로의 불량요인이 된다.However, due to the characteristics that the manufacturing process of the semiconductor integrated circuit is performed on the entire surface of the semiconductor wafer, the same material layer formed in the semiconductor chip region is formed at the edge of the semiconductor wafer, but the edges of the wafer are crystallographic, energetic and Imperfect areas in the mechanical sense lead to various types of defects in the fabrication of semiconductor integrated circuits. That is, as semiconductor integrated circuits become highly integrated, the layers of materials stacked in multiple layers at the edge and bevel regions of the wafer may swell, lift, dry, or wet etch due to thermal budget during subsequent deposition of the material layers. Various types of defects occur such as incomplete removal and residual polymer due to difference in selectivity between films by chemicals. These defects become particles and penetrate into chip area during semiconductor integrated circuit manufacturing process. It is a bad factor of.

따라서, 이러한 웨이퍼의 가장자리에 누적되는 물질층들은 반도체 집적회로의 제조과정에서 주기적으로 제거할 필요가 있게 된다. Therefore, the material layers accumulated at the edge of the wafer need to be periodically removed during the fabrication of the semiconductor integrated circuit.

종래에는 일반적으로 이러한 웨이퍼 가장자리를 처리하기 위해 습식 방법을 사용하였다. 종래에는 웨이퍼 가장자리에 형성된 불필요한 물질층들을 제거하기 위해 반도체 칩영역을 포함하는 웨이퍼의 전면에 포토레지스트층을 코팅한 후, 포토 공정에 의해 웨이퍼 가장자리로부터 일정한 폭을 갖는 포토레지스트층 패턴을 형성하고, 포토레지스트층 패턴을 마스크로 하여 습식 케미컬을 이용하여 웨이퍼의 가장자리 및 뒷면에 노출된 불필요한 물질층을 제거한다. 이어서, 포토레지스트층 패턴을 애슁하고 스트립하여 제거한다. In the past, wet methods have generally been used to treat such wafer edges. Conventionally, after removing the photoresist layer on the front surface of the wafer including the semiconductor chip region to remove the unnecessary material layer formed on the wafer edge, by forming a photoresist layer pattern having a constant width from the wafer edge by a photo process, Using the photoresist layer pattern as a mask, a wet chemical is used to remove the unnecessary material layer exposed on the edge and back side of the wafer. The photoresist layer pattern is then ashed and stripped off.

상기와 같은 습식 방법에 따르면, 웨이퍼의 가장자리에 적층된 각 층별로 별개의 케미컬을 사용해야 하기 때문에 양산공정으로서는 공정관리가 매우 어렵고, 시설투자가 많이 소요되며, 런타임이 길어지기 때문에 생산성이 좋지 않다는 단점이 있다.According to the wet method described above, a separate chemical is required for each layer stacked on the edge of the wafer, so that the production process is very difficult for the mass production process, the facility investment is required, and the run time is long, resulting in poor productivity. There is this.

따라서 웨이퍼의 가장자리를 따라 누적된 물질층들을 보다 효과적으로 그리고 정밀하게 제거할 수 있는 플라즈마 처리장치가 개발될 필요가 있다. Accordingly, there is a need to develop a plasma processing apparatus that can more efficiently and precisely remove layers of material accumulated along the edge of a wafer.

본 발명의 목적은 상기의 문제점들을 해결하기 위한 것으로서, 웨이퍼의 가장자리에 형성된 누적된 물질층들을 비선택적으로 그리고 정밀하게 제어하면서 제거할 수 있는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems, and to provide a plasma processing apparatus for processing a wafer edge that can remove the non-selective and precise control of the accumulated material layers formed on the edge of the wafer. .

본 발명의 또다른 목적은 웨이퍼 가장자리에 누적된 물질층들을 정밀하게 제거할 수 있는 웨이퍼 가장자리의 플라즈마 처리방법을 제공하는 데 있다.It is still another object of the present invention to provide a plasma processing method of a wafer edge capable of precisely removing material layers accumulated at the wafer edge.

상기 본 발명의 목적을 달성하기 위한 본 발명의 제1 형태에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치는, 웨이퍼 처리가 가능한 처리챔버; 상기 처리챔버의 하측에 설치되며, 그 상부면에 처리되어질 웨이퍼를 장착할 수 있는 하부전극; 상기 하부전극에 대응하여 상기 웨이퍼의 가장자리 부근에 플라즈마를 발생시킬 수 있도록 설치되며, 웨이퍼의 가장자리를 따라 웨이퍼의 상부면, 하부면 및 측면을 감싸는 링 형태로 된 측부전극; 플라즈마 발생으로 위한 공정가스를 상기 웨이퍼의 가장자리를 따라 분산공급시키도록 상기 웨이퍼의 상부 표면으로부터 일정한 높이로 설치된 절연판; 및 상기 하부전극상에 장착되는 상기 웨이퍼의 가장자리 영역에 플라즈마를 형성할 수 있도록 상기 상부전극 및 측부전극 중의 적어도 하나에 연결된 RF소오스를 포함한다. The plasma processing apparatus for processing the wafer edge according to the first aspect of the present invention for achieving the object of the present invention, the processing chamber capable of wafer processing; A lower electrode disposed below the processing chamber and capable of mounting a wafer to be processed on an upper surface thereof; A side electrode formed to correspond to the lower electrode so as to generate a plasma near the edge of the wafer, and having a ring shape surrounding an upper surface, a lower surface, and a side surface of the wafer along an edge of the wafer; An insulating plate installed at a constant height from an upper surface of the wafer to distribute and supply a process gas for plasma generation along an edge of the wafer; And an RF source connected to at least one of the upper electrode and the side electrode to form a plasma in an edge region of the wafer mounted on the lower electrode.

한편, 상기 본 발명의 다른 목적으로 달성하기 위한 본 발명의 제2 형태에 따른 웨이퍼 가장자리의 플라즈마 처리방법은, 웨이퍼 처리가 가능한 처리챔버, 상기 처리챔버의 하측에 설치되며 그 상부면에 처리되어질 웨이퍼를 장착할 수 있는 제1 전극, 상기 제1 전극에 대응하여 상기 웨이퍼의 가장자리 부근에 플라즈마를 발생시킬 수 있도록 설치된 제2 전극, 플라즈마 발생으로 위한 공정가스를 상기 웨이퍼의 가장자리를 따라 분산공급시키도록 상기 웨이퍼의 상부 표면으로부터 일정한 높이로 설치된 절연판 및 상기 웨이퍼의 가장자리 영역에 플라즈마를 형성할 수 있도록 상기 제1 전극 및 제 2 전극 중의 적어도 하나에 연결된 RF소오스를 포함하는 플라즈마 처리장치를 이용하여 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리방법에 있어서, 상기 웨이퍼의 상부 표면과 상기 절연판의 하부 표면간의 갭 조절 에 의해 상기 웨이퍼의 가장자리의 처리영역을 결정하는 단계를 포함한다.On the other hand, the plasma processing method of the wafer edge according to the second aspect of the present invention for achieving another object of the present invention, a processing chamber capable of wafer processing, a wafer which is provided below the processing chamber and to be processed on the upper surface A first electrode capable of mounting a second electrode, a second electrode installed to correspond to the first electrode to generate a plasma near the edge of the wafer, and to supply and distribute a process gas for plasma generation along the edge of the wafer An edge of the wafer using a plasma processing apparatus including an insulating plate installed at a constant height from an upper surface of the wafer and an RF source connected to at least one of the first electrode and the second electrode to form a plasma in the edge region of the wafer In the plasma processing method for processing the, Determining a treatment area of an edge of the wafer by adjusting a gap between an upper surface of the wafer and a lower surface of the insulating plate.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시예들에 한정되는 것으로 해석되서는 아니되며, 차라리 이러한 실시예들은 그 개시내용을 완벽히 하며 발명의 사상을 당업자에게 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있다. 동일한 참조번호는 전체적으로 동일한 요소를 지칭한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein, rather these embodiments are intended to complete the disclosure and to fully convey the spirit of the invention to those skilled in the art. It is provided for. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 1은 본 발명의 실시예에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치를 나타내는 개략적 단면도이며, 도 2는 도 1에서 플라즈마 발생부분을 확대 도시한 단면도이다.1 is a schematic cross-sectional view showing a plasma processing apparatus for processing a wafer edge according to an embodiment of the present invention, Figure 2 is an enlarged cross-sectional view showing a plasma generating portion in FIG.

도 1 및 도 2를 참조하면, 플라즈마 처리 공정이 수행될 처리챔버(70)가 처리챔버 벽체(71)에 의해 일정한 공간을 확보한 채 형성된다. 처리챔버 벽체(71)의 한 측벽면에는 처리할 웨이퍼(80)를 로딩/언로딩할 수 있는 웨이퍼 출입구(72)가 형성되며, 처리챔버(70)의 바닥에는 처리챔버(70) 내의 압력을 조절할 수 있는 배기펌프(99)가 설치되어 있다. 배기펌프(99)의 설치 위치는 처리챔버(70)의 측벽에 설치될 수도 있으며, 바닥 또는 측벽을 따라 복수개가 설치될 수도 있다.1 and 2, a processing chamber 70 in which a plasma processing process is to be performed is formed with a predetermined space secured by the processing chamber wall 71. One sidewall surface of the processing chamber wall 71 is formed with a wafer entrance 72 for loading / unloading the wafer 80 to be processed, and a pressure in the processing chamber 70 is applied to the bottom of the processing chamber 70. An adjustable exhaust pump 99 is provided. The installation position of the exhaust pump 99 may be installed on the side wall of the processing chamber 70, and a plurality of exhaust pumps 99 may be installed along the bottom or the side wall.

처리챔버(70)의 상측에는 상부전극(74)이 설치되며, 상부전극(74)은 가장자리를 따라 하향 돌출부를 갖는 원통형으로 형성되며, 그 중앙에는 공정가스 공급관(75a) 및 보조가스 공급관(76b)이 각기 형성된다. 상부전극(74)의 상부면에는 처리챔버 벽체(71)의 천정으로부터 연결된 벨로우즈로 된 신축부(71a)와 결합될 수 있는 상부전극 지지대(74a)가 원통형으로 형성되어 있다. An upper electrode 74 is provided above the processing chamber 70, and the upper electrode 74 is formed in a cylindrical shape having a downward protrusion along the edge, and in the center thereof, a process gas supply pipe 75a and an auxiliary gas supply pipe 76b. ) Are formed respectively. On the upper surface of the upper electrode 74 is formed a cylindrical upper electrode support 74a that can be engaged with the expansion and contraction portion 71a made of bellows connected from the ceiling of the processing chamber wall 71.

상기 상부전극(74)의 상부면에는 내부에 공정가스 공급관(75a) 및 보조가스 공급관(76b)이 관통되도록 형성되어 있는 스템(74b)이 일체로 또는 체결구에 의해 결합되어 설치된다. 공정가스 공급관(75a)의 말단에는 공정가스 공급원(75)이 위치하며, 보조가스 공급관(76b)의 말단에는 보조가스 공급원(76)이 위치한다. 상기 스템(74b)의 상측부는 상부전극 이동판(77)과 고정 결합되어 있다. 상부전극 이동판(77)은 상부전극 이동판 구동부(78)에 의해 상하로 이동할 수 있도록 구성되어 있다. 또한 상부전극 이동판(77)은 처리챔버 벽체(71)의 상측에 상부전극 이동판 지지대(77a)에 의해 신축적으로 지지되어 있다. On the upper surface of the upper electrode 74, a stem 74b, which is formed to penetrate the process gas supply pipe 75a and the auxiliary gas supply pipe 76b, is integrally installed or coupled by a fastener. The process gas supply source 75 is located at the end of the process gas supply pipe 75a, and the auxiliary gas supply source 76 is located at the end of the auxiliary gas supply pipe 76b. The upper portion of the stem 74b is fixedly coupled to the upper electrode moving plate 77. The upper electrode moving plate 77 is configured to be moved up and down by the upper electrode moving plate driver 78. In addition, the upper electrode moving plate 77 is elastically supported by the upper electrode moving plate supporter 77a on the upper side of the processing chamber wall 71.

상부전극(74)의 하향 돌출부의 내측에는 공급되는 공정가스를 방사상으로 분산시킬 수 있는 가스분산판(Gas Distribution Plate;GDP)의 역할을 하는 세라믹으로 된 주절연판(79)이 체결홀들에 삽입될 수 있는 체결구(도시안됨)에 의해 부착된다. 주절연판(79)의 하부 중앙에는 역시 세라믹으로 된 보조절연판(79d)이 체결홀에 체결구(도시안됨)를 넣어 부착된다. Inside the downward protrusion of the upper electrode 74, a main insulating plate 79 made of ceramic serving as a gas distribution plate (GDP) capable of radially distributing the supplied process gas is inserted into the fastening holes. It is attached by a fastener (not shown) that can be made. In the lower center of the main insulating plate 79, an auxiliary insulating plate 79d, which is also made of ceramic, is attached to the fastening hole by inserting a fastener (not shown).

상부전극(79)과 주절연판(79)이 결합됨으로써 상부전극(79)의 바닥면 및 링상으로 돌출된 하향 돌출부의 내측벽과 상기 주절연판(79)의 상부면과 외측벽 사이에는 공정가스가 공급될 수 있는 통로가 형성된다. 주절연판(79)의 외측벽에는 하향 경사진 하향경사부(도 2의 79f)가 존재한다. 즉, 상부전극(74)의 수직하는 내측벽과 대응되도록 그 상부측에는 수직 프로파일을 갖는 제1 수직부(도 2의 79e)를 갖지만, 주절연판(79) 외측벽의 중간 부분에서부터는 그 직경이 증가하도록 하향경 사부(79f)가 형성된다. 따라서, 상부전극(79)의 하향 돌출부의 내측벽과 주절연판(79)의 외측부가 이루는 공간을 통해 공급되던 공정가스는 상기 경사부의 존재로 인하여 공정가스가 웨이퍼(80)의 가장자리로 외향되도록 공급되어진다. By combining the upper electrode 79 and the main insulating plate 79, a process gas is supplied between the inner wall of the downward protrusion protruding into the bottom surface and the ring of the upper electrode 79 and the upper surface and the outer wall of the main insulating plate 79. A passage is formed which can be. A downwardly inclined downwardly inclined portion (79f in Fig. 2) exists on the outer wall of the main insulating plate 79. That is, the upper side has a first vertical portion (79e in FIG. 2) having a vertical profile on its upper side so as to correspond to the vertical inner wall of the upper electrode 74, but its diameter increases from the middle portion of the outer wall of the main insulating plate 79. The downwardly inclined portion 79f is formed. Therefore, the process gas supplied through the space formed between the inner side wall of the downward protrusion of the upper electrode 79 and the outer side of the main insulating plate 79 is supplied so that the process gas is outward toward the edge of the wafer 80 due to the presence of the inclined portion. It is done.

한편, 상기 주절연판(79)의 외측벽에 형성된 하향 경사부의 말단부터는 다시 수직하는 프로파일을 갖는 제2 수직부(79g)가 형성된다. 만약 하향경사부(79f)가 주절연판(79)의 하부면까지 계속적으로 연장되면 그 말단에는 예각으로 된 첨단이 형성되어 플라즈마에 의한 마모가 일어날 가능성이 많으며, 아크 발생의 요인이 되기도 하기 때문에 이를 방지하기 위함이다. 이러한 하향경사부(79f)의 크기는 본 발명에서 매우 중요한 요소로서, 도 2에서 보여지는 바와 같이 웨이퍼(80)의 직경과 주절연판(79)의 직경 차이, 웨이퍼(80)의 직경에 대한 GDP의 크기의 차이를 알 수 있게 하는 거리 "L"을 결정하는 요소가 된다. On the other hand, from the end of the downward inclined portion formed on the outer wall of the main insulating plate 79, a second vertical portion (79g) having a vertical profile again is formed. If the downwardly inclined portion 79f extends continuously to the lower surface of the main insulating plate 79, a sharp tip is formed at the end thereof, which is likely to cause abrasion by plasma, and may cause arcing. This is to prevent. The size of the downward inclined portion 79f is a very important factor in the present invention, as shown in FIG. 2, the difference between the diameter of the wafer 80 and the diameter of the main insulating plate 79, and the GDP of the wafer 80. It is an element that determines the distance "L" which makes it possible to know the difference in the size of.

즉, 거리 "L"의 크기에 따라 플라즈마 형성영역(P)에 노출되는 웨이퍼(80)의 노출 폭을 결정해준다. 다른 한편, 상기 하향경사부(79f)의 존재로 인하여 상부전극(74)의 치수를 변경함이 없이 단순히 본 발명에서는 처리하려는 웨이퍼(80)의 직경의 크기에 따라서, 혹은 웨이퍼(80)의 가장자리에서 플라즈마 처리할 영역의 폭의 크기에 따라서 다양한 직경을 갖는 주절연판(79)을 구비하여 간단히 교체 사용할 수 있다. That is, the exposure width of the wafer 80 exposed to the plasma formation region P is determined according to the size of the distance "L". On the other hand, without changing the dimensions of the upper electrode 74 due to the presence of the downward inclination portion (79f) simply according to the size of the diameter of the wafer 80 to be processed, or the edge of the wafer 80 In the present invention, a main insulating plate 79 having various diameters may be simply replaced according to the size of the width of the region to be plasma treated.

상기 주절연판(79)의 중앙 하부면에 부착된 보조절연판(79d)은 웨이퍼 중앙으로 공급되는 보조가스, 예를 들어 질소가스를 원형으로 구성된 보조가스 분출구(79c)를 통하여 분산 공급할 수 있도록 하기 위한 것이다. The auxiliary insulating plate 79d attached to the center lower surface of the main insulating plate 79 is for distributing and supplying the auxiliary gas, for example, nitrogen gas, which is supplied to the center of the wafer through the auxiliary gas outlet 79c having a circular shape. will be.

한편, 상기 상부전극(74) 및 주절연판(79)은 상기 상부전극 이동판(77)의 상하 이동에 의해 상하 이동하게 되며, 그 이동 경로를 따라 상기 처리챔버 측벽(71)에 상부전극(74) 또는 주절연판(79)의 수직 위치를 감지할 수 있는 위치 감지수단(91), 예를 들어 레이져 센서가 설치되며, 상기 위치 감지수단(91)에 감지된 신호에 따라 상부전극 이동판(77)의 이동을 제동할 수 있는 제동수단(91b)이 처리챔버 벽체(71)의 상측에 설치된다. On the other hand, the upper electrode 74 and the main insulating plate 79 is moved up and down by the vertical movement of the upper electrode moving plate 77, the upper electrode 74 on the side wall 71 of the processing chamber along the movement path ) Or a position detecting means 91 for detecting a vertical position of the main insulating plate 79, for example, a laser sensor, is installed, and the upper electrode moving plate 77 according to a signal detected by the position detecting means 91. Braking means (91b) capable of braking the movement of h) is provided above the processing chamber wall (71).

도 2에서 보여지듯이, 이러한 상부전극(74)의 상하 이동에 의하여 웨이퍼(80)의 상부 표면과 주절연판(79)의 하부 표면간의 갭의 크기 "H"가 결정된다. 갭의 크기 "H"는 본 발명에서 또한 중요한 요소로서, 플라즈마 처리 동안에 상부전극(74)을 하향 이동시켜 웨이퍼(80)의 상부 표면과 주절연판(79)의 하부 표면간을 근접시킴으로서 공정가스가 웨이퍼의 중앙으로 침투하여 웨이퍼의 중앙에서 플라즈마가 형성되는 것을 방지할 수 있다. 따라서 웨이퍼(80)의 가장자리에 형성된 피처리 물질층의 식각되는 폭에 따라서 상기 "H"의 크기를 적절히 조절할 수 있다.As shown in FIG. 2, the size “H” of the gap between the upper surface of the wafer 80 and the lower surface of the main insulating plate 79 is determined by the vertical movement of the upper electrode 74. The size "H" of the gap is also an important factor in the present invention, which moves the upper electrode 74 downward during the plasma treatment to bring the process gas into close proximity between the upper surface of the wafer 80 and the lower surface of the main insulating plate 79. Penetration into the center of the wafer can be prevented from forming a plasma in the center of the wafer. Accordingly, the size of the "H" may be appropriately adjusted according to the width of the target material layer formed on the edge of the wafer 80.

한편, 본 발명에서는 웨이퍼(80)는 하부전극(82)상에 직접 접촉하도록 장착된다. 하부전극(82)은 RF 소오스(96)로부터 공급되는 RF파워의 증가와 함께 그 위에 장착되는 웨이퍼가 중앙부가 볼록하게 휘어지는 것을 방지할 수 있도록 충분한 크기로 형성한다. 본 실시예에서는 200 mm 직경의 웨이퍼(80)에 대하여 하부전극(82)의 직경을 196 mm로 하였다. 본 발명에서는 웨이퍼(80)와 하부전극(82)이 직접 접촉하기 때문에 RF 파워가 용량적(capacitively)으로 전달되 지 않고 전기도선처럼 전달되며, 따라서 웨이퍼(80)와 직접 접촉하는 하부전극(82)의 접촉면적이 증가함에 따라 RF 파워의 전달 효율이 증가하고, 반면에 웨이퍼(80) 가장자리에서 웨이퍼(80)를 따라서 전달되는 RF 파워분이 감소되기 때문에 웨이퍼(80) 가장자리에서의 식각속도가 커진다. Meanwhile, in the present invention, the wafer 80 is mounted to directly contact the lower electrode 82. The lower electrode 82 is formed to be large enough to prevent the central portion of the wafer mounted thereon from convexly curved with the increase in the RF power supplied from the RF source 96. In this embodiment, the diameter of the lower electrode 82 is set to 196 mm for the wafer 80 having a diameter of 200 mm. In the present invention, since the wafer 80 and the lower electrode 82 are in direct contact with each other, the RF power is not transmitted capacitively but is transmitted like an electric conductor, and thus the lower electrode 82 is in direct contact with the wafer 80. As the area of contact increases, the transfer efficiency of the RF power increases, whereas the etch rate at the edge of the wafer 80 increases because the amount of RF power delivered along the wafer 80 at the edge of the wafer 80 decreases.

하부전극(82)의 상부 표면에는 방사상으로 배치된 복수개의 홈(도시안됨)이 형성되어 있다. 상기 홈들은 그 위에 장착되는 웨이퍼(80)의 미끄럼을 방지할 수 있다는 점에서 바람직하다. 상기 홈들은 폐곡선을 구성하지 않도록 비폐곡선 형태로 구성한다. 홈들이 폐곡선을 이루면 이곳에서 원하지 않는 플라즈마 발생할 수 있다는 것을 방지하기 위함이다. 상기 홈들은 직선형 및 곡선형 등의 다양한 형태로 구성할 수 있다.A plurality of grooves (not shown) disposed radially are formed on the upper surface of the lower electrode 82. The grooves are preferred in that they can prevent slippage of the wafer 80 mounted thereon. The grooves are configured in a non-closed curve shape so as not to form a closed curve. This is to prevent undesired plasma from occurring if the grooves form a closed curve. The grooves may be configured in various forms such as straight and curved.

한편, 본 실시예에서는 웨이퍼(80)가 하부전극(82)의 표면상에 자유롭게 장착되지만, 진공 또는 정전력을 이용한 각종 척킹(chucking) 수단을 이용하여 웨이퍼(80)를 하부전극(82)상에 강제로 장착할 수도 있다.On the other hand, in the present embodiment, the wafer 80 is freely mounted on the surface of the lower electrode 82, but the wafer 80 is mounted on the lower electrode 82 by various chucking means using vacuum or electrostatic force. Can also be forced to

하부전극(82)에는 하부전극(82)의 온도를 조절할 수 있는 하부전극 냉각부(92)가 내장 또는 외장되어 설치된다. 하부전극 냉각부(92)는 하부전극 냉각원(94)가 연결되어 냉매의 순환을 통하여 하부전극(82)의 온도를 설정값이 유지되도록 제어할 수 있다. The lower electrode 82 is provided with a lower electrode cooling unit 92 that can adjust the temperature of the lower electrode 82 internally or externally. The lower electrode cooling unit 92 may be connected to the lower electrode cooling source 94 to control the temperature of the lower electrode 82 to maintain a set value through circulation of the refrigerant.

하부전극(82)의 하부면은 처리챔버 벽체(71)의 바닥과 절연시키며, 하부전극(82)을 지지할 수 있는 제2 절연체(85)가 형성되어 있다. 하부전극(82)은 체결홀(도시안됨)을 통하여 제2 절연체(85)에 고정된다. The lower surface of the lower electrode 82 is insulated from the bottom of the processing chamber wall 71, and a second insulator 85 is formed to support the lower electrode 82. The lower electrode 82 is fixed to the second insulator 85 through a fastening hole (not shown).

하부전극(82)의 외측벽으로부터 일정 거리 이격되어 측부전극(86)이 설치된다. 상기 측부전극(86)은 웨이퍼의 형상에 대응하여 형성된 하부전극(82)의 외측벽을 감싸는 형태로 링 형상으로 구성되어 있다. 상기 하부전극(82)과 측부전극(86) 사이에는 예를 들어, 세라믹으로 된 제1 절연체(84)가 링 형상으로 삽입되어 있다. 제1 절연체(84)의 상부 표면은 하부전극(82)의 상부 표면의 높이보다 아래에 위치함으로써 웨이퍼(80)의 뒷면 가장자리가 오픈되도록 하는 것이 웨이퍼(80) 뒷면에 형성되는 불필요한 적층물을 제거할 수 있다는 점에서 바람직하다. 상기 제1 절연체(84)와 제2 절연체(85)는 동일 절연물질 또는 이종 절연물질로 구성할 수 있다.The side electrode 86 is installed at a predetermined distance from the outer wall of the lower electrode 82. The side electrode 86 is formed in a ring shape to surround the outer wall of the lower electrode 82 formed corresponding to the shape of the wafer. Between the lower electrode 82 and the side electrode 86, a first insulator 84 made of, for example, ceramic is inserted in a ring shape. The upper surface of the first insulator 84 is located below the height of the upper surface of the lower electrode 82 so that the rear edge of the wafer 80 is opened to remove unnecessary stacks formed on the back surface of the wafer 80. It is preferable at the point which can be performed. The first insulator 84 and the second insulator 85 may be made of the same insulating material or a different insulating material.

본 실시예에서는 웨이퍼(80)가 하부전극(82)의 표면상에 직접 장착되기 때문에 웨이퍼(80)의 로딩 및 언로딩시 웨이퍼(80)를 수직으로 상승 및 하강시킬 수 있도록 복수개의 리프트핀(88)이 사용된다. 하부전극(82)을 관통하는 리프트핀(88)들은 리프트핀 이동판 구동부(98)에 의해 상하로 이동할 수 있는 리프트핀 이동판(97)에 의해 상하로 이동할 수 있다.In the present embodiment, since the wafer 80 is directly mounted on the surface of the lower electrode 82, a plurality of lift pins may be used to vertically raise and lower the wafer 80 during loading and unloading of the wafer 80. 88) is used. The lift pins 88 penetrating the lower electrode 82 may be moved up and down by the lift pin moving plate 97 which may move up and down by the lift pin moving plate driver 98.

측부전극(86)의 외측벽과 처리챔버 벽체(71) 사이에는 링 형상의 배플판(90)이 형성되어 배기가스를 적절한 방향으로 분산시켜줄 수 있다. 처리챔버(70)의 상측 부분에는 공정 완료후 공급되는 퍼지가스 공급구(73)가 바람직하게는 링 형상으로 설치된다.A ring-shaped baffle plate 90 may be formed between the outer side wall of the side electrode 86 and the processing chamber wall 71 to distribute the exhaust gas in an appropriate direction. In the upper portion of the processing chamber 70, a purge gas supply port 73 supplied after completion of the process is preferably provided in a ring shape.

하부전극(82)의 하측으로는 RF소오스(96)가 연결되어 하부전극(82)에 RF 파워를 전달할 수 있도록 구성되어 있다. 이에 대하여 상부전극(74) 및 측부전극(86)은 각기 접지된다. 따라서 본 실시예에서는 하부전극(82)이 캐소드 역할을 하는 동 시에 상부전극(74) 및 측부전극(86)은 애노드 역할을 한다. An RF source 96 is connected to the lower side of the lower electrode 82 so as to transmit RF power to the lower electrode 82. In contrast, the upper electrode 74 and the side electrode 86 are respectively grounded. Therefore, in the present embodiment, the upper electrode 74 and the side electrode 86 serve as an anode while the lower electrode 82 serves as a cathode.

본 발명에서는 웨이퍼(80)의 가장자리 근처에 플라즈마가 형성될 수 있도록 캐소드 및 애노드를 다양한 형식으로 구성할 수 있다. 예를 들어, 본 실시예에서와 같이 상기 상부전극(74) 및 측부전극(86)은 애노드이며, 상기 하부전극(82)은 캐소드이거나, 상기 상부전극(74) 및 측부전극(86)은 캐소드이며, 상기 하부전극(82)은 애노드일 수 있다. 또한, 상기 하부전극(82) 및 측부전극(86)은 애노드이며, 상기 상부전극(74)은 캐소드이거나, 상기 상부전극(74) 및 측부전극(86)은 캐소드이며, 상기 하부전극(82)은 애노드일 수 있다.In the present invention, the cathode and the anode may be configured in various forms so that the plasma may be formed near the edge of the wafer 80. For example, as in the present embodiment, the upper electrode 74 and the side electrode 86 are anodes, and the lower electrode 82 is a cathode, or the upper electrode 74 and the side electrode 86 are cathodes. The lower electrode 82 may be an anode. In addition, the lower electrode 82 and the side electrode 86 are an anode, the upper electrode 74 is a cathode, or the upper electrode 74 and the side electrode 86 is a cathode, and the lower electrode 82 May be an anode.

도 3은 본 발명의 다른 실시예에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치의 개략도이다.3 is a schematic diagram of a plasma processing apparatus for processing a wafer edge according to another embodiment of the present invention.

도 3에서는 기본적으로 도 1의 플라즈마 처리장치와 유사하지만, 단지 측부전극(87)의 형태가 도 1에서와 다르다. 즉, 도 3에서는 측부전극(87)의 형태가 웨이퍼(80)의 가장자리를 따라 링상으로 웨이퍼의 상부 표면, 측면 및 하부 표면을 감싸는 형태로 구성되어 있다. 이러한 구성은 웨이퍼의 전면 및 측면과 후면에도 플라즈마의 발생이 원활이 이루어짐으로써 웨이퍼 가장자리의 처리를 효율적으로 수행하기 위한 것이다.3 is basically similar to the plasma processing apparatus of FIG. 1, but only in the form of the side electrodes 87 as in FIG. 1. That is, in FIG. 3, the shape of the side electrode 87 is configured to surround the upper surface, the side surface, and the lower surface of the wafer in a ring shape along the edge of the wafer 80. This configuration is to efficiently perform the processing of the wafer edge by the generation of plasma smoothly on the front, side and back of the wafer.

다음으로 본 발명의 실시예에 따라 웨이퍼 가장자리에 대한 플라즈마 처리방법에 대하여 설명한다. 본 발명에서는 웨이퍼 가장자리에서 플라즈마에 의해 처리되는 영역, 예를 들어 식각 영역의 폭을 제어하는 방법에 관한 것이다. Next, a plasma processing method for the wafer edge according to an embodiment of the present invention will be described. The present invention relates to a method for controlling the width of an area, eg an etching area, processed by a plasma at the wafer edge.

즉, 도 1 및 도 2의 장치를 사용하여 웨이퍼의 가장자리를 플라즈마로 처리 하는 방법에 있어서, 크게 두가지 변수를 제어한다. 첫째, 웨이퍼(80)의 상부 표면과 GDP(79)의 하부 표면간의 갭(도 2에서 "H")의 크기를 변화시키면서 처리 영역의 폭을 결정한 후 플라즈마 처리 공정을 수행한다. That is, in the method of treating the edge of the wafer with plasma using the apparatus of FIGS. 1 and 2, two variables are largely controlled. First, the plasma treatment process is performed after determining the width of the processing region while varying the size of the gap ("H" in FIG. 2) between the upper surface of the wafer 80 and the lower surface of the GDP 79.

예를 들어, 일반적인 반도체 DRAM 에서 비트라인을 형성한 후의 단계를 살펴보면, 칩영역서는 반도체기판의 표면상에 트랜치 형상의 소자분리영역을 형성시키고, 반도체기판상에 게이트라인을 형성시킨 후, 제1 층간절연층을 증착시키고, 반도체기판의 소자 활성영역을 노출시키는 콘택홀을 형성한 후 도전층을 매립하여 콘택 패드층을 형성한다. 이어서, 전면에 제2 층간절연층을 형성한 후 DC(Direct Contact) 콘택홀을 형성한 후 제2 층간절연층의 전면에 비트라인 도전층 및 비트라인 마스크층 물질층을 증착한 후 패터닝하여 비트라인을 형성하고 비트라인이 형성된 전면에 비트라인 스페이서 물질층을 증착한 후 이방성 식각하여 비트라인의 측벽에 비트라인 스페이서층을 형성한다. 이어서 제3 층간절연층을 형성한다. For example, referring to a step after forming a bit line in a general semiconductor DRAM, a trench isolation device isolation region is formed on a surface of a semiconductor substrate and a gate line is formed on the semiconductor substrate. A contact pad layer is formed by depositing an interlayer insulating layer, forming a contact hole exposing the device active region of the semiconductor substrate, and then filling the conductive layer. Subsequently, a second interlayer insulating layer is formed on the entire surface, and then a direct contact (DC) contact hole is formed, and then a bit line conductive layer and a bitline mask layer material layer are deposited on the entire surface of the second interlayer insulating layer, and then patterned. A line is formed, a bit line spacer material layer is deposited on the entire surface where the bit line is formed, and then anisotropically etched to form the bit line spacer layer on the sidewall of the bit line. Subsequently, a third interlayer insulating layer is formed.

본 실시예에서 상기 제2 층간절연층은 BPSG층이며, 비트라인 도전층은 텅스텐층이며, 비트라인 마스크층은 실리콘나이트라이드층이며, 비트라인 스페이서층도 실리콘나이트라이드층이며, 제3 층간절연층은 옥사이드층이다. In this embodiment, the second interlayer insulating layer is a BPSG layer, the bit line conductive layer is a tungsten layer, the bit line mask layer is a silicon nitride layer, the bit line spacer layer is also a silicon nitride layer, and the third interlayer insulating layer. The layer is an oxide layer.

웨이퍼 가장자리(B) 영역에서는 제2 층간절연층을 형성하기 이전에 형성된 물질층들은 이미 본 발명의 실시예에 따라 플라즈마 처리되어 제거된 상태이다. 따라서 웨이퍼 가장자리(B)에서는 제2 층간절연층을 형성하는 단계 이후 제3 층간절연층을 형성하는 단계에 이르기까지 증착된 물질층들이 거의 동일한 두께로 형성된다. 따라서, 본 발명에서 피처리되어야 할 물질층은 웨이퍼 가장자리(B)에 누적되 어 있는 제2 층간절연층, 비트라인 도전층, 비트라인 마스크층, 비트라인 스페이서층 및 제3 층간절연층이다. 반도체기판의 측면 및 후면에도 이러한 피처리 물질층의 전부 혹은 일부가 증착 공정의 조건에 따라 적절한 두께로 형성될 수 있다. In the wafer edge B region, the material layers formed prior to forming the second interlayer insulating layer are already removed by plasma treatment according to the embodiment of the present invention. Therefore, at the wafer edge B, the deposited material layers are formed to have almost the same thickness from the step of forming the second interlayer insulating layer to the step of forming the third interlayer insulating layer. Therefore, the material layer to be treated in the present invention is a second interlayer insulating layer, a bit line conductive layer, a bit line mask layer, a bit line spacer layer and a third interlayer insulating layer accumulated at the wafer edge B. All or part of the material layer to be processed may be formed on the side and the back of the semiconductor substrate to an appropriate thickness depending on the conditions of the deposition process.

도 1의 본 발명의 플라즈마 처리장치로 피처리할 웨이퍼를 로딩한 후, 처리챔버(70)의 압력조건을 일정한 상태, 예를 들어 1 Torr로 맞추기 위해 배기펌프(99)를 가동하여 펌핑한다. 이어서, 상부전극을 하향 이동시켜 웨이퍼(80)와 주절연판(79) 사이의 갭을 예를 들어 1.3 mm 미만이 되도록 조절한다. 이어서 공정가스 공급원(75)을 통하여 CF₄ 가스를 100 내지 250 sccm, 아르곤가스를 20 내지 200 sccm의 유량으로 공급하여 처리챔버(70)내를 안정화시키기 위해 대기(stand-by)시킨다. 이때, 처리챔버(70) 내의 압력을 1.5 Torr가 되도록 조정한다. After loading the wafer to be processed by the plasma processing apparatus of FIG. 1, the exhaust pump 99 is operated and pumped to set the pressure condition of the processing chamber 70 to a constant state, for example, 1 Torr. Then, the upper electrode is moved downward to adjust the gap between the wafer 80 and the main insulating plate 79 to be less than 1.3 mm, for example. Subsequently, CF ₄ gas is supplied at a flow rate of 100 to 250 sccm and argon gas at a flow rate of 20 to 200 sccm through the process gas source 75 to stand-by to stabilize the inside of the processing chamber 70. At this time, the pressure in the processing chamber 70 is adjusted to be 1.5 Torr.

이어서, 하부전극(82)에 연결된 RF소오스(96)에 예를 들어 500 W의 파워를 인가하여 플라즈마를 웨이퍼(80)의 가장자리를 따라 형성시키며 웨이퍼(80) 가장자리의 피처리 물질층을 식각시킨다. 이때 공정가스는 계속하여 CF₄ 가스를 100 내지 250 sccm, 아르곤가스를 20 내지 200 sccm의 유량으로 공급하며, 압력도 1.5 Torr가 유지되도록 한다. Subsequently, a power of, for example, 500 W is applied to the RF source 96 connected to the lower electrode 82 to form a plasma along the edge of the wafer 80 and to etch the layer of material to be processed at the edge of the wafer 80. . At this time, the process gas continuously supplies CF ₄ gas at a flow rate of 100 to 250 sccm, argon gas at 20 to 200 sccm, and maintains a pressure of 1.5 Torr.

이어서, 웨이퍼(80) 가장자리의 피처리 물질층이 충분히 제거되어 웨이퍼(80)의 표면이 노출되면 플라즈마를 오프시키고 반응 부산물을 배기시킨다. 배기 시간 동안에는 보조가스 공급원(76)을 통하여 질소가스를 50 내지 200 sccm 의 유량으로 웨이퍼(80) 중앙으로 공급한다. Subsequently, the layer of the material to be processed at the edge of the wafer 80 is sufficiently removed to expose the surface of the wafer 80 to turn off the plasma and exhaust the reaction byproducts. During the exhaust time, nitrogen gas is supplied to the center of the wafer 80 at a flow rate of 50 to 200 sccm through the auxiliary gas source 76.

이어서 충분히 배기가 되면, 상부전극(74)을 소정의 높이까지 상향 이동시킨 후, 퍼지가스 공급구(73)를 통하여 퍼지가스, 예를 들어 질소가스를 공급하여 처리챔버(70)내를 퍼지한다. Subsequently, when the exhaust gas is sufficiently exhausted, the upper electrode 74 is moved upward to a predetermined height, and then purge gas, for example, nitrogen gas, is supplied through the purge gas supply port 73 to purge the inside of the processing chamber 70. .

이어서 웨이퍼를 언로딩하면(S70), 웨이퍼의 가장자리(B)영역에서는 피처리 물질층들이 모두 제거된 동시에 반도체기판의 노출된 표면 일부도 제거된다. 칩영역(A)에서는 해당 공정 단계에서 형성된 집적회로를 구성하는 물질층들이 잔존하게 된다.Subsequently, when the wafer is unloaded (S70), all of the material layers to be removed are removed at the edge B of the wafer, and at the same time, a part of the exposed surface of the semiconductor substrate is removed. In the chip region A, the material layers constituting the integrated circuit formed in the corresponding process step remain.

계속하여, 반도체 집적회로를 제조하는 후속 공정들을 수행하며, 일정한 단계들을 수행하면, 역시 웨이퍼 가장자리(B)에는 다시 피처리 물질층들이 누적되며, 그때 다시 동일한 시퀀스로 웨이퍼 가장자리(B)에 형성된 불필요한 피처리 물질층을 제거한다. 이러한 공정은 반도체 제조의 전과정에서 반복적으로 수행할 수 있다.Subsequently, subsequent processes of manufacturing a semiconductor integrated circuit are performed, and if certain steps are performed, again, the layers of the material to be processed again accumulate on the wafer edge B, and then again, unnecessary waste formed on the wafer edge B in the same sequence. Remove the layer of material to be treated. This process can be performed repeatedly throughout the semiconductor manufacturing process.

도 4는 본 발명의 실시예에 따라 웨이퍼의 상부 표면과 GDP의 하부 표면과의 갭(도 2의 "H")의 높이를 0.3 mm, 0.4 mm, 0.5 mm, 0.7 mm, 1.0 mm, 1.3 mm, 1.6 mm, 2.0 mm, 3.0 mm, 7.0 mm 및 10.0 mm로 변화시키면서, 웨이퍼상의 직경방향으로의 각 위치에서의 옥사이드에 대한 식각속도(etch rate)를 측정하여 도시한 그래프이다. 식각은 전술한 설명과 같은 조건에서 수행하였다. 도 4에서 가로축은 웨이퍼의 직경방향에서의 측정위치를 나타내며, "0"은 웨이퍼의 중앙을 표시하고, 좌우로 표시된 수치는 200 mm 웨이퍼에 대하여 중앙으로부터의 거리(mm)를 각기 나타낸다. FIG. 4 shows the height of the gap (“H” in FIG. 2) between the top surface of the wafer and the bottom surface of GDP in accordance with an embodiment of the invention 0.3 mm, 0.4 mm, 0.5 mm, 0.7 mm, 1.0 mm, 1.3 mm , 1.6 mm, 2.0 mm, 3.0 mm, 7.0 mm and 10.0 mm, while measuring the etching rate (etch rate) for the oxide at each position in the radial direction on the wafer. Etching was performed under the same conditions as described above. In Fig. 4, the horizontal axis represents the measurement position in the radial direction of the wafer, and " 0 " represents the center of the wafer, and the numerical values shown to the left and right represent distances (mm) from the center for 200 mm wafers, respectively.

도 4로부터 갭의 크기가 커짐에 따라 웨이퍼의 가장자리로부터 내측으로 일정한 거리에 이르기까지 불필요한 물질층이 식각되어 제거되지만, 갭의 크기가 1.3 mm 이상이 되면, 거의 웨이퍼의 전체 위치에서 식각 공정이 수행됨을 알 수 있다. 따라서 웨이퍼의 가장자리로부터 일정한 거리에 이르기까지만 식각하려고 할 경우에는 갭의 크기가 약 1.3 mm 미만에서 제어되어야 함을 알 수 있다.As shown in FIG. 4, as the gap size increases, an unnecessary material layer is etched and removed up to a certain distance inward from the edge of the wafer, but when the gap size is 1.3 mm or more, an etching process is performed at almost the entire position of the wafer. It can be seen. Therefore, it can be seen that when trying to etch only a certain distance from the edge of the wafer, the size of the gap should be controlled at less than about 1.3 mm.

도 5는 GDP의 크기(도 2에서 "L")의 크기에 따라 웨이퍼의 가장자리로부터 식각되는 식각영역의 위치를 측정하여 나타낸 그래프이다. 식각조건은 전술한 바와 같으며, 도 5로부터 GDP의 크기의 변화량이 커짐에 따라 식각 영역이 웨이퍼의 내측으로 진행하고 있음을 알 수 있다. FIG. 5 is a graph showing the position of an etching region etched from an edge of a wafer according to the size of GDP (“L” in FIG. 2). The etching conditions are as described above, and it can be seen from FIG. 5 that the etching region is moving toward the inside of the wafer as the amount of change in the size of GDP increases.

GDP의 크기(도 2의 'L')가 1.0 mm에서 1.9 mm로 증가할수록 웨이퍼의 가장자리에서 식각속도가 증가함을 알 수 있으며, 웨이퍼의 중앙쪽으로도 식각속도가 상승함을 알 수 있다. 이것은 'L'이 커질수록 가스분산판(79)으로부터 오픈되는 웨이퍼의 직경이 커지기 때문에 플라즈마 처리되는 부분이 웨이퍼 중앙쪽으로 증가한다는 것을 의미한다. 따라서, 웨이퍼 가장자리에서 피처리 물질층의 피처리 폭에 따라서 적절한 크기를 갖는 가스분산판을 선택하여 교체사용할 수 있다.It can be seen that as the size of GDP ('L' in FIG. 2) increases from 1.0 mm to 1.9 mm, the etching speed increases at the edge of the wafer, and the etching speed also increases toward the center of the wafer. This means that the larger the L is, the larger the diameter of the wafer opened from the gas distribution plate 79 is, so that the portion to be subjected to plasma increases toward the center of the wafer. Therefore, a gas dispersion plate having an appropriate size can be selected and used at the wafer edge in accordance with the width of the material layer to be processed.

이상은 본 발명의 바람직한 실시예에 대한 구체적인 설명이지만, 본 발명은 상기 실시예들의 형태에 한정되는 것이 아니라 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당업자의 기술수준에 따라 여러 가지로 변경을 가하는 것이 가능하다. 예를 들어, 본 발명에 따른 플라즈마 처리장치에 있어서, 본 실시예에서는 상부전극만이 상하 이동이 가능한 것으로 기술하였지만, 상부전극 외에도 하부전극 또는 측부전극을 이동가능하게 구성할 수 있음은 물론이며, 각 구성부품을 다양한 재질이나 치수로 구성할 수 있으며, 피처리 웨이퍼의 직경이 200 mm 이외도 300 mm나 다른 사이즈의 것들에 대하여도 적용할 수 있음은 물론이다.Although the above is a detailed description of a preferred embodiment of the present invention, the present invention is not limited to the form of the embodiments, but various changes depending on the skill level of those skilled in the art without departing from the technical spirit of the present invention It is possible. For example, in the plasma processing apparatus according to the present invention, in the present embodiment, only the upper electrode is described as being movable up and down, but of course, the lower electrode or the side electrode may be configured to be movable in addition to the upper electrode. Each component can be composed of various materials or dimensions, and of course, the diameter of the wafer to be processed can be applied to 300 mm or other sizes in addition to 200 mm.

또한, 본 발명의 플라즈마 처리단계에 대하여 비트라인 형성후의 단계에 대하여 기술하였지만, 반도체 집적회로의 다양한 단계에서 적용할 수 있음은 물론이다.In addition, although the step after the formation of the bit line has been described with respect to the plasma processing step of the present invention, it can be applied to various steps of the semiconductor integrated circuit.

본 발명에 의하면, 웨이퍼 가장자리에 누적된 불필요한 피처리 물질층을 정밀하게 제어된 플라즈마로 처리하여 제거함으로써 공정시간이 단축되며, 공정설비 비용이 절감되었다. 또한, 웨이퍼의 크기, 피처리 물질층의 종류 및 두께에 따라 플라즈마 처리를 적절히 조절하여 적용할 수 있기 때문에 공정효율이 향상되었다.According to the present invention, the process time is shortened by processing and removing the unnecessary material layer accumulated on the wafer edge by precisely controlled plasma, thereby reducing the process equipment cost. In addition, since the plasma treatment can be appropriately adjusted according to the size of the wafer, the type and thickness of the material layer to be processed, the process efficiency is improved.

Claims

웨이퍼 처리가 가능한 처리챔버;A processing chamber capable of processing a wafer;

상기 처리챔버의 하측에 설치되며, 그 상부면에 처리되어질 웨이퍼를 장착할 수 있는 하부전극;A lower electrode disposed below the processing chamber and capable of mounting a wafer to be processed on an upper surface thereof;

상기 하부전극 상에 장착되는 상기 웨이퍼에 대응하여 상기 웨이퍼의 외측에 설치되는 측부전극;A side electrode provided outside the wafer corresponding to the wafer mounted on the lower electrode;

플라즈마 발생으로 위한 공정가스를 상기 웨이퍼의 가장자리를 따라 분산공급시키도록 상기 웨이퍼의 상부 표면으로부터 일정한 높이로 설치된 절연판; 및An insulating plate installed at a constant height from an upper surface of the wafer to distribute and supply a process gas for plasma generation along an edge of the wafer; And

상기 하부전극상에 장착되는 상기 웨이퍼의 가장자리 영역에 플라즈마를 형성할 수 있도록 상기 하부전극 및 측부전극 중의 적어도 하나에 연결된 RF소오스를 포함하는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치에 있어서,A plasma processing apparatus for processing a wafer edge comprising an RF source connected to at least one of the bottom electrode and side electrodes to form a plasma in an edge region of the wafer mounted on the bottom electrode.

상기 측부전극은 상기 하부전극 상에 장착되는 상기 웨이퍼의 가장자리 부근에 플라즈마를 발생시킬 수 있도록 상기 웨이퍼의 가장자리를 따라 상기 웨이퍼의 상부면, 하부면 및 측면을 감싸는 링 형태로 이루어진 것을 특징으로 하는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치. The side electrode is a wafer characterized in that the ring shape surrounding the top, bottom and side of the wafer along the edge of the wafer to generate a plasma near the edge of the wafer mounted on the lower electrode Plasma processing apparatus for processing the edge.

제 1 항에 있어서, 상기 하부전극 및 상기 측부전극에 대응하여 상기 처리챔버의 상측에 설치되어 있는 원통상의 상부전극을 더 포함하는 것을 특징으로 하는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치.The plasma processing apparatus of claim 1, further comprising a cylindrical upper electrode provided above the processing chamber in correspondence with the lower electrode and the side electrode.

제 1 항에 있어서, 상기 절연판의 하부 표면의 직경은 상기 웨이퍼의 가장자리를 따라 일정한 폭의 오픈영역이 형성되도록 상기 웨이퍼의 직경보다 작으며, 그 폭이 변화가능한 것을 특징으로 하는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치. The method of claim 1, wherein the diameter of the lower surface of the insulating plate is smaller than the diameter of the wafer so that an open area of a predetermined width is formed along the edge of the wafer, and the width of the insulating plate is variable. Plasma processing apparatus for.

제 1 항에 있어서, 상기 절연판의 하부 표면과 상기 웨이퍼의 상부 표면간의 갭이 조절될 수 있는 것을 특징으로 하는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치. 2. The plasma processing apparatus of claim 1, wherein a gap between a lower surface of the insulating plate and an upper surface of the wafer can be adjusted.

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