KR100600683B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

상부에 실장되는 다른 전기 부품 등과의 접속성을 향상시킴으로써, 다종다양한 반도체 장치를 효율적으로, 또한 저비용으로 용이하게 제조할 수 있는 반도체 장치를 제공한다. 반도체 소자(2)의 양 주면에 대향하여, 제1 기판(3) 및 제2 기판(4)을 배치한다. 기판(3)의 소자(2)에 대향하는 측의 주면에 복수개의 제1 내부 배선(5)을 다른 쪽의 주면에 각 배선(5)과 접속하여 복수개의 외부 배선(6)을 각각 마련한다. 기판(4)을 가요성을 갖는 재료로 소자(2) 보다도 크게 형성한다. 기판(4)의 소자(2)에 대향하는 측의 주면(4a)에 복수개의 제2 내부 배선(8)을 마련함과 함께, 각 배선(8)의 몇개인가에 소자(2)의 전극(9)을 접속하여 소자(2)를 탑재한다. 기판(4)의 다른 쪽의 주면(4b)의 적어도 중앙부에, 각 배선(8)의 몇개인가에 접속하여 복수개의 외부 단자(10)를 마련한다. 각 배선(8)의 일단부(8a)를 기판(4)의 주면(4a)의 가장자리부(4c)까지 연장함과 함께, 가장자리부(4c)마다 기판(3)측으로 구부려 각 배선(5)에 접속한다.
반도체 장치, 회로 기판, 플렉시블 기판, 내부 배선, 외부 배선,상부 접속 단자, 스루 플러그

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 제1 실시 형태에 따른 반도체 장치를 그 제2 기판측에서 바라보고 도시한 평면도이다.
도 2는 도 1에 도시한 반도체 장치를 파단선 A-A'에 따라서 도시한 단면도이다.
도 3은 도 1에 도시한 반도체 장치가 구비하는 제2 기판을 그 반도체 소자가 탑재되는 측의 주면에서 바라보고 도시한 평면도이다.
도 4는 도 1에 도시한 반도체 장치가 구비하는 제2 기판을 그 외부 단자가 형성되어 있는 측의 주면에서 바라보고 도시한 평면도이다.
도 5는 도 3에 도시한 제2 기판을 파단선 B-B'에 따라서 도시한 단면도이다.
도 6은 반도체 소자가 탑재된 제2 기판을 그 반도체 소자가 탑재된 측의 주면에서 바라보고 도시한 평면도이다.
도 7은 도 6에 도시한 반도체 소자 및 제2 기판을 파단선 C-C'에 따라서 도시한 단면도이다.
도 8은 도 6에 도시한 반도체 소자 및 제2 기판에 접착제를 마련한 상태를 도시한 단면도이다.
도 9는 도 1에 도시한 반도체 장치가 구비하는 제1 기판을 도시한 단면도이다.
도 10은 반도체 소자가 탑재된 제2 기판이 부착된 제1 기판을 그 반도체 소자 및 제2 기판이 부착된 측의 주면에서 바라보고 도시한 평면도이다.
도 11은 도 10에 도시한 제1 기판, 제2 기판 및 반도체 소자를 파단선 D-D'에 따라서 도시한 단면도이다.
도 12는 반도체 소자가 탑재된 제2 기판을 제1 기판에 부착하는 공정을 도시한 단면도이다.
도 13은 제1 기판에 마련되어 있는 제1 내부 배선과 제2 기판에 마련되어 있는 제2 내부 배선과의 접속 부분을 도시한 단면도이다.
도 14는 복수의 제1 기판, 제2 기판 및 반도체 소자를 일괄해서 밀봉하는 공정을 도시한 단면도이다.
도 15는 도 14에 도시한 밀봉 공정에 이용하는 상부 금형의 캐비티 형상과 제1 기판 상의 밀봉 부재를 마련하는 높이와의 관계를 도시한 도면이다.
도 16은 일괄해서 밀봉된 복수의 제1 기판, 제2 기판 및 반도체 소자를 l개의 반도체 장치마다 일괄해서 절단분리하는 공정을 도시한 단면도이다.
도 17은 도 1에 도시한 반도체 장치 상에 다른 반도체 장치를 접속하여 탑재한 상태를 그 상측에서 바라보고 도시한 평면도이다.
도 18은 도 17에 도시한 2개의 반도체 장치를 파단선 E-E'에 따라서 간략하게 도시한 단면도이다.
도 19는 제2 실시 형태에 따른 반도체 장치가 구비하는 제1 기판에 마련되어 있는 제1 내부 배선과 제2 기판에 마련되어 있는 제2 내부 배선과의 접속 부분을 도시한 단면도이다.
도 20은 제3 실시 형태에 따른 반도체 장치가 구비하는 제1 기판에 마련되어 있는 제1 내부 배선과 제2 기판에 마련되어 있는 제2 내부 배선과의 접속 부분을 도시한 단면도이다.
도 21은 제4 실시 형태에 따른 반도체 장치를 도시한 단면도이다.
도 22는 제5 실시 형태에 따른 반도체 장치를 도시한 단면도이다.
도 23은 제6 실시 형태에 따른 반도체 장치를 그 제2 기판측에서 바라보고 도시한 평면도이다.
도 24는 제1 실시 형태에 대한 비교예로서의 배경 기술에 따른 반도체 장치를 도시한 단면도이다.
도 25는 도 24에 도시한 반도체 장치를 그 반도체 소자가 탑재되어 있는 측의 주면에서 바라보고 도시한 평면도이다.
도 26은 도 24에 도시한 반도체 장치 상에 다른 반도체 장치를 탑재한 상태를 도시한 단면도이다.
도 27은 배경 기술에 따른 일반적인 메모리용 반도체 장치를 도시한 단면도이다.
도 28은 도 27에 도시한 메모리용 반도체 장치를 그 외부 단자가 형성되어 있는 측의 주면에서 바라보고 도시한 평면도이다.
도 29는 도 24에 도시한 반도체 장치에 탑재 가능한 외부 단자를 갖는 메모리용 반도체 장치를 도시한 단면도이다.
도 30은 도 29에 도시한 메모리용 반도체 장치를 그 외부 단자가 형성되어 있는 측의 주면에서 바라보고 도시한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 31, 4l, 51, 61, 71:반도체 장치
2:반도체 칩(반도체 소자)
3:회로 기판(제1 기판)
3a:회로 기판의 노출면(제1 기판의 제2 기판에 대향하는 측의 주면 중 제2 기판으로부터 벗어난 노출면)
4:플렉시블 기판(제2 기판)
4a:플렉시블 기판의 칩 접속면(제2 기판의 반도체 소자에 대향하는 측의 주면)
4b:플렉시블 기판의 외부 접속면(제2 기판의 다른 주면)
4c:플렉시블 기판의 가장자리부(제2 기판의 가장자리부)
5:제1 내부 배선
6:외부 배선
7:스루 플러그(비아 플러그, 제1 플러그)
8:제2 내부 배선
8a:제2 내부 배선의 내부 접속 단자(제2 내부 배선의 일단부)
9:Au 스터드 범프(반도체 소자가 갖는 전극)
1O:상부 접속 단자(외부 단자)
1Oa:상부 접속 단자의 단부면(전극 접속면, 외부 단자의 단부면)
1l:스루 플러그(비아 플러그, 제2 플러그)
l2:밀봉 수지(밀봉부 부재)
23:몰딩용 금형의 상부 금형(몰딩용의 금형)
본 발명은, 반도체 장치의 실장 기술에 관한 것으로, 특히 l개 내지는 복수개의 반도체 소자가 탑재된 반도체 장치 상에 또 다른 반도체 장치나 수동 부품 등이 부가되는 반도체 장치에서, 반도체 장치의 성능이나 특성의 배리에이션(variation)을 늘릴 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
한 반도체 장치 상에 다른 반도체 장치를 실장하는 기술로서, 지금까지 몇 개인가의 장치(구조, 구성) 및 제조 방법이 제안되어 있다(예를 들면, 특허 문헌 1~4 참조).
(특허 문헌 l) 특개평 11-186492호 공보
(특허 문헌 2) 특개 2000-68444호 공보
(특허 문헌 3) 특개 2001-332681호 공보
(특허 문헌 4) 특개 2002- 15l644호 공보
일반적인 반도체 장치는, 그 외형에 대하여 대략 중앙부에 반도체 소자가 탑재되어 있다. 그리고 반도체 소자의 주위가 수지로 밀봉되어 있다. 이 때문에, 한 반도체 장치 상에 다른 반도체 장치를 접속하여 탑재하는 경우, 하측의 반도체 장치에 상측의 반도체 장치를 접속하기 위한 상부 접속 단자가 하측의 반도체 소자와 중첩되는 것을 피하기 위해, 상부 접속 단자를 하측의 반도체 소자의 외측에 배치할 필요가 있다. 즉, 상부 접속 단자를 하측의 반도체 장치의 상면의 가장자리부에 배치해야 한다. 나아가서는, 하측의 반도체 장치의 상부에 탑재되는 상측의 반도체 장치도, 그 외형 및 하부 접속 단자의 위치를 상부 접속 단자의 위치에 맞추어야 한다.
또한 일반적인 반도체 장치는, 그 하부 접속 단자가 하면의 전역에 걸쳐 마련되어 있다. 본래 대로라면, 이와 같은 일반적인 범용성이 풍부한 반도체 장치를 상측의 반도체 장치로서, 하측의 반도체 장치의 상부에 실장할 수 있는 것이 바람직하다. 그러나 상술한 바와 같이, 일반적인 반도체 장치는 그 상부 접속 단자가 상면의 가장자리부에 마련되어 있다. 이 때문에, 일반적인 반도체 장치끼리 그대로 적층하는 것은 곤란하다. 따라서 복수개의 반도체 장치를 적층하는 경우, 외형 및 외부 접속용 단자의 배치가 하측의 반도체 장치의 외형 및 외부 접속용 단자의 배치에 정합된 반도체 장치를 상측의 반도체 장치로서 특별히 준비할 필요가 생긴다. 또한 하측으로 되는 반도체 장치도 이것에 탑재되는 반도체 소자의 크기나, 이 반도체 소자를 밀봉하는 수지의 양 등이 제품에 따라 서로 다르다. 이 때문에, 하측의 반도체 장치의 종류에 따라서, 상부에 실장되는 반도체 장치의 종류도 늘려 야 한다.
이와 같이, 일반적으로 시장에 유통되고 있는 범용의 반도체 장치끼리 그대로 조합하여 적층하려고 하면, 조합의 제한을 초래하는 것으로 된다. 또한 반도체 장치끼리의 조합의 제한을 없애기 위해, 예를 들면 상측의 반도체 장치로서 특별한 반도체 장치를 제조하면, 제조 비용의 상승이나 생산 효율의 저하를 초래하는 것으로 된다.
본 발명은, 이상 설명한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 상부에 실장되는 다른 반도체 장치나 다른 전기 부품과의 접속성을 향상시킴으로써, 다종다양한 반도체 장치를 효율적으로, 또한 저비용으로 용이하게 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위해, 본 발명의 일 양태에 따른 반도체 장치는, 적어도 1개의 반도체 소자와, 이 반도체 소자의 한쪽의 주면에 대향하여 배치되어 있고, 상기 반도체 소자에 대향하는 측의 주면에 제1 내부 배선이 복수개 마련되어 있는 것과 함께, 다른 쪽의 주면에 상기 각 제1 내부 배선과 전기적으로 접속된 외부 배선이 복수개 마련되어 있는 제1 기판과, 가요성을 갖는 재료에 의해 상기 반도체 소자의 양 주면보다도 크게 형성되어 있는 것과 함께, 상기 반도체 소자를 상기 제1 기판과의 사이에 삽입하여 배치되어 있고, 상기 반도체 소자에 대향하는 측의 주면에 제2 내부 배선이 복수개 마련되어 있는 것과 함께, 이들 각 제2 내부 배선의 몇개인가에 상기 반도체 소자가 갖는 적어도 1개의 전극이 전기적으로 접속되 어 상기 반도체 소자가 탑재되어 있고, 또한 다른 쪽의 주면의 적어도 중앙부에 상기 각 제2 내부 배선 중 몇개인가에 전기적으로 접속된 외부 단자가 복수개 마련되어 있으며, 또한 상기 각 제2 내부 배선은 이들의 일단부가 상기 반도체 소자에 대향하는 측의 주면의 가장자리부까지 연장되어 있는 것과 함께, 상기 각 일단부가 마련되어 있는 상기 가장자리부마다 상기 제1 기판측을 향해 구부러져 상기 각 제1 내부 배선에 전기적으로 접속되어 있는 제2 기판을 구비하는 것이다.
또한 상기 과제를 해결하기 위해, 본 발명의 다른 양태에 따른 반도체 장치의 제조 방법은, 적어도 1개의 반도체 소자에 대향하여 배치되고, 상기 반도체 소자에 대향하는 측의 주면에 제1 내부 배선이 복수개 마련되어 있는 것과 함께, 다른 쪽의 주면에 상기 각 제1 내부 배선과 전기적으로 접속된 외부 배선이 복수개 마련되어 있는 제1 기판과, 가요성을 갖는 재료에 의해 상기 반도체 소자의 양 주면보다도 크게 형성되어 있는 것과 함께, 한쪽의 주면에 상기 반도체 소자가 탑재되어 있고, 또한 상기 반도체 소자가 탑재되어 있는 측의 주면에 그 가장자리부까지 일단부가 연장되어 제2 내부 배선이 복수개 마련되어 있는 것과 함께, 이들 각 제2 내부 배선의 몇개인가에 상기 반도체 소자가 갖는 적어도 1개의 전극이 전기적으로 접속되어 있으며, 또한 다른 쪽의 주면 중 적어도 중앙부에 상기 각 제2 내부 배선 중 몇개인가에 전기적으로 접속된 외부 단자가 복수개 마련되어 있는 제2 기판을, 상기 반도체 소자를 사이에 삽입하여 대향 배치하고, 상기 각 제2 내부 배선을 상기 각 일단부가 마련되어 있는 상기 가장자리부마다 상기 제1 기판측을 향해 구부리면서 상기 각 제1 내부 배선에 전기적으로 접속함과 함께, 상기 반도체 소 자, 상기 제l 기판 및 상기 제2 기판을 일체화하는 것이다.
이하, 본 발명에 따른 각 실시 형태를 도면을 참조하면서 설명한다.
먼저, 본 발명에 따른 각 실시 형태를 설명하기 앞서, 도 24 ~ 도 30을 참조하면서, 전술한 배경 기술의 과제를 비교예를 예로 들어 구체적으로 설명한다. 도 24는 후술하는 제l 실시 형태에 대한 비교예로서의 배경 기술에 따른 반도체 장치를 도시한 단면도이다. 도 25는 도 24에 도시한 반도체 장치를 그 반도체 소자가 탑재되어 있는 측의 주면에서 바라보고 도시한 평면도이다. 도 26은 도 24에 도시한 반도체 장치 상에 다른 반도체 장치를 탑재한 상태를 도시한 단면도이다. 도 27은 일반적인 메모리용 반도체 장치를 도시한 단면도이다. 도 28은 도 27에 도시한 메모리용 반도체 장치를 그 외부 단자가 형성되어 있는 측의 주면에서 바라보고 도시한 평면도이다. 도 29는 도 24에 도시한 반도체 장치에 탑재 가능한 외부 단자를 갖는 메모리용 반도체 장치를 도시한 단면도이다. 도 30은 도 29에 도시한 메모리용 반도체 장치를 그 외부 단자가 형성되어 있는 측의 주면에서 바라보고 도시한 평면도이다.
배경 기술에서 설명한 바와 같이, 한 반도체 장치의 상면에 다른 반도체 장치를 실장하는 기술로서, 몇개인가의 반도체 장치의 구조가 제안되어 있다. 예를 들면, 도 24에 도시한 반도체 장치를 그 상부에 다른 반도체 장치를 실장할 수 있는 구조를 갖는 제1 반도체 장치(101)로 한다. 도 25는 도 24에 도시한 제1 반도체 장치(101)를 그 상측에서 바라보고 도시한 평면도이다. 또, 도 24는 도 25 중 파단선 F-F'에 따라서 도시한 단면도이다. 그리고 도 26은 도 24에 도시한 제1 반 도체 장치(101) 상에, 다른 반도체 장치로서의 제2 반도체 장치(102)를 실장한 상태를 도시한 단면도이다.
도 24에 도시한 바와 같이, 제1 반도체 장치(101)에서는, 그 회로 기판(103)의 하면 및 상면에 소정의 패턴으로 이루어지는 배선(104)이 복수개 형성되어 있다. 또한 이 상면 및 하면의 각 배선(104)은 회로 기판(103)을 그 두께 방향을 따라서 관통하여 마련되어 있는 내부 배선(105)에 의해 서로 접속되어 있다. 또한 제1 반도체 장치(101)에서는 반도체 소자(106)는 그 소자면(106a)를 하향으로 접속하는 플립 칩 접속에 의해, 회로 기판(103)의 상면에 형성되어 있는 배선(104)에 접속되어 있다. 그리고 반도체 소자(106)는 그 보호를 위해 마련된 밀봉 수지(107)에 의해 밀봉되어 있다. 또한 도 24 및 도 25에 도시한 바와 같이, 제1 반도체 장치(10l)에는 그 상부에 제2 반도체 장치(102)를 접속 가능하도록, 각 배선(104)에 의해 복수개의 상부 접속 단자(108)가 형성되어 있다.
도 26에 도시한 바와 같이, 제2 반도체 장치(102)는 그 하면에 형성되어 있는 하부 접속 단자로서의 땜납 볼(109)에 의해, 제1 반도체 장치(101)의 상면에 형성되어 있는 상부 접속 단자(108)에 접속되어 탑재된다. 제2 반도체 장치(102)는 제1 반도체 장치(101)와 마찬가지로 조립된다. 제1 반도체 장치(101)와 제2 반도체 장치(102)의 접속은, 예를 들면 다음에 서술하는 바와 같이 행해진다. 먼저, 제1 반도체 장치(101)의 상부 접속 단자(상부 접속 전극)(108)에 납땜용의 플럭스 등을 미리 도포해 둔다. 다음으로, 플럭스 등이 도포된 상부 접속 단자(108) 상에, 제2 반도체 장치(102)의 땜납 볼(109)을 위치 정렬해서 싣는다. 계속하여, 그 상태대로, 제1 반도체 장치(101) 및 제2 반도체 장치(102)를 리플로우로(爐) 등에 흘려보내 전체 가열한다. 이에 의해, 제1 반도체 장치(101)의 상부 접속 단자(108)와 제2 반도체 장치(102)의 땜납 볼(109)과의 땜납 접속을 달성할 수 있다. 즉, 제1 반도체 장치(하측 반도체 장치)(101) 상에 제2 반도체 장치(상측 반도체 장치)(102)를 탑재할 수 있다.
배경 기술에서 설명한 바와 같이, 제1 및 제2 반도체 장치도, 이들의 외형에 대하여 대략 중앙부에 반도체 소자(106)가 탑재되어 있다. 그리고 각각의 반도체 소자(106)의 주위가 밀봉 수지(107)로 밀봉되어 있다. 이 때문에, 제1 반도체 장치(101) 상에 제2 반도체 장치(102)를 접속하여 탑재하기 위한 상부 접속 단자(108)는 반도체 소자(106) 및 밀봉 수지(107)의 외측에 배치해야 한다. 또한 제1 반도체 장치(101)의 상부에 탑재되는 제2 반도체 장치(102)도 그 외형 및 땜납 볼(하부 접속 단자)(109)의 위치를 상부 접속 단자(108)의 위치에 맞추어야 한다.
도 27은 BGA(Ball Grid Array) 구조를 갖는, 제1 반도체 장치로서의 일반적인 반도체 메모리(제1 반도체 메모리)(110)를 간략하게 도시한 단면도이다. 도 28은 도 27에 도시한 제1 반도체 메모리(110)를 그 땜납 볼(109)이 마련되어 있는 측에서 바라보고 도시한 평면도이다. 또, 도 27은 도 28 중 파단선 G-G'에 따라서 도시한 단면도이다. 도 29는 마찬가지로 BGA 구조를 갖는, 제2 반도체 장치로서의 일반적인 반도체 메모리(제2 반도체 메모리)(111)를 간략하게 도시한 단면도이다. 도 30은 도 29에 도시한 제2 반도체 메모리(111)를 그 땜납 볼(109)이 마련되어 있는 측에서 바라보고 도시한 평면도이다. 또, 도 29는 도 30 중 파단선 H-H'에 따 라서 도시한 단면도이다.
도 27에 도시한 바와 같이, 반도체 소자(106)는 그 소자면(106a)를 상향으로접속하는 와이어 본딩 접속에 의해, 제1 반도체 메모리(110)에 탑재되어 있다. 제1 반도체 메모리(110)는 그 소자면에 형성되어 있는 스터드 범프(112) 및 본딩 와이어(113)를 통하여, 회로 기판(103)의 상면에 형성되어 있는 배선(104)에 전기적으로 접속되어 있다. 이것은 도 29에 도시한 바와 같이, 제2 반도체 메모리(111)에 탑재되어 있는 반도체 소자(106)에 대해서도 마찬가지이다.
제2 반도체 메모리(111)는 제1 반도체 메모리(110) 상에 실장할 수 있도록 그 외형 및 외부 접속용의 땜납 볼(109)의 배치가 변경되어 있다. 본래 대로라면, 외부 접속용의 땜납 볼(109)이 도 28에 도시한 바와 같이 배치되어 있는 반도체 장치를 제1 반도체 메모리(110) 상에 실장하는 것이 바람직하다. 그러나 제1 반도체 메모리(110)의 상부 접속 단자(108)는 도 25에 도시한 바와 같이 배치되어 있다. 이 때문에, 도 29 및 도 30에 도시한 외형 및 땜납 볼(109)의 배치를 갖는 제2 반도체 메모리(111)를 특별히 준비할 필요가 있다.
또한 제1 반도체 메모리(110)도 이에 탑재되는 반도체 소자(106)의 크기나, 이 반도체 소자(106)를 밀봉하는 수지(107)의 양 등이 제품에 따라 다르다. 이 때문에, 제1 반도체 메모리(110)의 종류에 따라서, 그 상부에 실장되는 제2 반도체 메모리(111)의 종류도 늘려야 한다. 이와 같이, 일반적으로 시장에 유통되고 있는 범용의 반도체 장치끼리 그대로 조합하여 적층하려고 하면, 조합의 제한을 초래하는 것으로 된다. 또한 반도체 장치끼리의 조합의 제한을 없애기 위해, 예를 들면 상측의 반도체 장치로서 특별한 반도체 장치를 제조하면, 제조 비용의 상승이나 생산 효율의 저하를 초래하는 것으로 된다.
이하에 설명하는 본 발명에 따른 제1 실시 형태는, 이상 설명한 것과 같은 과제를 해결하기 위해 이루어진 것이다. 그리고 그 목적은 상부에 실장되는 다른 반도체 장치나 다른 전기 부품과의 접속성을 향상시킴으로써, 다종다양한 반도체 장치를 효율적으로, 또한 저비용으로 용이하게 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
(제1 실시 형태)
먼저, 본 발명에 따른 제l 실시 형태를 도 1 ~ 도 18을 참조하면서 설명한다. 도 1은 본 실시 형태에 따른 반도체 장치를 그 제2 기판측에서 바라보고 도시한 평면도이다. 도 2는 도 1에 도시한 반도체 장치를 파단선 A-A'에 따라서 도시한 단면도이다. 도 3은 도 1에 도시한 반도체 장치가 구비하는 제2 기판을 그 반도체 소자가 탑재되는 측의 주면에서 바라보고 도시한 평면도이다. 도 4는 도 1에 도시한 반도체 장치가 구비하는 제2 기판을 그 외부 단자가 형성되어 있는 측의 주면에서 바라보고 도시한 평면도이다. 도 5는 도 3에 도시한 제2 기판을 파단선 B-B'에 따라서 도시한 단면도이다. 도 6은 반도체 소자가 탑재된 제2 기판을 그 반도체 소자가 탑재된 측의 주면에서 바라보고 도시한 평면도이다. 도 7은 도 6에 도시한 반도체 소자 및 제2 기판을 파단선 C-C'에 따라서 도시한 단면도이다. 도 8은 도 6에 도시한 반도체 소자 및 제2 기판에 접착제를 마련한 상태를 도시한 단면도이다. 도 9는 도 1에 도시한 반도체 장치가 구비하는 제1 기판을 도시한 단면 도이다. 도 10은 반도체 소자가 탑재된 제2 기판이 부착된 제1 기판을 그 반도체 소자 및 제2 기판이 부착된 측의 주면에서 바라보고 도시한 평면도이다. 도 11은 도 10에 도시한 제1 기판, 제2 기판 및 반도체 소자를 파단선 D-D'에 따라서 도시한 단면도이다. 도 12는 반도체 소자가 탑재된 제2 기판을 제1 기판에 부착하는 공정을 도시한 단면도이다. 도 13은 제1 기판에 마련되어 있는 제1 내부 배선과 제2 기판에 마련되어 있는 제2 내부 배선과의 접속 부분을 도시한 단면도이다. 도 14는 복수의 제1 기판, 제2 기판 및 반도체 소자를 일괄해서 밀봉하는 공정을 도시한 단면도이다. 도 15는 도 14에 도시한 밀봉 공정에 이용하는 상부 금형의 캐비티 형상과 제1 기판 상의 밀봉 부재를 마련하는 높이와의 관계를 도시한 단면도이다. 도 16은 일괄해서 밀봉된 복수의 제1 기판, 제2 기판 및 반도체 소자를 1개의 반도체 장치마다 일괄해서 절단분리하는 공정을 도시한 단면도이다. 도 17은 도 1에 도시한 반도체 장치 상에 다른 반도체 장치를 접속하여 탑재한 상태를 그 상측에서 바라보고 도시한 평면도이다. 도 18은 도 17에 도시한 2개의 반도체 장치를 파단선 E-E'에 따라서 간략하게 도시한 단면도이다.
본 실시 형태에 따른 반도체 장치는, 1개 내지는 복수개의 반도체 소자가 탑재된 반도체 장치를 전제로 하여, 그 상면에 다른 반도체 장치, 또는 수동 부품 등을 부가하는 것을 필요로 하는 반도체 장치에 사용되는 것이다. 특히, 반도체 장치의 성능이나 특성에 많은 배리에이션이 필요한 제품에 사용되는 것이다. 구체적으로는, 반도체 장치의 베이스로 되는 회로 기판과, 양면에 회로 형성된 필름 형상의 플렉시블 기판에 반도체 소자를 플립 칩 접속하여 이루어지는 필름형 반도체 장 치를 갖고 있다. 이 필름형 반도체 장치는 반도체 소자를 탑재하는 면의 반대측의 회로 패턴이 반도체 장치의 상면을 향하도록 회로 기판에 접착되어 있다. 또한 이 필름형 반도체 장치의 외주부에 배치된 전극 단자는, 베이스의 회로 기판의 전극 단자에 전기적으로 접속되어 있다. 또한 플렉시블 기판 상면의 회로 패턴이 노출되어 수지 밀봉되어 있다. 이하, 상세히 설명한다.
도 1 및 도 2에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치(제1 반도체 장치)(l)는 적어도 l개의 반도체 소자(반도체 칩)(2), 한장의 제1 기판(3), 및 한장의 제2 기판(4)을 구비하고 있다.
제1 기판으로서의 회로 기판(3)은 반도체 소자(제1 반도체 소자)(2)의 한쪽의 주면에 대향하여 배치되어 있다. 그리고 회로 기판(3)의 반도체 소자(2)에 대향하는 측의 주면에는, 제1 내부 배선(5)이 복수개 마련되어 있다. 그와 함께, 회로 기판(3)의 다른 쪽의 주면에는 각 제1 내부 배선(5)과 전기적으로 접속된 외부 배선(6)이 복수개 마련되어 있다. 각 제1 내부 배선(5)과 각 외부 배선(6)은 회로 기판(3)을 그 두께 방향을 따라서 관통하여 마련된 복수개의 제1 플러그(7)를 통하여 소정의 패턴으로 전기적으로 접속되어 있다. 또한 각 외부 배선(6)에는 추가로 외부 접속 단자(하부 접속 단자)로서의, 땜납 볼(13)이 마련되어 있다.
제2 기판(4)은 가요성(유연성, 플렉서빌리티)을 갖는 재료에 의해 반도체 소자(2)의 양 주면보다도 크게 형성되어 있다. 제2 기판(4)에는, 예를 들면 글래스 에폭시 기판, 폴리이미드 기판, BT 수지 기판, 혹은 PCB 기판 등이 이용된다. 따라서 제2 기판(4)은 플렉시블 기판이라고도 불린다. 제2 기판(플렉시블 기판)(4) 은 반도체 소자(2)를 제1 기판(회로 기판)(3)과의 사이에 삽입하여 배치되어 있다. 플렉시블 기판(4)의 반도체 소자에 대향하는 측의 주면에는, 제2 내부 배선(8)이 복수개 마련되어 있다. 이들 각 제2 내부 배선(8)의 몇개인가에 반도체 소자(2)가 갖는 적어도 1개의 전극(9)이 전기적으로 접속되어, 반도체 소자(2)가 플렉시블 기판(4)에 탑재되어 있다. 또한 플렉시블 기판(4)의 다른 쪽의 주면 중 적어도 중앙부에는 각 제2 내부 배선(8) 중 몇개인가에 전기적으로 접속된 외부 단자(10)가 복수개 마련되어 있다. 도 3에 도시한 바와 같이, 각 제2 내부 배선(8)은 이들의 일단부가 플렉시블 기판(4)의 반도체 소자(2)에 대향하는 측의 주면의 가장자리부(4c)까지 연장되어 있다. 그와 함께, 각 제2 내부 배선(8)은 이들의 일단부가 마련되어 있는 플렉시블 기판(4)의 가장자리부(4c)마다 회로 기판(제1 기판)(3)측을 향해 구부러져, 각 제1 내부 배선(5)에 전기적으로 접속되어 있다. 또한 각 제2 내부 배선(8)과 각 외부 단자(10)는 플렉시블 기판(4)을 그 두께 방향을 따라서 관통하여 마련된 복수개의 제2 플러그(11)을 통하여 소정의 패턴으로 전기적으로 접속되어 있다.
또한 제1 반도체 장치(1)에서는, 적어도 각 외부 단자(10)의 단부면을 제외한 플렉시블 기판(4)의 표면, 반도체 소자(2) 및 회로 기판(3)의 반도체 소자(2)에 대향하는 측의 주면을 피복하여, 밀봉 부재(밀봉 수지)(l2)가 마련되어 있다.
도 2에 도시한 바와 같이, 플렉시블 기판(4)에는 제1 반도체 장치(1)의 반도체 소자(2)가 플립 칩 접속된다. 도 3에 도시한 바와 같이, 플렉시블 기판(4)의 반도체 소자(2)가 접속되는 측의 주면인 칩 접속면(4a)에는 복수개의 제2 내부 배 선(8)이 구리 배선 등에 의해 패터닝 형성되어 있다. 각 제2 내부 배선(8)의 일단부는 칩 접속면(4a)의 가장자리부(4c)까지 연장되어 있다. 이들 각 일단부는 각 제2 내부 배선(8)을 제1 반도체 장치(1)의 베이스로 되는 회로 기판(3)의 각 제1 내부 배선(5)에 접속하기 위한 내부 접속 단자(8a)로 된다. 그와 함께, 플렉시블 기판(4)의 칩 접속면(4a)에는 각 제2 내부 배선(8)을 반도체 소자에 접속하기 위한 칩 접속 단자(8b)가 반도체 소자(2)의 접속 단자(전극)(9)의 위치에 맞추어 배치되어 있다.
또한 도 4에 도시한 바와 같이, 플렉시블 기판(4)의 칩 접속면(4a)과 반대측의 주면인 외부 접속면(4b)에는 제1 반도체 장치(1) 상에 후술하는 제2 반도체 장치(25)를 실장하기 위한 외부 단자(상부 접속 단자)(10)가 복수개 마련되어 있다. 이들 각 상부 접속 단자(10)는 각 제2 내부 배선(8) 중의 몇개인가와 전기적으로 접속되도록, 구리 배선 등에 의해 패터닝 형성되어 있다. 구체적으로는, 각 상부 접속 단자(10)는 외부 접속면(4b)에 형성되어 있는 복수개의 외부 단자 접속 배선(14) 및 후술하는 각 스루 플러그(11)를 통하여, 각 제2 내부 배선(8) 중 몇개인가에 전기적으로 접속되어 있다. 또, 전술한 도 1 및 후술하는 도 10 및 도 23에서는, 도면을 보기 쉽게 하기 위해 각 외부 단자 접속 배선(14) 및 각 스루 플러그(11)의 도시를 생략하고 있다.
도 5에 도시한 바와 같이, 플렉시블 기판(4)의 양 주면(4a, 4b)에는 전술한 복수의 상부 접속 단자(10) 또는 제2 내부 배선(8)이 구리 배선 등에 의해 소정의 패턴으로 패터닝 형성되어 있다. 이들 각 상부 접속 단자(10) 및 각 제2 내부 배 선(8)의 몇개인가는 각 외부 단자 접속 배선(14) 및 플렉시블 기판(4)을 그 두께 방향을 따라서 관통하는 스루 홀(인터널 비아홀: IVH) 내에 형성된 제2 플러그로서의 스루 플러그(비아 플러그)(11)에 의해 결선되어 있다. 각 상부 접속 단자(10)와 각 제2 내부 배선(8)과의 결선에 의해, 예를 들면 다음에 서술하는 2개의 배선이 가능하게 된다. 하나는 제1 반도체 장치(1)의 상부에 탑재되는 제2 반도체 장치(25)(제2 반도체 소자(26))를, 제1 반도체 장치(1)의 베이스로 되는 회로 기판(3)을 경유시켜, 도시하지 않은 시스템의 회로 기판과 전기적으로 접속하는 배선이다. 이에 의해, 제2 반도체 장치(25)로부터 나온 신호를 외부의 시스템에 보낼 수 있다. 또 하나는 제1 반도체 장치(1)의 상부에 탑재된 제2 반도체 장치를 제1 반도체 장치(1)의 반도체 소자(2)와 직접, 전기적으로 접속하는 배선이다. 특히, 제1 반도체 장치(1)의 기능을 보조할 목적으로 제2 반도체 장치(25)가 탑재되는 구성의 경우, 플렉시블 기판(4)은 제1 반도체 장치(1)와 제2 반도체 장치(25)를 직접 접속하는 배선이 다수 마련된 구조로 된다.
이하, 본 실시 형태에 따른 제1 반도체 장치(1) 및 그 제조 방법을 제조 공정의 순서에 따라서 정리하여 설명한다.
도 6 및 도 7에 도시한 바와 같이, 제1 반도체 장치(1)가 갖는 제1 반도체 소자(2)는 플렉시블 기판(4)에 전기적으로 접속되어 탑재된다. 보다 상세하게는, 제1 반도체 소자(2)는 그 소자가 형성되어 있는 측의 주면인 소자면(2a)을 플렉시블 기판(4)의 칩 접속면(4a)에 대향시킨 자세로 칩 접속면(4a)에 플립 칩 접속된다. 이 접속에 앞서, 제1 반도체 소자(2)의 전극(9)은 도 2 및 도 7에 도시한 바 와 같이, 소자면(2a) 상에 돌기 형상으로 형성된다. 구체적으로는, 전극(9)은 도시하지 않은 일반적인 Au 본딩 와이어를 형성하는 도구 및 방법을 이용하여, 볼록 형상의 Au 스터드 범프(9)로서 형성된다. 그 외에, 전극(9)은 Au를 이용하는 도금 처리가 실시된 볼록 형상의 도금 전극으로서 형성해도 된다. 혹은, 전극(9)은 땜납에 의한 코팅 처리가 실시된 볼록 형상의 땜납 전극으로서 형성해도 된다. 그리고 플렉시블 기판(4)의 각 제2 내부 배선(8) 및 제1 반도체 소자(2)의 각 전극(9)에 가열, 압착, 혹은 가열 리플로우 등을 실시함으로써, 각 제2 내부 배선(8)과 각 전극(9)을 전기적으로 접속한다. 또는 후술하는 바와 같이, 플렉시블 기판(4)과 제1 반도체 소자(2) 사이에 열 경화성 수지(15)나 이방성 도전 시트(21) 등을 개재시킴으로써, 각 제2 내부 배선(8)과 각 전극(9)을 전기적으로 접속한다.
도 8(a) 및 도 8(b)에 도시한 바와 같이, 플렉시블 기판(4)에 접속(탑재)된 제1 반도체 소자(2)의 주위에는 접착성의 수지(접착제)(16)가 마련된다. 접착제(1 6)를 마련하는 방법은 크게 나누어 다음의 2개의 경우가 있다. 하나는 도 8(a)에 도시한 바와 같이, 제1 반도체 소자(2)가 탑재된 플렉시블 기판(4)의 칩 접속면(4a) 측에 접착성의 수지(16)를 전면적으로 부착시키는 경우이다. 또한 다른 하나는 도 8(b)에 도시한 바와 같이, 회로 기판(3)의 각 제1 내부 배선(5)에 접속되는, 각 제2 내부 배선(8)의 내부 접속 단자(전극 단자)(8a)의 근방에만, 접착성의 수지(16)를 부착시키는 경우이다. 도 8(a) 및 도 8(b)의 양 도면 모두, 도 6에 도시한 플렉시블 기판(4) 및 제1 반도체 소자(2)에 접착재(16)를 부착시킨 상태를 도시하고 있다. 이 때, 접착성의 수지(16)로서는 가열 등에 의해 경화되어 제1 반도체 소자(2)를 플렉시블 기판(4)에 고정할 수 있는 시트 형상, 혹은 액상의 재료가 이용되는 것이 바람직하다.
도 9에 도시한 바와 같이, 회로 기판(3)에서는, 그 각 주면 상에 마련되어 있는 각 제1 내부 배선(5)과 각 외부 배선(6)이 회로 기판(3)을 두께 방향을 따라서 관통하여 형성되어 있는 제1 플러그(스루 플러그, 비아 플러그)(7)를 통하여 결선되어 있다. 이에 의해, 플렉시블 기판(4)의 각 제2 내부 배선(8)의 내부 접속 단자(전극 단자)(8a)로부터 받은 전기 신호를 제1 반도체 장치(1)(회로 기판(3))의 하측(하면)으로부터 외부에 보낼 수 있다.
도 10 및 도 11에 도시한 바와 같이, 제1 반도체 소자(2)가 탑재된 플렉시블 기판(4)은 회로 기판(3)에 실장된다. 플렉시블 기판(4)은 그 각 제2 내부 배선(8)의 내부 접속 단자(8a)의 위치가 회로 기판(3)의 각 제1 내부 배선(5)의 내부 접속 단자(전극)(5a)의 위치에 일치하도록 위치를 맞추어, 회로 기판(3)에 대향 배치된다. 이 후, 각 제2 내부 배선(8)의 내부 접속 단자(8a)가 각 제1 내부 배선(5)의 전극(5a)에 접촉될 때까지, 각 제2 내부 배선(8)을 그 내부 접속 단자(8a)가 마련되어 있는 플렉시블 기판(4)의 가장자리부(4c)마다 회로 기판(3)측을 향하여 구부린다. 그리고 각 제2 내부 배선(8)의 내부 접속 단자(8a)와 각 제1 내부 배선(5)의 전극(5a)이 접촉되어 있는 상태에서, 이들 접촉 부분에 소정의 접속 처리를 실시한다. 이에 의해, 각 제2 내부 배선(8)의 내부 접속 단자(8a)와 각 제1 내부 배선(5)의 전극(5a)을 전기적으로 접속한다. 또한 이 접속 처리를 용이하게 행할 수 있도록, 접속 처리에 앞서, 각 제2 내부 배선(8)의 내부 접속 단자(8a) 및 각 제1 내부 배선(5)의 전극(5a)의 표면에 도금 처리나, 납땜재의 인쇄 처리 또는 도포 처리 등을 실시해 두는 것이 바람직하다.
도 12(a) 및 도 12(b)에, 제1 반도체 소자(2)가 탑재된 플렉시블 기판(4)을 회로 기판(3)에 실장(접착, 접속)하는 방법을 도시한다. 플렉시블 기판(4) 및 제1 반도체 소자(2)를 회로 기판(3)에 실장할 때에는, 도 12(a)에 도시한 마운팅 툴(실장 지그)(17), 혹은 도 12(b)에 도시한 마운팅 툴(18)을 이용한다. 이들에 의해, 회로 기판(3)에의 플렉시블 기판(4)의 고정 및 각 제2 내부 배선(8)의 내부 접속 단자(8a)와 각 제1 내부 배선(5)의 전극(5a)과의 접속을 더불어 행한다. 도 12(a)에 도시한 마운팅 툴(17)은 가압부(17a)와 접합부(17b)가 다른 부품으로서 구성되어 있다. 가압부(17a)는 제1 반도체 소자(2)가 탑재된 플렉시블 기판(4)을 베이스로 되는 회로 기판(3)에 가압하여 접착시킨다. 또한 접합부(l7b)는 플렉시블 기판(4)의 가장자리부(4c)에 형성되어 있는 각 제2 내부 배선(8)의 내부 접속 단자(8a)를, 베이스로 되는 회로 기판(3)의 가장자리부에 형성되어 있는 각 제1 내부 배선(5)의 전극(5a)에 접속하여 전기적으로 접합시킨다. 이에 대하여, 도 l2(b)에 도시한 마운팅 툴(18)은 가압부와 접합부가 일체품으로서 구성되어 있다.
어느쪽의 마운팅 툴(17, 18)로도, 베이스로 되는 회로 기판(3)에의 플렉시블 기판(4)의 접착 및 전기적인 접속을 일괄해서 용이하게 행할 수 있다. 이들 각 마운팅 툴(17, 18)을 이용하여 플렉시블 기판(4)을 회로 기판(3)에 실장함으로써, 제1 반도체 소자(2)는 제1 반도체 장치(1)의 하면(하부)에 마련되어 있는 각 외부 배선(6)(하부 접속 단자, 땜납 볼(13))에 전기적으로 접속된다. 그와 함께, 제1 반 도체 소자(2)는 제1 반도체 장치(1)의 상면(상부)에 마련되어 있는 각 상부 접속 단자(10)에도 전기적으로 접속된다.
도 13(a) 및 도 13(b)에, 플렉시블 기판(4)의 가장자리부(4c)에 형성되어 있는 각 제2 내부 배선(8)의 내부 접속 단자(8a)와, 회로 기판(3)의 가장자리부에 형성되어 있는 각 제1 내부 배선(5)의 전극(5a)과의 접속 부분을 확대하여 도시한다. 도 13(b)는 도 13(a) 중 점선의 원으로 둘러싸여 있는 부분 X를 더욱 확대하여 도시한 단면도이다. 도 13(a) 및 도 13(b)에 도시한 바와 같이, 본 실시 형태에서는 각 제1 내부 배선(5)의 접속 부분(접속 단자)(5a)의 표면 및 각 제2 내부 배선(8)의 접속 부분(접속 단자)(8a)의 표면에, 각각 Au 도금부(19, 20)가 마련되어 있다. 그와 함께, 각 제1 내부 배선(5)의 Au 도금부(19)와 각 제2 내부 배선(8)의 Au 도금부(20) 사이에는 도전 부재로서의 이방성 도전 시트(21)가 삽입되어 마련되어 있다. 각 제1 내부 배선(5)과 각 제2 내부 배선(8)은 각각의 Au 도금부(19, 20) 및 이방성 도전 시트(21)를 통하여 전기적으로 접속되어 있다. 이 이방성 도전 시트(21)는 회로 기판(3)과 플렉시블 기판과의 접착제로서도 기능한다. 이방성 도전 시트(21)는 복수개의 이방성 도전 입자(22)를 포함하고 있다. 이방성 도전 입자(22)로서는, 예를 들면 Ni 입자나 표면에 Au 도금부가 마련된 플라스틱 구 등이 이용된다. 지금까지의 공정에 의해, 제1 반도체 소자(2), 회로 기판(3) 및 플렉시블 기판(4)은 서로 전기적으로 접속됨과 함께 일체화된다.
또한 전술한 도 2, 도 3, 도 5 내지 도 8, 도 10 내지 도 12 및 후술하는 도 14 내지 도 16, 도 2l, 도 22에서는 도면을 보기 쉽게 하기 위해, 내부 배선(8)의 내부 접속 단자(8a) 부근 및 각 제1 내부 배선(5)의 전극(5a) 부근의 구조를 간략하게 도시하고 있다.
다음으로, 도 14에 도시한 바와 같이, 제1 반도체 소자(2), 회로 기판(3) 및 플렉시블 기판(4)이 일체화된 제1 반도체 장치(1)를 복수개 통합하여, 몰딩법에 의해 일괄해서 수지 밀봉한다. 지금까지의 설명에서는, 그 내용을 간결하고 또한, 이해하기 쉽게 하기 위해, 제1 반도체 장치(1)를 단독의 반도체 장치로서 간략화하여 설명해 왔다. 그러나 실제의 제조 공정에서는, 도 14에 도시한 바와 같이 제1 반도체 장치(1)는 복수개 통합하여 제조된다. 본 실시 형태에서는, 1개 내지는 복수개의 제1 반도체 소자(2)가 탑재된 플렉시블 기판(4)이 접속된 회로 기판(3)을 그 제1 반도체 소자(2)에 대향하는 측만 밀봉 수지(12)에 의해 밀봉한다. 즉, 제1 반도체 장치(1)는 소위 편면 몰딩법에 의해 형성된다.
본 실시 형태에서는, 도 2에 도시한 바와 같이 플렉시블 기판(4)의 각 상부 접속 단자(10)가 마련되어 있는 영역의 표면(외부 접속면)(4b), 제1 반도체 소자(2) 및 회로 기판(3)의 플렉시블 기판(4)에 대향하는 측의 주면 중 플렉시블 기판(4)으로부터 벗어난 노출면(3a)을 피복하여 밀봉 수지(12)를 마련한다. 이 때, 각 상부 접속 단자(10)는, 도 2에 도시한 바와 같이 적어도 이들의 단부면(10a)이 밀봉 후에도 밀봉 수지(12)로부터 노출되어 밀봉된다. 각 상부 접속 단자(10)를 밀봉 수지(12)의 표면(제1 반도체 장치(1)의 상면)으로부터 노출시키기 위해서는, 몰딩 밀봉용의 금형의 상부 금형(23)의 형상 및 치수와, 회로 기판(3)의 제1 반도체 소자(2)에 대향하는 측의 주면으로부터 플렉시블 기판(4)의 외부 접속면(4b)까지의 높이와의 관계가 중요하게 된다. 이하, 도 15를 참조하면서 이들의 관계에 대하여 설명한다.
밀봉 후의 제1 반도체 장치(1)의 상면에, 다른 반도체 장치 등을 상부 접속하기 위한 전극 접속면(각 상부 접속 단자(10)의 단부면)(1Oa)을 노출시키기 위해서는 적정한 수지 두께로써 밀봉하는 것이 필요하다. 여기서, 이 밀봉 후의 적정한 밀봉 수지(12)의 두께(높이)를 T로 한다. 이 밀봉 후의 적정한 밀봉 수지(12)의 두께(T)는 도 15(a)에 도시한 바와 같이, 회로 기판(3)의 제1 반도체 소자(2)에 대향하는 측의 주면으로부터 플렉시블 기판(4)의 외부 접속면(4b)까지의 높이와 대략 동일하다. 그리고 이 두께(치수)(T)는 도 15(b)에 도시한 바와 같이, 몰딩용 상부 금형(23)의 캐비티부(23a)의 치수(S)에 의해 결정된다. 이 캐비티부(23a)의 치수(S)란, 구체적으로는, 몰딩용 상부 금형(23)의 회로 기판(3)의 노출면(3a)에 대향하는 면(23c)으로부터 몰딩용 상부 금형(23)의 플렉시블 기판(4)의 외부 접속면(4b)에 대향하는 면(23b)까지의 높이(깊이)를 가리킨다. 본 발명자들이 행한 실험에 의하면, 본 실시 형태에서는 치수 S를 치수 T에 대하여 대략 -150μm에서 +150μm까지의 범위로 설정함으로써, 플렉시블 기판(4)의 외부 접속면(4b)을 몰딩 수지(12)로부터 노출시킬 수 있음을 알 수 있다.
또, 각 상부 접속 단자(10)는 이들의 외부로부터의 압력이나 열 등, 다양한 물리적 혹은 화학적인 외적 작용에 대하여 높은 내성을 갖는 재료에 의해 형성될 필요가 있음은 물론이다. 예를 들면, 각 상부 접속 단자(10)는 몰딩 밀봉 공정에서의 압력이나 열 등에 의해 열화할 우려가 없는 재료에 의해 형성될 필요가 있다. 그와 함께, 각 상부 접속 단자(10)는 제1 반도체 장치(1)가 완성된 후에, 대기 중에 노출되더라도 산화하기 어려운 재료에 의해 형성되는 것이 바람직하다.
또한 밀봉 수지(12)의 두께(T)는 그 재질, 특성, 종류, 양 및 가해지는 온도나 압력 등에 따라서 변화한다. 그와 함께, 밀봉 수지(12)의 두께(T)는 제1 반도체 소자(2), 베이스로 되는 회로 기판(3), 플렉시블 기판(4) 및 각 상부 접속 단자(10)의 두께, 크기, 형상, 재질, 개수 및 배치 상태 등에 의해서도 변화한다. 따라서 밀봉 수지(12)의 두께(T)에 대한 상부 금형(23)의 캐비티부(23a)의 치수(S)는 상기 각 요인에 따라서 적절하게, 적정한 크기로 설정할 필요가 있다. 즉, 상부 금형(23)의 캐비티부(23a)의 치수(S)의 적정 범위는, 반드시 밀봉 수지(12)의 두께(T)에 대하여 약 ±150μm 이내에 한정되지 않는다. 캐비티부(23a)의 치수(S)를 비롯하여, 몰딩용 상부 금형(23)의 형상 및 치수 등은 적어도 각 상부 접속 단자(10)의 단부면(10a)이 밀봉 후에도 밀봉 수지(12)로부터 노출되도록 밀봉 수지(12)을 마련할 수 있도록 상기 각 요인에 따라서 적절하게, 적정한 크기로 설정된다.
이와 같이, 본 실시 형태에서는, 적어도 각 상부 접속 단자(10)의 단부면 (lOa)을 밀봉 후에 노출시켜 밀봉 수지(12)를 마련할 수 있는 형상으로 형성된 밀봉용의 상부 금형(23)을 이용한다. 그리고 상부 금형(23)의 표면 중 플렉시블 기판(4)의 각 상부 접속 단자(10)가 마련되어 있는 영역의 표면(4b)에 대향하는 면(23b)을 적어도 각 상부 접속 단자(10)의 단부면(10a)을 밀봉 후에 노출할 수 있는 양의 밀봉 수지(12)를 마련할 수 있는 위치에 설정한다. 이 후, 플렉시블 기판(4)의 각 상부 접속 단자(10)가 마련되어 있는 영역의 표면(4b)과 이 표면(4b)에 대향 하는 상부 금형(23)의 대향면(23b) 사이에 밀봉 수지(12)를 주입한다.
다음으로, 도 16에 도시한 바와 같이, 수지 밀봉된 복수개의 제1 반도체 장치(1)를 절단 지그(블레이드)(24)를 이용하여 1개마다 분리한다.
다음으로, 도 2에 도시한 바와 같이, 제각기 분리된 각 제1 반도체 장치(1)의 각 외부 배선(6)(하부 접속 단자)에, 땜납 볼(13)을 부착한다. 지금까지의 공정에 의해, 도 2에 도시한 바와 같은 원하는 제1 반도체 장치(1)를 얻을 수 있다. 즉, 적어도 1개의 반도체 소자(2)가 탑재된 반도체 장치(1)에서, 적어도 그 상면 중앙부에 복수개의 상부 접속 단자(10)가 마련되어 있고, 다른 반도체 장치 또는 수동 부품 등을 이들의 종류에 구애받지 않고 용이하게 조합하여 탑재할 수 있는 제1 반도체 장치(1)를 얻을 수 있다.
예를 들면, 도 17 및 도 18에 도시한 바와 같이, 제1 반도체 장치(1) 상에, 각 상부 접속 단자(10)를 통하여 범용의 규격에 기초하여 제조된 제2 반도체 장치(25)를 탑재할 수 있다. 이 제2 반도체 장치(25)에는, 예를 들면 제2 반도체 소자(26)가 탑재되어 있다. 제2 반도체 소자(26)가 갖는 도시하지 않은 전극(단자)의 일부는, 외부 접속 단자로서의 복수개의 하부 접속 단자(27), 땜납 볼(28) 및 제1 반도체 장치(1)의 각 상부 접속 단자(10) 등을 통하여 제1 반도체 소자(2)의 전극에 전기적으로 접속된다. 또한 제2 반도체 소자(26)의 전극의 일부는 제1 반도체 소자(2)의 전극과 전기적으로 접속되지 않고, 각 하부 접속 단자(27), 각 땜납 볼(28) 및 각 상부 접속 단자(10), 각 하부 접속 단자(6), 땜납 볼(13) 등을 통하여, 다른 전기 회로에 전기적으로 접속된다.
이상 설명한 바와 같이, 이 제l 실시 형태에 의하면, 상부에 실장되는 다른 반도체 장치나 다른 전기 부품과의 접속성이 향상된 제1 반도체 장치(l)를 효율적으로, 또한 저비용으로 용이하게 제조할 수 있다. 나아가서는, 제1 반도체 장치(1)의 상부에 다른 전기 부품이 실장된 다종다양한 적층형 반도체 장치를 효율적으로, 또한 저비용으로 용이하게 제조할 수 있다. 구체적으로는, 적어도 제1 반도체 장치(1)의 상면 중앙부에, 제1 반도체 장치(1)의 상부에 제2 반도체 장치(25)나 수동 부품을 전기적으로 접속하여 탑재할 수 있는 상부 전극 단자(10)를 복수개 마련한다. 이에 의해, 베이스로 되는 제1 반도체 장치(1)에 부가시키고자 하는 기능을 갖는 다양한 부품을 용이하게 실장할 수 있다. 특히, 제1 반도체 장치(1)로서 CPU(마이크로 프로세서)를 베이스로 한 경우 등은, 그것이 사용되는 기기에 따라서 부가하는 메모리 용량이나 아날로그 부품 등이 다른, 많은 제품 라인업(lineup)이 필요하게 된다. 이와 같은 경우, 베이스로 되는 제1 반도체 장치(1)의 상면 중앙부에 마련한 복수개의 상부 접속 단자(10)를 이용하여, 일반적으로 시장에 유통되고 있는 메모리나 DSP 등의 범용 전자 부품 등을 용이하게 실장할 수 있다. 즉, 목적이나 용도에 따라서 새로운 장치나 부품 등을 특별히 제조하지 않고, 저가인 혼재형 반도체 장치를 용이하게 제조할 수 있다.
또한 플렉시블 기판(4)에 형성되어 있는 각 제2 내부 배선(8)과 회로 기판(3)에 형성되어 있는 각 제1 내부 배선(5)과의 접속(접합)을 각 제2 내부 배선(8)을 플렉시블 기판(4)의 가장자리부(4c)마다 구부려 달성한다. 이와 같은 방법에 의하면, 각 내부 배선(5, 8)의 접속시에서의 충격을 유연성을 갖는 재료로 이루어 지는 플렉시블 기판(4)에서 흡수하여, 각 내부 배선(5, 8)의 접속을 보다 안정된 상태에서 안전하고, 또한 원활하게 행할 수 있다. 즉, 실장 능력이 향상된 제1 반도체 장치(1)를 용이하게 제조할 수 있는 것과 함께, 그 생산 효율을 향상시킬 수 있다. 또한 반도체 소자(2)가 밀봉 수지(12) 뿐만 아니라 플렉시블 기판(4)에 의해서도 피복되어 있기 때문에, 반도체 소자(2)의 보호 능력이 보다 향상되어 있다. 이 결과, 제1 반도체 장치(1)는 그 신뢰성, 내구성, 품질이 향상되어 있는 것과 함께 보다 안정적으로 작동할 수 있다.
(제2 실시 형태)
다음으로, 본 발명에 따른 제2 실시 형태를 도 19를 참조하면서 설명한다. 도 19는 본 실시 형태에 따른 반도체 장치가 구비하는 제1 기판에 마련되어 있는 제1 내부 배선과 제2 기판에 마련되어 있는 제2 내부 배선과의 접속 부분을 도시한 단면도이다. 또, 제1 실시 형태와 동일 부분에는 동일 부호를 부여하여, 그 자세한 설명을 생략한다.
본 실시 형태는, 회로 기판(3)에 마련되어 있는 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 플렉시블 기판(4)에 마련되어 있는 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 접속 방법이, 전술한 제1 실시 형태와 다를 뿐이며, 그 외에는 제1 실시 형태와 동일하다. 이하, 구체적으로 설명한다.
도 19(a) 및 (b)에 도시한 바와 같이, 본 실시 형태의 제1 반도체 장치(31)에서는, 회로 기판(3)에 마련되어 있는 각 제1 내부 접속 배선(5)의 접속 단자(5a)는, 그 표면을 땜납부(32)에 의해 대략 전면적으로 피복되어 있다. 마찬가지로, 플렉시블 기판(4)에 마련되어 있는 각 제2 내부 접속 배선(8)의 접속 단자(8a)는 그 표면을 땜납부(33)에 의해 대략 전면적으로 피복되어 있다. 또한 회로 기판(3)과 플렉시블 기판(4) 사이에는, 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 접속 부분을 제외하고 접착제(34)가 마련되어 있다. 이와 같은 구성에서, 회로 기판(3)과 플렉시블 기판(4)을 이들 양 외측으로부터 가열하면서 압착한다. 이에 의해, 회로 기판(3)과 플렉시블 기판(4)과의 접착 및 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 전기적인 접속을 일괄해서 행한다. 또, 도 19(b)는 도 19(a) 중 점선의 원으로 둘러싸여 있는 부분 Y를 더욱 확대하여 도시한 단면도이다.
이상 설명한 바와 같이, 이 제2 실시 형태에 의하면, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한
(제3 실시 형태)
다음으로, 본 발명에 따른 제3 실시 형태를 도 20을 참조하면서 설명한다. 도 20은 본 실시 형태에 따른 반도체 장치가 구비하는 제1 기판에 마련되어 있는 제1 내부 배선과 제2 기판에 마련되어 있는 제2 내부 배선과의 접속 부분을 도시한 단면도이다. 또, 제1 실시 형태와 동일 부분에는 동일 부호를 부여하여, 그 자세한 설명을 생략한다.
본 실시 형태는, 회로 기판(3)에 마련되어 있는 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 플렉시블 기판(4)에 마련되어 있는 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 접속 방법이, 전술한 제1 및 제2 각 실시 형태와 다를 뿐이며, 그 외에는 제1 및 제2 각 실시 형태와 동일하다. 이하, 구체적으로 설명한다.
도 20(a) 및 (b)에 도시한 바와 같이, 본 실시 형태의 제1 반도체 장치(41)에서는, 회로 기판(3)에 마련되어 있는 각 제1 내부 접속 배선(5)의 접속 단자(5a)는 그 표면을 Au 도금부(42)에 의해 대략 전면적으로 피복되어 있다. 그와 함께, 이들 각 접속 단자(5a)의 Au 도금부(42) 상에는, 플렉시블 기판(4)측을 향해 볼록 형상으로 형성되어 Au 스터드 범프(43)가 마련되어 있다. 또한 플렉시블 기판(4)에 마련되어 있는 각 제2 내부 접속 배선(8)의 접속 단자(8a)는 그 표면을 Sn 도금부(44)에 의해 대략 전면적으로 피복되어 있다. 또한 회로 기판(3)과 플렉시블 기판(4) 사이에는 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 접속 부분을 제외하고 접착제(34)가 마련되어 있다. 이와 같은 구성에서, 회로 기판(3)과 플렉시블 기판(4)을 이들의 양 외측으로부터 가열하면서 압착한다. 이에 의해, 회로 기판(3)과 플렉시블 기판(4)과의 접착 및 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 전기적인 접속을 일괄해서 행한다. 이 때, 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 접속 부분에는 Au 도금부(42), Au 스터드 범프(43) 및 Sn 도금부(44)로 이루어지는 Au-Sn 합금부(45)가 형성된다. 또, 도 20(b)는 도 20(a) 중 점선의 원으로 둘러싸여 있는 부분 Z를 더욱 확대하여 도시한 단면도이다.
이상 설명한 바와 같이, 이 제3 실시 형태에 의하면, 전술한 제1 및 제2 각 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한
(제4 실시 형태)
다음으로, 본 발명에 따른 제4 실시 형태를 도 2l을 참조하면서 설명한다. 도 2l은 본 실시 형태에 따른 반도체 장치를 도시한 단면도이다. 또, 제l 실시 형태와 동일 부분에는 동일 부호를 부여하여, 그 자세한 설명을 생략한다.
본 실시 형태는 전술한 제l ~ 제3 각 실시 형태에 비교하여, 플렉시블 기판(4)의 각 상부 접속 단자(10)가 마련되어 있는 영역(외부 접속면(4b))이 넓혀져 있는 점이 다를 뿐이며, 그 외에는 제1 ~ 제3 각 실시 형태와 동일하다. 이하, 구체적으로 설명한다.
도 21에 도시한 바와 같이, 본 실시 형태의 제1 반도체 장치(51)에서는, 회로 기판(3)과 플렉시블 기판(4) 사이에, 제1 반도체 소자(2)의 외측면을 따라서 확장 부재(스페이서)(52)가 마련되어 있다. 구체적으로는, 제1 반도체 소자(2)의 외주부에, 플렉시블 기판(4)의 외부 접속면(4b)을 더욱 확대하고자 하는 에리어(영역)만큼, 소정의 수지에 의해 링 형상으로 형성된 스페이서(52)를 마련한다. 그리고 이 스페이서(52)를 플렉시블 기판(4)에 접착한다. 이 후는, 전술한 제1 실시 형태와 마찬가지의 공정에 의해, 제1 반도체 소자(2) 및 스페이서(52)에 대향하지 않는 플렉시블 기판(4)의 가장자리부(4c)를 회로 기판(3)측을 향해 구부린다. 그리고 회로 기판(3)과 플렉시블 기판(4)과의 접착 및 각 제1 내부 접속 배선(5)의 접속 단자(5a)와 각 제2 내부 접속 배선(8)의 접속 단자(8a)와의 전기적인 접속을 일괄해서 행한다. 이 후, 제1 실시 형태와 마찬가지의 공정에 의해, 제1 반도체 소자(2), 스페이서(52), 회로 기판(3) 및 플렉시블 기판(4) 등을 몰딩에 의해 밀봉한다. 이것에 의해, 전술한 제1 ~ 제3 각 실시 형태에 비교하여 확대된 외부 접속면(4b)을 갖는 제1 반도체 장치(51)를 얻는다. 나아가서는, 보다 다수 또한 보다 배치의 자유도가 향상된 복수개의 상부 접속 단자(10)를 갖는 제1 반도체 장치(51)를 얻는다.
이상 설명한 바와 같이, 이 제4 실시 형태에 의하면, 전술한 제1 ~ 제3 각 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한 제1 ~ 제3 각 실시 형태에서는 제1 반도체 장치(1, 31, 41)에 탑재되는 제1 반도체 소자(2)의 크기만을 이용하여 외부 접속면(4b)를 확보하고 있다. 그리고 제1 반도체 소자(2)의 주면의 크기와 대략 동일한 에리어(영역) 내에만, 복수개의 상부 접속 단자(10)를 마련하고 있다. 최근, 반도체 소자의 컴팩트화가 한층 진행되는 가운데, 그와 같은 구성으로는 필요 충분한 수의 상부 접속 단자(10)를 마련하는 것이 곤란해질 우려가 있다. 이에 대하여, 본 실시 형태에서는 적정한 수의 상부 접속 단자(10)를 적정한 간격 및 형상으로 배치할 수 있는 크기 및 형상으로 이루어지는 스페이서(52)를 제1 반도체 소자(2)의 주위에 마련한다. 이에 의해, 제1 반도체 소자(2)가 더욱 컴팩트화되더라도, 적정하고 또한 필요 충분한 크기의 외부 접속면(4b)을 확보할 수 있는 것과 함께, 적정하고 또한 필요 충분한 수의 상부 접속 단자(10)를 외부 접속면(4b) 상에 마련할 수 있다. 즉, 본 실시 형태에 의하면, 전술한 문제를 해결할 수 있다.
(제5 실시 형태)
다음으로, 본 발명에 따른 제5 실시 형태를 도 22를 참조하면서 설명한다. 도 22는 본 실시 형태에 따른 반도체 장치를 도시한 단면도이다. 또, 제1 실시 형태와 동일 부분에는 동일 부호를 부여하여, 그 자세한 설명을 생략한다.
본 실시 형태에서는, 전술한 제1 ~ 제4 각 실시 형태와 다르며, 몰딩 밀봉이 행해져 있지 않다. 그 외에는 제1 ~ 제4 각 실시 형태와 동일하다. 이하, 구체적으로 설명한다.
도 22에 도시한 바와 같이, 본 실시 형태의 제1 반도체 장치(61)에서는, 제1 반도체 소자(2), 회로 기판(3) 및 플렉시블 기판(4)의 주위에 이들을 보호하기 위한 밀봉 수지가 마련되어 있지 않다. 회로 기판(3) 및 플렉시블 기판(4) 자체가 이들의 외부로부터의 충격이나 열 등, 다양한 물리적 혹은 화학적인 외적 작용에 대하여 높은 내성을 갖는 것과 함께, 제1 반도체 소자(2)를 보호할 수 있는 재료에 의해 형성되어 있으면, 본 실시 형태와 같이 밀봉 수지를 마련할 필요는 없다.
이상 설명한 바와 같이, 이 제5 실시 형태에 의하면, 전술한 제1 ~ 제4 각 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한 몰딩 밀봉을 행할 필요가 없기 때문에, 보다 저비용의 또한 수율이 높은 제1 반도체 장치(6l)를 용이하게 제조할 수 있다.
(제6 실시 형태)
다음으로, 본 발명에 따른 제6 실시 형태를 도 23을 참조하면서 설명한다. 도 23은 본 실시 형태에 따른 반도체 장치를 그 제2 기판측에서 바라보고 도시한 평면도이다. 또, 제1 실시 형태와 동일 부분에는 동일 부호를 부여하여, 그 자세 한 설명을 생략한다.
본 실시 형태에서는, 전술한 제l ~ 제5 각 실시 형태와 다르며, 플렉시블 기판(4)에 전술한 각 상부 접속 단자(10)와 다른 소정의 용도로 사용되는 외부 배선이 마련되어 있다. 그 외에는 제1 ~ 제5 각 실시 형태와 동일하다. 이하, 구체적으로 설명한다.
도 23에 도시한 바와 같이, 본 실시 형태의 제1 반도체 장치(71)에서는, 플렉시블 기판(4)의 외부 접속면(4b) 상에, 전술한 각 상부 접속 단자(10)와는 다른 소정의 용도로 사용되는 외부 배선(상부 배선)(72)이 복수개 마련되어 있다. 구체적으로는, 외부 접속면(4b)의 각 상부 접속 단자(10)가 마련되어 있지 않은 영역 상에, 각 상부 접속 단자(10)로서의 BGA 탑재 패턴 외에, 수동 부품 실장 패턴(72a), 회로 쇼트 패턴(72b) 및 회로 절단 패턴(72c) 등이 마련되어 있다.
이상 설명한 바와 같이, 이 제6 실시 형태에 의하면, 전술한 제1 ~ 제5 각 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한 플렉시블 기판(4)의 외부 접속면(4b) 상에, 수동 부품 실장 패턴(72a), 회로 쇼트 패턴(72b) 및 회로 절단 패턴(72c) 등을 마련함으로써, 제1 반도체 장치(71)와 조합할 수 있는 다른 전기 부품의 배리에이션이 풍부하게 된다. 그와 함께, 상부 배선(72)의 종류나 배선 패턴을 연구함으로써, 제1 반도체 장치(71) 자체의 배리에이션도 풍부하게 할 수 있다. 이에 의해, 목적이나 용도에 따라서 새로운 장치나 부품을 특별히 제조하지 않고, 보다 저가의 혼재형 반도체 장치를 보다 용이하게 제조할 수 있다.
또, 본 발명에 따른 반도체 장치는,전술한 제1 ~ 제6 각 실시 형태에는 제약 되지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 이들의 구성, 혹은 제조 공정 등의 일부를 다양한 설정으로 변경하거나, 혹은 각종 설정을 적절하게, 적당하게 조합하여 이용하거나 하여 실시할 수 있다.
예를 들면, 전술한 제1 실시 형태에서는, 제1 반도체 장치(1)나 제2 반도체 장치(25)에 반도체 소자(2, 26)를 각각 1개씩 탑재했지만, 이에는 한정되지 않는다. 원하는 반도체 장치의 사양에 따라서, 제1 반도체 장치(1)나 제2 반도체 장치(25)에 탑재하는 각 반도체 소자(2, 26)의 수를 적절하게, 적정한 개수로 설정할 수 있다. 이 때, 각 반도체 장치(1, 25) 내에, 각 반도체 소자(2, 26)를 적층하여 마련해도 상관 없으며, 혹은 각 반도체 소자(2, 26)를 각 회로 기판(3)의 주면을 따라서 나란히 마련해도 상관 없다. 각 반도체 소자(2, 26)의 배치도 원하는 반도체 장치의 사양에 따라서 적절하게, 적정한 위치에 설정할 수 있다. 그와 함께, 제1 반도체 장치(1)나 제2 반도체 장치(25)에 탑재하는 반도체 소자(2, 26)의 종류도 각각의 반도체 장치(1, 25)내에서 동일한 종류에는 한정되지 않는다. 원하는 반도체 장치의 사양에 따라서, 각 반도체 장치(l, 25) 내에 다양한 종류의 반도체 소자(2, 26)를 혼재해도 상관 없다.
또한 몰딩 밀봉을 행할 때에, 상부 금형(23)의 회로 기판(3) 및 플렉시블 기판(4)의 각각에 대향하는 면(23b, 23c)에 소정의 필름을 흡착시켜 몰딩 밀봉을 행하는, 소위 시트 몰드법을 행해도 상관 없다. 이 시트 몰드법에 의하면, 시트의 쿠션성의 효과에 의해, 각 상부 접속 단자(10)를 보다 확실하게 노출시킬 수 있다.
또한 제1 기판으로서의 회로 기판(3)도 플렉시블 기판(4)과 마찬가지로 글래 스 에폭시 기재나 BT 수지 기재로 이루어지는 기판, 혹은 폴리이미드 기재로 이루어지는 플렉시블 기판 등으로 제작할 수 있다. 그리고 회로 기판(3) 및 플렉시블 기판(4)을 함께 필름 형상 혹은 테이프 형상으로 형성해도 상관 없다. 이와 같은 구성에 의하면, 반도체 장치(1)를 매우 얇게 제작하여, 반도체 장치(1)를 보다 다양한 장소에 부착할 수 있다. 즉, 반도체 장치(1)의 높은 적층성(실장성)을 거의 희생하지 않고, 반도체 장치(1)의 경량화, 컴팩트화 및 공간 절약화를 매우 향상시킬 수 있다. 이 결과, 반도체 장치(1)의 범용성을 매우 향상시킬 수 있다.
또한 제4 실시 형태에서 마련한 스페이서(52)는 전술한 링 형상에는 한정되지 않는다. 필요한 외부 접속면(4b)의 형상 및 크기에 따라서, 스페이서(52)를 적절하게, 적정한 형상 및 크기로 설정해도 상관 없다. 예를 들면, 스페이서(52)는 제1 반도체 소자(2)의 외주부를 전체 둘레에 걸쳐 둘러싸도록 마련할 필요는 없다. 필요한 외부 접속면(4b)의 형상 및 크기에 따라서, 제1 반도체 소자(2)의 외주부의 적어도 일부를 둘러싸는 형상 및 크기로 형성하여 마련하면 된다. 그와 함께, 스페이서(52)의 형성 재료도, 전술한 수지에는 한정되지 않는다. 스페이서(52)를 금속 등에 의해 형성해도 상관 없음은 물론이다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 의하면, 상부에 실장되는 다른 반도체 장치나 다른 전기 부품과의 접속성이 향상되어 있기 때문에, 다종다양한 반도체 장치를 효율적으로, 또한 저비용으로 용이하게 제조할 수 있다.

Claims (5)

  1. 적어도 1개의 반도체 소자와,
    이 반도체 소자의 한쪽의 주면에 대향하여 배치되어 있고, 상기 반도체 소자에 대향하는 측의 주면에 제1 내부 배선이 복수개 마련되어 있는 것과 함께, 다른 쪽의 주면에 상기 각 제1 내부 배선과 전기적으로 접속된 외부 배선이 복수개 마련되어 있는 제1 기판과,
    가요성을 갖는 재료에 의해 상기 반도체 소자의 양 주면보다도 크게 형성되어 있는 것과 함께, 상기 반도체 소자를 상기 제1 기판과의 사이에 삽입하여 배치되어 있고, 상기 반도체 소자에 대향하는 측의 주면에 제2 내부 배선이 복수개 마련되어 있는 것과 함께, 이들 각 제2 내부 배선의 몇개인가에 상기 반도체 소자가 갖는 적어도 1개의 전극이 전기적으로 접속되어 상기 반도체 소자가 탑재되어 있고, 또한 다른 쪽의 주면의 적어도 중앙부에 상기 각 제2 내부 배선 중 몇개인가에 전기적으로 접속된 외부 단자가 복수개 마련되어 있으며, 또한 상기 각 제2 내부 배선은 이들의 일단부가 상기 반도체 소자에 대향하는 측의 주면의 가장자리부까지 연장되어 있는 것과 함께, 상기 각 일단부가 마련되어 있는 상기 가장자리부마다 상기 제1 기판측을 향해 구부러져 상기 각 제1 내부 배선에 전기적으로 접속되어 있는 제2 기판을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 각 제1 내부 배선과 상기 각 외부 배선은 상기 제1 기판을 그 두께 방향을 따라서 관통하여 마련된 복수개의 제1 플러그를 통하여 소정의 패턴으로 전기적으로 접속되어 있는 것과 함께, 상기 각 제2 내부 배선과 상기 각 외부 단자는 상기 제2 기판을 그 두께 방향을 따라서 관통하여 마련된 복수개의 제2 플러그를 통하여 소정의 패턴으로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    적어도 상기 각 외부 단자의 단부면을 제외한 상기 제2 기판의 표면, 상기 반도체 소자 및 상기 제1 기판의 상기 반도체 소자에 대향하는 측의 주면을 피복하여 밀봉 부재가 마련되어 있는 것을 특징으로 하는 반도체 장치.
  4. 적어도 1개의 반도체 소자에 대향하여 배치되고, 상기 반도체 소자에 대향하는 측의 주면에 제1 내부 배선이 복수개 마련되어 있는 것과 함께, 다른 쪽의 주면에 상기 각 제1 내부 배선과 전기적으로 접속된 외부 배선이 복수개 마련되어 있는 제1 기판과, 가요성을 갖는 재료에 의해 상기 반도체 소자의 양 주면보다도 크게 형성되어 있는 것과 함께, 한쪽의 주면에 상기 반도체 소자가 탑재되어 있고, 또한 상기 반도체 소자가 탑재되어 있는 측의 주면에 그 가장자리부까지 일단부가 연장되어 제2 내부 배선이 복수개 마련되어 있는 것과 함께, 이들 각 제2 내부 배선의 몇개인가에 상기 반도체 소자가 갖는 적어도 1개의 전극이 전기적으로 접속되어 있 으며, 또한 다른 쪽의 주면 중 적어도 중앙부에 상기 각 제2 내부 배선 중 몇개인가에 전기적으로 접속된 외부 단자가 복수개 마련되어 있는 제2 기판을, 상기 반도체 소자를 사이에 삽입하여 대향 배치하고,
    상기 각 제2 내부 배선을 상기 각 일단부가 마련되어 있는 상기 가장자리부마다 상기 제1 기판측을 향해 구부리면서 상기 각 제1 내부 배선에 전기적으로 접속함과 함께, 상기 반도체 소자, 상기 제l 기판 및 상기 제2 기판을 일체화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 소자, 상기 제l 기판 및 상기 제2 기판을 일체화한 후, 적어도 상기 각 외부 단자의 단부면을 제외한 상기 제2 기판의 표면, 상기 반도체 소자 및 상기 제1 기판의 상기 제2 기판에 대향하는 측의 노출면을 피복하여 밀봉 부재를 마련하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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