KR100594318B1

KR100594318B1 - 위상점프없는 소프트 스위칭을 위한 멀티플렉서 및멀티플렉싱 방법

Info

Publication number: KR100594318B1
Application number: KR1020050008750A
Authority: KR
Inventors: 신종신; 김지영; 곽명보; 서일원; 김현구; 박재현; 김치원
Original assignee: 삼성전자주식회사
Priority date: 2005-01-31
Filing date: 2005-01-31
Publication date: 2006-06-30
Also published as: US20060170459A1; TW200637221A; JP2006211673A

Abstract

입력 클럭신호가 변하는 동안에 제어신호의 레벨이 변하더라도 출력 클럭신호에서 원하지 않는 위상점프(phase jump)를 발생시키지 않는 멀티플렉서 및 멀티플렉싱 방법이 개시된다. 상기 멀티플렉서는, 제1입력신호를 반전시켜 출력하는 제1인버터, 제2입력신호를 반전시켜 출력하는 제2인버터, 제1제어신호에 응답하여 상기 제1인버터의 출력신호를 공통 출력단으로 전송하는 제1전송게이트, 제2제어신호에 응답하여 상기 제2인버터의 출력신호를 상기 공통 출력단으로 전송하는 제2전송게이트, 및 상기 공통 출력단의 신호를 반전시켜 출력하는 제3인버터를 구비하고, 상기 제1제어신호와 상기 제2제어신호는 서로 오버랩(overlap)하지 않는 넌 오버래핑(non-overlapping) 신호들인 것을 특징으로 한다. 상기 제1 및 제2제어신호들은 상기 제1 및 제2전송게이트들중 현재 턴오프되어 있는 어느 하나를 먼저 턴온시키고 현재 턴온되어 있는 다른 하나를 소정의 시간 후에 턴오프시키며, 상기 소정의 시간구간 동안 상기 제1 및 제2전송게이트들이 모두 턴온된다.

Description

위상점프없는 소프트 스위칭을 위한 멀티플렉서 및 멀티플렉싱 방법{Multiplexer and multiplexing method for soft switching without phase jump}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 위상 혼합기에 사용되는 종래의 멀티플렉서의 회로도이다.

도 2는 도 1의 종래의 멀티플렉서에 사용되는 제어신호들의 타이밍도이다.

도 3은 도 1의 종래의 멀티플렉서에서 입력신호들과 제어신호들이 동시에 변하는 경우를 나타내는 도면이다.

도 4는 본 발명의 일실시예에 따른 멀티플렉서의 회로도이다.

도 5는 도 4의 본 발명에 따른 멀티플렉서에 사용되는 제어신호들의 타이밍도이다.

도 6은 도 4의 본 발명에 따른 멀티플렉서에서 입력신호들과 제어신호들이 동시에 변하는 경우를 나타내는 도면이다.

도 7은 도 1에 도시된 종래의 멀티플렉서에 대한 모의실험 결과이다.

도 8은 도 4에 도시된 본 발명에 따른 멀티플렉서에 대한 모의실험 결과이다.

도 9A는 도 1에 도시된 종래의 멀티플렉서 및 도 4에 도시된 본 발명에 따른 멀티플렉서에서 입력신호들의 변화가 제어신호들의 변화와 겹치지 않을 때 출력신호에서의 최소 지터를 나타내는 도면이다.

도 9B는 도 1에 도시된 종래의 멀티플렉서에서 입력신호들의 변화가 제어신호들의 변화와 겹칠 때 출력신호에서의 최소 지터를 나타내는 도면이다.

도 9C는 도 4에 도시된 본 발명에 따른 멀티플렉서에서 입력신호들의 변화가 제어신호들의 변화와 겹칠 때 출력신호에서의 최소 지터를 나타내는 도면이다.

도 10은 위상 혼합기를 이용하여 동일한 위상차를 가지며 서로 다른 위상을 갖는 16개 신호들을 발생하는 종래의 회로를 나타내는 블록도이다.

도 11은 도 10 및 도 12에 도시된 위상 혼합기 유닛(phase blender unit)들을 나타내는 회로도이다.

도 12는 위상 혼합기와 도 4의 본 발명에 따른 멀티플렉서를 이용하여 동일한 위상차를 가지며 서로 다른 위상을 갖는 16개 신호들을 발생하는 본 발명에 따른 회로를 나타내는 블록도이다.

본 발명은 멀티플렉서 회로에 관한 것으로, 특히 위상점프없는 소프트 스위칭을 위한 멀티플렉서 및 멀티플렉싱 방법에 관한 것이다.

스프레드 스펙트럼 클럭 발생기(Spread spectrum clock generator, SSCG)나 지연동기 루프(Delay lock loop, DLL) 등에서 서로 균등하고 세밀한 위상차를 갖는 여러개의 클럭신호들을 발생시키기 위해 위상 인터폴레이터(phase interpolator)나 위상 혼합기(phase blender)가 이용된다. 위상 혼합기는 디지털 인버터를 이용하므로 위상 인터폴레이터에 비해 구성이 간단하고 신호의 스윙(swing)이 큰 경우에도 사용될 수 있는 장점이 있다.

위상 혼합기를 이용하는 경우에는, 서로 균등하고 세밀한 위상차를 갖는 여러개의 클럭신호들을 모두 생성한 후 원하는 위상을 갖는 클럭신호를 멀티플렉서를 사용해 선택한다. 따라서 위상 혼합기를 이용하는 경우에는 원하는 위상을 갖는 클럭신호를 멀티플렉서를 통해 큰 지터(jitter) 없이 부드럽게(soft) 출력단으로 스위칭하는 것이 중요하다.

좀더 설명하면, 예컨대 2:1 멀티플렉서로 들어오는 두 입력 클럭신호들은 각각 다른 위상을 가지므로 이 입력 클락신호들과 멀티플렉서를 제어하는 제어신호 사이의 위상들은 모두 다르게 되며, 이에 따라 제어신호의 활성화 레벨을 모든 입력 클럭신호들의 중간 지점(middle point)에 정렬(align)할 수 없게 된다. 따라서 입력 클락신호들의 주기에 비해 입력 클럭신호들의 상승시간 및 하강시간의 비율이 높아질수록 입력 클락신호들의 어느 하나와 제어신호가 동시에 스위칭(즉, 천이)될 확률이 높아진다. 두 입력 클락신호들의 어느 하나와 제어신호가 동시에 스위칭(즉, 천이)되는 경우에는 원하지 않는 위상점프(phase jump)를 발생시켜 출력 클락신호의 위상변화가 두 입력 클락신호들 간의 위상차이보다 더 크게 될 수 있다. 이는 출력 클락신호의 부가적인 지터(jitter)를 야기시킨다.

도 1은 위상 혼합기에 사용되는 종래의 멀티플렉서의 회로도이고 도 2는 도 1의 종래의 멀티플렉서에 사용되는 제어신호들의 타이밍도이다. 종래의 멀티플렉서에서는 제2제어신호(CON_B)는 제1제어신호(CON_A)의 반전신호이다. 따라서 제1입력 클럭신호(φA)와 제2입력 클럭신호(φB)는 동시에 공통 출력단(NC)으로 나갈 수 없고 둘 중 하나만 선택된다.

한편 통상적으로 멀티플렉서에 입력되는 제1입력 클럭신호(φA)와 제2입력 클럭신호(φB)는 도 3에 도시된 바와 같이 약간의 위상차(TPD)를 갖는 신호들이다. 영역(31)이외의 영역에서는 제1입력 클럭신호(φA)와 제2입력 클럭신호(φB)가 동일한 전압레벨을 가지나, 영역(31)에서는, 즉 φA와 φB 간의 위상차(TPD)에 하강시간(falling time) 또는 상승시간(rising time)을 더한 시간 동안에는 제1입력 클럭신호(φA)와 제2입력 클럭신호(φB)가 서로 다른 전압레벨을 가진다.

제1입력 클럭신호(φA)와 제2입력 클럭신호(φB)가 동일한 전압레벨을 가질 때에는 제1제어신호(CON_A) 및 제2제어신호(CON_B)의 레벨이 변하더라도 출력 클럭신호(OUT)는 아무 변화가 없다.

그러나 영역(31)에서와 같이 φA와 φB가 변하는 동안에 CON_A 및 CON_B의 레벨이 변하면, 전송게이트(transmission gate)들(14,15)이 스위칭하는 동안에 전송게이트들의 저항값과 커패시턴스 값이 변화하게 된다. 이에 따라 출력 클럭신호(OUT)는 입력 클럭신호들(φA, φB)의 변화를 선형적으로 따르지 못하고 왜곡을 수반하게 되며, 이로인해 출력 클럭신호(OUT)의 위상은 제1입력 클럭신호(φA)의 위상으로부터 제2입력 클럭신호(φB)의 위상으로 부드럽게(soft) 변화, 즉 스위치되지 못한다.

다시말해 출력 클럭신호(OUT)에서 원하지 않는 위상점프(phase jump)가 발생되어 출력 클락신호(OUT)의 위상변화가 두 입력 클락신호들(φA, φB) 간의 위상차이(TPD)보다 더 크게 될 수 있다. 이는 출력 클락신호(OUT)의 부가적인 지터(additional jitter)를 야기시킨다.

따라서 본 발명이 이루고자하는 기술적 과제는, 입력 클럭신호가 변하는 동안에 제어신호의 레벨이 변하더라도 출력 클럭신호에서 원하지 않는 위상점프(phase jump)를 발생시키지 않는 멀티플렉서를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 상기 멀티플렉서를 제어하는 방법을 제공하는 데 있다.

본 발명이 이루고자하는 또 다른 기술적 과제는, 입력 클럭신호가 변하는 동안에 제어신호의 레벨이 변하더라도 출력 클럭신호에서 원하지 않는 위상점프(phase jump)를 발생시키지 않는 멀티플렉싱 방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 멀티플렉서는, 제1입력신호를 반전시켜 출력하는 제1인버터, 제2입력신호를 반전시켜 출력하는 제2인버터, 제1제어신호에 응답하여 상기 제1인버터의 출력신호를 공통 출력단으로 전송하는 제1전송게이트, 제2제어신호에 응답하여 상기 제2인버터의 출력신호를 상기 공통 출력단으로 전송하는 제2전송게이트, 및 상기 공통 출력단의 신호를 반전시켜 출력하는 제3인버터를 구비하고, 상기 제1제어신호와 상기 제2제어신호는 서로 오버랩 (overlap)하지 않는 넌 오버래핑(non-overlapping) 신호들인 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 제1 및 제2제어신호들은 상기 제1 및 제2전송게이트들중 현재 턴오프되어 있는 어느 하나를 먼저 턴온시키고 현재 턴온되어 있는 다른 하나를 소정의 시간 후에 턴오프시키며, 상기 소정의 시간구간 동안 상기 제1 및 제2전송게이트들이 모두 턴온된다.

바람직한 실시예에 따르면, 상기 소정의 시간은 상기 제1입력신호와 상기 제2입력신호 간의 위상차에 하강시간 또는 상승시간을 더한 시간 보다 길고 상기 입력신호들의 반주기 보다 짧다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 멀티플렉서 제어방법은, 제1입력신호를 반전시켜 출력하는 제1인버터, 제2입력신호를 반전시켜 출력하는 제2인버터, 턴온될 때 상기 제1인버터의 출력신호를 공통 출력단으로 전송하는 제1전송게이트, 턴온될 때 상기 제2인버터의 출력신호를 상기 공통 출력단으로 전송하는 제2전송게이트, 및 상기 공통 출력단의 신호를 반전시켜 출력하는 제3인버터를 구비하는 멀티플렉서를 제어하는 방법에 있어서, 상기 제1 및 제2전송게이트들중 어느 하나를 턴온시키고 다른 하나를 턴오프시키는 단계, 상기 제1 및 제2전송게이트들중 턴오프되어 있는 어느 하나를 먼저 턴온시키는 단계, 및 상기 제1 및 제2전송게이트들중 턴온되어 있는 다른 하나를 소정의 시간 후에 턴오프시키는 단계를 구비하고, 상기 소정의 시간구간 동안 상기 제1 및 제2전송게이트들이 모두 턴온되는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 소정의 시간은 상기 제1입력신호와 상기 제 2입력신호 간의 위상차에 하강시간 또는 상승시간을 더한 시간 보다 길고 상기 입력신호들의 반주기 보다 짧다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 멀티플렉싱 방법은, 제1입력신호를 반전시켜 출력하는 단계, 제2입력신호를 반전시켜 출력하는 단계, 상기 반전된 제1입력신호 및 상기 반전된 제2입력신호중 어느 하나를 공통 출력단으로 전송하는 단계, 소정의 시간구간 동안 상기 반전된 제1입력신호 및 상기 반전된 제2입력신호를 모두 상기 공통 출력단으로 전송하는 단계, 및 상기 공통 출력단의 신호를 반전시켜 출력하는 단계를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 일실시예에 따른 멀티플렉서의 회로도이고 도 5는 도 4의 멀티플렉서에 사용되는 제어신호들의 타이밍도이다. 도 4에 도시된 멀티플렉서는 본 발명에 따른 제어방법 및 멀티플렉싱 방법에 따라 동작한다.

도 4를 참조하면, 본 발명의 일실시예에 따른 멀티플렉서는 제1인버터(41), 제2인버터(42), 제3인버터(43), 제4인버터(44), 제5인버터(45), 제1전송게이트(46), 및 제2전송게이트(47)를 구비한다.

제1인버터(41)는 제1입력신호(φA)를 반전시켜 출력하고 제2인버터(42)는 제2입력신호(φB)를 반전시켜 출력한다. 제4인버터(44)는 제1제어신호(CON_A)를 반전시켜 출력하고 제5인버터(45)는 제2제어신호(CON_B)를 반전시켜 출력한다.

제1전송게이트(46)는 제1제어신호(CON_A)에 응답하여 제1인버터(41)의 출력신호를 공통 출력단(NC)으로 전송한다. 제2전송게이트(47)는 제2제어신호(CON_B)에 응답하여 제2인버터(42)의 출력신호를 공통 출력단(NC)으로 전송한다. 좀더 상세하게는, 제1전송게이트(46)는 제1제어신호(CON_A)가 논리 "로우(low)"일 때 제1인버터(41)의 출력신호를 공통 출력단(NC)으로 전송한다. 제2전송게이트(47)는 제2제어신호(CON_B)가 논리 "로우"일 때 제2인버터(42)의 출력신호를 공통 출력단(NC)으로 전송한다.

제3인버터(43)는 공통 출력단(NC)의 신호를 반전시켜 출력신호(OUT)로서 출력한다.

특히 제1제어신호(CON_A)와 제2제어신호(CON_B)는 도 5의 타이밍도에 도시된 바와 같이 서로 오버랩(overlap)하지 않는 넌 오버래핑(non-overlapping) 신호들이다. 제1제어신호(CON_A)와 제2제어신호(CON_B)는 제1 및 제2전송게이트들(46,47)중 현재 턴오프되어 있는 어느 하나를 먼저 턴온시키고 현재 턴온되어 있는 다른 하나를 소정의 시간(T1 또는 T2) 후에 턴오프시킨다. 이에 따라 상기 소정의 시간구간 (T1 또는 T2) 동안 제1 및 제2전송게이트들(46,47)이 모두 턴온된다.

좀더 설명하면, T1 이전에는 제1제어신호(CON_A)가 논리 "하이"이고 제2제어신호(CON_B)가 논리 "로우"이므로 제1전송게이트(46)는 턴오프되고 제2전송게이트(47)는 턴온된다. 따라서 제2입력신호(φB)가 제2인버터(42), 제2전송게이트(47), 공통 출력단(NC), 및 제3인버터(43)를 통해 출력신호(OUT)로서 출력된다.

T1과 T2 사이에서는 제1제어신호(CON_A)가 논리 "로우"이고 제2제어신호(CON_B)가 논리 "하이"이므로 제1전송게이트(46)는 턴온되고 제2전송게이트(47)는 턴오프된다. 따라서 제1입력신호(φA)가 제1인버터(41), 제1전송게이트(46), 공통 출력단(NC), 및 제3인버터(43)를 통해 출력신호(OUT)로서 출력된다.

T1 또는 T2 동안에는 제1제어신호(CON_A)가 논리 "로우"이고 제2제어신호(CON_B)도 논리 "로우"이므로 제1전송게이트(46) 및 제2전송게이트(47)가 모두 턴온된다. 이러한 경우에는 도 4의 회로는 멀티플렉서가 아니라 위상 혼합기로 동작하게 된다. 즉 도 6에 도시된 바와 같이 영역 61 및 영역 65에서는 도 4의 회로는 제1입력신호(φA) 및 제2입력신호(φB)에 대해 멀티플렉싱 동작을 수행하고 영역 63에서는 도 4의 회로가 제1입력신호(φA) 및 제2입력신호(φB)에 대해 블렌딩(blending) 동작을 수행한다.

도 6은 도 4의 멀티플렉서에서 입력신호들(φA,φB)과 제어신호들(CON_A,CON_B)이 동시에 변하는 경우를 나타내는 도면이다. 만약 영역 63에서 제1입력신호(φA) 및 제2입력신호(φB)의 전압레벨이 서로 동일하다면 이들을 블렌딩(blending) 하더라도 제1 및 제2입력신호(φA,φB)의 전압레벨과 동일한 전압레벨 을 갖는 출력신호(OUT)가 출력된다. 그런데 만약 도 6에 도시된 바와 같이 제1입력신호(φA) 및 제2입력신호(φB)의 전압레벨이 서로 다르다면 제1입력신호(φA)의 전압레벨과 제2입력신호(φB)의 전압레벨 간의 평균 전압레벨을 갖는 출력신호(OUT)가 출력된다.

이와 같이 영역 63에서 위상 블렌딩이 수행되면 제1입력신호(φA)의 위상과 제2입력신호(φB)의 위상 사이의 중간 위상이 출력되게 되므로, 그 결과 출력신호(OUT)의 위상은 제1입력신호(φA)의 위상으로부터 상기 중간 위상을 거쳐 제2입력신호(φB)의 위상으로 부드럽게 변화, 즉 스위치된다. 다시말해 출력신호(OUT)에서 원하지 않는 위상점프(phase jump)가 발생되지 않게 되며 따라서 출력신호(OUT)의 부가적인(additional) 지터(jitter)가 발생되지 않는다.

한편 제1전송게이트(46) 및 제2전송게이트(47)가 모두 턴온되는 시간구간(T1 또는 T2)은 제1입력신호(φA)와 제2입력신호(φB) 간의 위상차(TPD)에 하강시간(falling time) 또는 상승시간(rising time)을 더한 시간 보다 길고 입력신호들(φA,φB)의 반주기 보다 짧아야 한다.

도 7은 도 1에 도시된 종래의 멀티플렉서에 대한 모의실험 결과이고 도 8은 도 4에 도시된 본 발명에 따른 멀티플렉서에 대한 모의실험 결과이다.

도 7에 도시된 바와 같이 종래의 멀티플렉서에서는 입력신호들(φA,φB)과 제어신호(CON_A)가 동시에 변하는 경우 출력신호(OUT)에서 원하지 않는 위상점프(phase jump)가 발생되나, 도 8에 도시된 바와 같이 본 발명에 따른 멀티플렉서에서는 입력신호들(φA,φB)과 제어신호(CON_A)가 동시에 변하더라도 위상 블렌딩에 의해 위상점프(phase jump)가 발생되지 않는 것을 볼수 있다.

도 9A는 도 1에 도시된 종래의 멀티플렉서 및 도 4에 도시된 본 발명에 따른 멀티플렉서에서 입력신호들(φA,φB)의 변화가 제어신호들(CON_A,CON_B)의 변화와 겹치지 않을 때 출력신호(OUT)에서의 최소 지터(minimum jitter)를 나타내는 도면이다. 도 9B는 도 1에 도시된 종래의 멀티플렉서에서 입력신호들(φA,φB)의 변화가 제어신호들(CON_A,CON_B)의 변화와 겹칠 때 출력신호(OUT)에서의 최소 지터를 나타내는 도면이다. 도 9C는 도 4에 도시된 본 발명에 따른 멀티플렉서에서 입력신호들(φA,φB)의 변화가 제어신호들(CON_A,CON_B)의 변화와 겹칠 때 출력신호(OUT)에서의 최소 지터를 나타내는 도면이다. 도 9A-도 9C에서 φA는 상기 제1입력신호의 위상을 의미하고 φB는 상기 제2입력신호의 위상을 의미한다.

도 9A에 도시된 바와 같이 종래의 멀티플렉서 및 본 발명에 따른 멀티플렉서에서 입력신호들(φA,φB)의 변화가 제어신호들(CON_A,CON_B)의 변화와 겹치지 않을 때에는 출력신호(OUT)에서의 최소 지터는 φA-φB 정도이다. 도 9B에 도시된 바와 같이 종래의 멀티플렉서에서 입력신호들(φA,φB)의 변화가 제어신호들(CON_A,CON_B)의 변화와 겹칠 때에는 출력신호(OUT)에서 위상점프(phase jump), 즉 부가적인 지터(additional jitter)가 발생되어 최소 지터가 φA-φB 이상으로 증가된다. 도 9C에 도시된 바와 같이 본 발명에 따른 멀티플렉서에서 입력신호들(φA,φB)의 변화가 제어신호들(CON_A,CON_B)의 변화와 겹칠 때에는 위상 블렌딩에 의해 위상점프(phase jump)가 발생되지 않고 최소 지터는 φA-φB가 된다.

도 10은 위상 혼합기를 이용하여 동일한 위상차를 가지며 서로 다른 위상을 갖는 16개 신호들(φA100-φA12, φB100-φB12)을 발생하는 종래의 회로를 나타내는 블록도이다. 도 11은 도 10 및 도 12에 도시된 위상 혼합기 유닛(phase blender unit)들을 나타내는 회로도이다.

도 10의 종래의 회로는 14개의 위상 혼합기 유닛(phase blender unit)들(101-114) 및 16:1 멀티플렉서(115)를 포함하여 구성된다. 도 11을 참조하면, 예컨대 위상 혼합기 유닛(101)은 입력신호(φA)와 동일한 위상을 갖는 출력신호(φA)를 생성하는 부분(I11-I13) 및 입력신호(φA)의 위상과 입력신호(φB)의 위상 사이의 중간위상을 갖는 출력신호(φAB)를 생성하는 부분(I14-I16)으로 구성된다. 마찬가지로 위상 혼합기 유닛(102)은 입력신호(φB)와 동일한 위상을 갖는 출력신호(φB)를 생성하는 부분(I21-I23) 및 입력신호(φB)의 위상과 입력신호(φA)의 위상 사이의 중간위상을 갖는 출력신호(φBA)를 생성하는 부분(I24-I26)으로 구성된다.

도 12는 도 10에 도시된 회로와 동일한 기능을 수행하는 회로로서 위상 혼합기와 도 4의 본 발명에 따른 멀티플렉서를 이용하여 동일한 위상차를 가지며 서로 다른 위상을 갖는 16개 신호들을 발생하는 본 발명에 따른 회로를 나타내는 블록도이다.

도 12의 본 발명에 따른 회로는 6개의 위상 혼합기 유닛들(121-126), 4개의 2:1 멀티플렉서들(127-130), 및 멀티플렉서들(127-130)의 공통 출력단(MC)에 연결되는 인버터(131)을 포함하여 구성된다. 멀티플렉서들(127-130)은 도 4에 도시된 본 발명에 따른 멀티플렉서의 기능, 즉 내부의 두 개의 전송게이트들(TM1,TM2)이 모두 턴온될 때 위상 블렌딩 동작을 하는 기능을 이용하여 위상 혼합기 유닛들 (121-126)과 동일한 기능을 수행하도록 구성된다.

예컨대 멀티플렉서(127)에서, 공통 출력단(MC)으로 위상 혼합기 유닛(123)의 출력신호(φA100)와 동일한 위상을 갖는 신호를 출력하기 위해서는 전송게이트(TM1)을 턴온시키고 전송게이트(TM2)을 턴오프시킨다. 그리고 공통 출력단(MC)으로 위상 혼합기 유닛(123)의 출력신호(φA100)의 위상과 위상 혼합기 유닛(123)의 다른 출력신호(φA75)의 위상 사이의 중간위상을 갖는 신호를 출력하기 위해서는, 두 전송게이트들(TM1,TM2)을 모두 턴온시킨다. 이와 같은 기능은 두 전송게이트들(TM1,TM2)의 제어신호들을 적절히 조절하여 구현될 수 있다.

따라서 도 12의 본 발명에 따른 회로는 도 10의 종래의 회로에 비해 하드웨어가 간단하며 또한 출력신호(OUT)에서 원하지 않는 위상점프(phase jump)없이 부드러운(soft) 스위칭이 가능하다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 멀티플렉서 및 멀티플렉싱 방법은 입력신 호가 변하는 동안에 멀티플렉서 제어신호의 레벨이 변하더라도 출력신호에서 원하지 않는 위상점프를 발생시키지 않는 장점이 있다. 또한 본 발명에 따른 멀티플렉서는 동일한 위상차를 가지며 서로 다른 위상을 갖는 복수개의 신호들을 발생하는 회로에 이용될 수 있으며, 이 경우 하드웨어가 간단해 지고 출력신호에서 원하지 않는 위상점프없이 부드러운(soft) 스위칭이 가능해 지는 장점이 있다.

Claims

제1제어신호에 응답하여, 제1입력단을 통해 입력되는 제1입력신호를 공통 출력단으로 전송하는 제1전송게이트; 및

상기 제1제어신호와 독립적인 제2제어신호에 응답하여, 제2입력단을 통해 입력되는 제2입력신호를 상기 공통 출력단으로 전송하는 제2전송게이트를 구비하고,

상기 제1제어신호와 상기 제2제어신호는 서로 오버랩(overlap)하지 않는 넌 오버래핑(non-overlapping) 신호들인 것을 특징으로 하는 멀티플렉서.
제1항에 있어서, 상기 제1 및 제2제어신호들은 상기 제1 및 제2전송게이트들중 현재 턴오프되어 있는 어느 하나를 먼저 턴온시키고 현재 턴온되어 있는 다른 하나를 소정의 시간 후에 턴오프시키며, 상기 소정의 시간구간 동안 상기 제1 및 제2전송게이트들이 모두 턴온되는 것을 특징으로 하는 멀티플렉서.
제2항에 있어서, 상기 소정의 시간은 상기 제1입력신호와 상기 제2입력신호 간의 위상차에 하강시간 또는 상승시간을 더한 시간 보다 길고 상기 입력신호들의 반주기 보다 짧은 것을 특징으로 하는 멀티플렉서.
제1항에 있어서,

출력단이 상기 제1입력단에 연결되고 상기 제1입력신호를 반전시켜 상기 제1 입력단으로 출력하는 제1인버터;

출력단이 상기 제2입력단에 연결되고 상기 제2입력신호를 반전시켜 상기 제2입력단으로 출력하는 제2인버터; 및

입력단이 상기 공통 출력단에 연결되고 상기 공통 출력단의 신호를 반전시켜 출력하는 제3인버터를 더 구비하는 것을 특징으로 하는 멀티플렉서.
제1입력신호를 반전시켜 출력하는 제1인버터;

제2입력신호를 반전시켜 출력하는 제2인버터;

제1제어신호에 응답하여, 상기 제1인버터의 출력신호를 공통 출력단으로 전송하는 제1전송게이트;

제2제어신호에 응답하여, 상기 제2인버터의 출력신호를 상기 공통 출력단으로 전송하는 제2전송게이트; 및

상기 공통 출력단의 신호를 반전시켜 출력하는 제3인버터를 구비하고,

상기 제1제어신호와 상기 제2제어신호는 서로 오버랩(overlap)하지 않는 넌 오버래핑(non-overlapping) 신호들인 것을 특징으로 하는 멀티플렉서.
제5항에 있어서, 상기 제1 및 제2제어신호들은 상기 제1 및 제2전송게이트들중 현재 턴오프되어 있는 어느 하나를 먼저 턴온시키고 현재 턴온되어 있는 다른 하나를 소정의 시간 후에 턴오프시키며, 상기 소정의 시간구간 동안 상기 제1 및 제2전송게이트들이 모두 턴온되는 것을 특징으로 하는 멀티플렉서.
제6항에 있어서, 상기 소정의 시간은 상기 제1입력신호와 상기 제2입력신호 간의 위상차에 하강시간 또는 상승시간을 더한 시간 보다 길고 상기 입력신호들의 반주기 보다 짧은 것을 특징으로 하는 멀티플렉서.
제1입력신호를 반전시켜 출력하는 제1인버터, 제2입력신호를 반전시켜 출력하는 제2인버터, 턴온될 때 상기 제1인버터의 출력신호를 공통 출력단으로 전송하는 제1전송게이트, 턴온될 때 상기 제2인버터의 출력신호를 상기 공통 출력단으로 전송하는 제2전송게이트, 및 상기 공통 출력단의 신호를 반전시켜 출력하는 제3인버터를 구비하는 멀티플렉서를 제어하는 방법에 있어서,

상기 제1 및 제2전송게이트들중 어느 하나를 턴온시키고 다른 하나를 턴오프시키는 단계;

상기 제1 및 제2전송게이트들중 턴오프되어 있는 어느 하나를 먼저 턴온시키는 단계; 및

상기 제1 및 제2전송게이트들중 턴온되어 있는 다른 하나를 소정의 시간 후에 턴오프시키는 단계를 구비하고,

상기 소정의 시간구간 동안 상기 제1 및 제2전송게이트들이 모두 턴온되는 것을 특징으로 하는 제어방법.
제8항에 있어서, 상기 소정의 시간은 상기 제1입력신호와 상기 제2입력신호 간의 위상차에 하강시간 또는 상승시간을 더한 시간 보다 길고 상기 입력신호들의 반주기 보다 짧은 것을 특징으로 하는 제어방법.
제1입력신호를 반전시켜 출력하는 단계;

제2입력신호를 반전시켜 출력하는 단계;

상기 반전된 제1입력신호 및 상기 반전된 제2입력신호중 어느 하나를 공통 출력단으로 전송하는 단계;

소정의 시간구간 동안 상기 반전된 제1입력신호 및 상기 반전된 제2입력신호를 모두 상기 공통 출력단으로 전송하는 단계; 및

상기 공통 출력단의 신호를 반전시켜 출력하는 단계를 구비하는 것을 특징으로 하는 멀티플렉싱 방법.
제10항에 있어서, 상기 소정의 시간은 상기 제1입력신호와 상기 제2입력신호 간의 위상차에 하강시간 또는 상승시간을 더한 시간 보다 길고 상기 입력신호들의 반주기 보다 짧은 것을 특징으로 하는 멀티플렉싱 방법.