KR100592740B1 - 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법 - Google Patents
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- 230000004888 barrier function Effects 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims abstract description 46
- 230000000149 penetrating effect Effects 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 230000005641 tunneling Effects 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 44
- 239000007769 metal material Substances 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052691 Erbium Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052769 Ytterbium Inorganic materials 0.000 claims description 4
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 33
- 239000010703 silicon Substances 0.000 abstract description 33
- 238000004519 manufacturing process Methods 0.000 abstract description 21
- 229910021332 silicide Inorganic materials 0.000 abstract description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 18
- 239000000463 material Substances 0.000 abstract description 14
- 239000002096 quantum dot Substances 0.000 abstract description 13
- 230000005669 field effect Effects 0.000 abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 239000010408 film Substances 0.000 description 22
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7613—Single electron transistors; Coulomb blockade devices
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 종래의 불순물을 주입하여 소오스 및 드래인 영역을 구성하고 인위적인 양자점을 채널 영역에 형성하는 방식을 이용한 단전자 트랜지스터(Single Electron Transistor; SET) 제작방법 대신에 소오스 및 드래인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하여 제작함으로써, 단전자 트랜지스터(SET)를 위한 양자점(quantum dot)을 형성하기 위하여 종래 기술의 PADOX 공정을 진행할 필요가 없으며, 다양한 쇼트키 접합의 높이를 가지는 실리사이드 물질을 이용하여 터널링 장벽의 높이 및 폭을 인위적으로 조절할 수 있을 뿐만 아니라 단전자 트랜지스터(SET)의 전류 구동능력을 더욱 향상시킬 수 있는 효과가 있다.
단전자 트랜지스터, 전계효과 트랜지스터, 쇼트키 장벽, SOI 기판, 실리사이드
Description
도 1은 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터를 설명하기 위한 단면도.
도 2는 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터의 동작원리를 설명하기 위한 개략적인 단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 기판, 110 : 절연층,
120 : 실리콘층, 120a : 소오스 영역,
120b: 드래인 영역, 120c : 채널 영역,
130 : 게이트 절연막, 140 : 게이트 전극,
150 : 측벽 절연막, 155 : 금속물질,
160 : 층간 절연막 패턴, 170 : 금속배선
본 발명은 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 종래의 불순물을 주입하여 소오스 및 드래인 영역을 구성하고 인위적인 양자점을 채널 영역에 형성하는 방식을 이용한 단전자 트랜지스터(SET) 제작방법 대신에 소오스 및 드래인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하는 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 실리콘을 기반으로 한 단전자 트랜지스터(Single Electron Transistor; SET) 및 회로의 구현은 미국, 유럽 및 일본 등 선진 국가에서 꾸준히 연구를 수행하여 오고 있다.
그러나, 현재까지 수행되어 오고 있는 단전자 트랜지스터의 구조는 패턴에 의존하는 산화속도의 차이를 이용하여 PADOX(Pattern Dependent Oxidation) 실리콘에 인위적인 모양을 만듦으로 인하여 생기는 장벽을 이용한 것이 대부분이다.
상기 PADOX 공정을 이용한 종래 기술로서 "Fabrication method for IC-oriented Si single-electron transistors", IEEE Transactions on Electron Devices, vol. 47, No.1, pp.147-153, 2000/1에 언급된 단전자 트랜지스터의 제조방법이 있다.
이러한 종래의 기술은 공정의 난이도가 높을 뿐만 아니라 재현성 있는 단전자 트랜지스터(SET)를 구현하기 힘들며, 특성 개선을 위한 설계 변수들을 인위적으로 조절하기 어려운 점 등 많은 문제점을 가지고 있다. 상기 PADOX 공정은 실제 제 조상 공정의 어려움이 있으며, 주변 회로로 사용되는 전계효과 트랜지스터(MOSFET)와 공정이 상이하여 추가적인 공정이 필요한 문제점이 있다.
즉, 종래의 기술에서는 상기 PADOX 공정을 이용하여 실리콘에 단전자 트랜지스터(SET)를 구현하는 방법 및 전기적 특성을 보여주고 있다. 특히, V-PADOX라는 공정을 이용하면, 2개의 단전자 트랜지스터(SET)를 병렬구조로 동시에 제작할 수도 있음을 보여주고 있다.
이렇게 제작한 단전자 트랜지스터는 77K 이하의 저온에서 전형적인 쿨롱 진동(coulomb oscillation) 특성을 보여주고 있다. 그러나, 종래 기술에서의 결과는 단전자 트랜지스터(SET)의 양호한 특성을 보이는 온도가 77K 미만이며, 전도도는 1uS 이하의 수준이다.
이러한 낮은 전류특성을 보완하기 위하여 리터럴 게이트(literal gate)구조를 고안하였으며, 이는 단전자 트랜지스터(SET)와 전계효과 트랜지스터(MOSFET)를 직렬로 연결하여 단전자 트랜지스터(SET)에서 나오는 낮은 전류를 증폭하여 높을 전압 이득을 가지도록 하는 구조이다. 그러나, 이는 전계효과 트랜지스터(MOSFET)를 이용하므로, 저전력 및 소형화에 다소 문제점을 가지고 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 종래의 불순물을 주입하여 소오스 및 드래인 영역을 구성하고 인위적인 양자점을 채널 영역에 형성하는 방식을 이용한 단전자 트랜지스터(SET) 제작방법 대신에 소오스 및 드래인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속- 반도체간에 형성되는 쇼트키 장벽을 이용하는 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 기판 상에 형성된 절연층; 상기 절연층 상의 소정 영역에 형성되고, 채널 영역과 소오스/드래인 영역으로 분리되며, 상기 소오스/드래인 영역의 적어도 일부분은 소정의 금속으로 실리사이드화되어 상기 채널 영역과 쇼트키 접합이 형성되고 이를 통해 소오스 및 드래인간의 터널링 장벽이 생성되는 반도체층; 상기 채널 영역 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극; 상기 게이트 절연막 및 게이트 전극의 양측벽에 형성된 측벽 절연막; 상기 결과물의 전체 상부면에 상기 게이트 전극 및 상기 소오스/드래인 영역의 일부분이 노출되도록 형성된 층간 절연막 패턴; 및 노출된 상기 게이트 전극 및 상기 소오스/드래인 전극 상에 형성된 금속배선을 포함하여 이루어진 쇼트키 장벽 관통 단전자 트랜지스터를 제공하는 것이다.
본 발명의 제2 측면은, (a) 기판 상에 절연층 및 반도체층을 순차적으로 형성하는 단계; (b) 상기 반도체층을 패터닝하여 채널 영역, 소오스/드래인 영역을 정의하는 단계; (c) 상기 채널 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; (d) 상기 게이트 절연막 및 상기 게이트 전극의 양측벽에 측벽 절연막을 형성하는 단계; (e) 상기 결과물의 전체 상부면에 소정 두께의 금속물질을 형성한 후 실리사이드화하여 소오스 및 드레인 간의 터널링 장벽을 생성하는 단계; (f) 상기 실리사이드화된 전체 구조상에 상기 게이트 전극, 상기 소오스/드래인 영역의 일부분이 노출되도록 층간 절연막 패턴을 형성하는 단계; 및 (g) 노출된 상기 게이트 전극 및 상기 소오스/드래인 영역 상에 금속배선을 형성하는 단계를 포함하여 이루어진 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법을 제공하는 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터는 예컨대, SOI(Silicon On Insulator) 기판 상에 형성되어 있다. 상기 SOI 기판은 주로 실리콘층으로 이루어진 기판(100)과 상기 기판(100)의 상부에 순차적으로 형성된 절연층(110) 및 실리콘층(120)으로 이루어진다.
여기서, 상기 실리콘층(120)은 N형 또는 P형 실리콘으로 구현됨이 바람직하며, 상기 절연층(110)은 실리콘 산화막 등을 이용할 수 있다.
상기 실리콘층(120)의 두께는 단전자 트랜지스터의 양자점으로 사용될 채널 영역(120c)의 정전용량을 줄이기 위하여 약 20nm 이하로 하는 것이 양호한 특성을 얻기 위하여 바람직하다. 이와 같이 SOI 기판을 구성함으로써 게이트가 채널 영역(120c)의 전계를 효율적으로 조절하여 누설전류를 억제하도록 한다.
또한, 상기 실리콘층(120)은 불순물의 농도가 1016/cm3가 넘지 않는 매우 낮은 기판을 사용하거나 혹은 불순물이 전혀 함유되지 않은 진성 반도체를 사용함이 바람직하다.
한편, 본 발명에 따른 쇼트키 장벽 관통 단전자 트랜지스터에서는 상기 SOI 기판을 적용하였지만, 이에 국한하지 않으며, 벌크(bulk) 실리콘 기판에 적용할 수도 있다.
그리고, 본 발명에 따른 쇼트키 장벽 관통 단전자 트랜지스터의 소오스/드래인(120a/120b)은 실리콘층과 금속의 화합물인 실리사이드층으로 형성되며, 상기 채널 영역(120c)과는 쇼트키 장벽(schottky barrier)을 형성한다.
상기 채널 영역(120c) 상에는 게이트 절연막(130) 및 게이트 전극(140)이 순차적으로 형성되어 있으며, 소오스와 게이트, 드래인과 게이트간의 절연을 위해 게이트 즉, 상기 게이트 절연막(130) 및 상기 게이트 전극(140)의 양측벽에는 측벽 절연막(150)이 형성되어 있다.
또한, 상기 게이트는 채널 영역의 조절능력을 증가시키기 위하여 이중게이트 혹은 삼중게이트 구조로 형성됨이 바람직하다.
이와 같이 구성된 결과물의 전체 상부면에는 게이트, 소오스 및 드래인의 일부분이 노출되도록 형성된 층간 절연막 패턴(160)이 형성되어 있으며, 상기 노출된 게이트, 소오스 및 드래인에 전기적으로 접촉되도록 금속배선(170)이 형성되어 있다.
도 2는 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터의 동작원리를 설명하기 위한 개략적인 단면도로서, S 및 D는 각각 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)의 소오스 및 드래인을 의미하며, SOI는 Silicon on Insulator, BOX는 Buried Oxide를 각각 의미한다.
도 2의 (a)를 참조하면, 통상의 전계효과 트랜지스터(MOSFETs)와 매우 유사하며, 차이점은 소오스 및 드래인을 불순물 주입에 의한 형성방법이 아니라, 실리콘과 금속의 반응물인 실리사이드를 사용하는 것이다.
이러한 실리사이드를 이용하면, 소오스 및 드래인과 채널로 사용되는 실리콘의 접합부에는 도 2의 (b)와 같이 쇼트키 장벽이 형성되며, 이 장벽이 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)의 터널링 장벽 역할을 하게 된다.
따라서, 실리콘 채널의 크기가 줄어듦에 따라서 전도대의 저장 에너지(charging energy)가 점차적으로 증가하게 되며, 쿨롱 봉쇄(coulomb blockade)현상으로 인하여 단전자 트랜지스터 동작을 하게 된다. 이러한 구조는 종래 기술의 구조와 비교하여 매우 간단하며, 소오스 및 드래인 전극을 금속성질을 가지는 실리사이드를 이용한다는 장점이 있다.
상기와 같이 제작된 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)는 종래의 기술에서 제안한 구조와 같은 인위적인 양자점 형성을 위한 공정이 필요 없으며, 실리사이드가 형성된 소오스 및 드래인과 실리콘으로 구성된 채널사이에 전기적으로 형성되는 쇼트키 장벽을 단전자 터널링 장벽으로 사용한다는 점에서 종래의 단전자 트랜지스터와 구조 및 동작특성에서 매우 다르다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, SOI 기판은 최하부에 기계적인 지지를 위한 실리콘 기판(100), 그 상부에 절연층(110) 및 실리콘층(120)이 순차적으로 형성되어 있다. 소정의 식각 마스크(미도시)를 이용하여 채널, 소스 및 드래인을 형성할 영역을 잔류시키고 상기 실리콘층(120)을 패터닝한다.
이때, 상기 SOI 기판은 게이트가 채널 영역(120c, 도 3d참조)의 전계를 효율적으로 조절하여 누설전류를 억제하도록 하기 위하여 수 nm에서 수십 nm 이하의 두께 범위로 제작됨이 바람직하다.
또한, 상기 실리콘층(120)은 단전자 트랜지스터의 양자점으로 사용될 채널 영역(120c, 도 3d참조)의 정전용량을 줄이기 위하여 약 20nm 이하(바람직하게는, 약 1nm 내지 20nm)의 두께 범위로 형성됨이 바람직하다.
도 3b를 참조하면, 상기 실리콘층(120) 상부의 소정 영역에 게이트 절연막(130) 및 게이트 전극(140)을 순차적으로 형성한다. 다음으로, 예컨대, 포토레지스트 등의 식각 마스크를 이용하여 패터닝한 후, 건식 식각을 진행하여 게이트 전극(140)과 게이트 절연막(130)을 식각한다. 그리고, 상기 게이트 절연막(130)과 게이트 전극(140)의 측벽에 측벽 절연막(150)을 형성한다.
여기서, 상기 게이트 절연막(130)은 일반적인 경우에는 실리콘을 열산화하여 형성하는 실리콘 산화막(SiO2)을 사용할 수 있으며, 더 높은 게이트의 전계 효과를 이용하기 위하여서는 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2)등의 고유전율 박막을 사용하는 것도 가능하다.
또한, 상기 게이트 전극(140)으로 사용되는 물질도 현재 널리 사용되고 있는 폴리실리콘을 사용할 수 있으며, 더욱 향상된 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)의 성능을 위하여서는 알루미늄 및 티탄(Ti) 등의 금속 물질을 사용하는 것도 가능하다.
한편, 상기 측벽 절연막(150)으로 사용하는 물질을 가급적 낮은 유전상수를 가지는 물질이 적합하며, 대표적인 것이 실리콘 산화막(SiO2) 물질로 구성된 절연막이다. 또한, 양호한 특성을 가지는 단전자 트랜지스터를 제조하기 위해서는 게이트의 크기 및 채널폭 모두 약 10nm 이하로 제작하는 것이 바람직하다.
도 3c를 참조하면, 상기 결과물의 전체 상부면에 소오스 및 드래인에 실리사이드를 형성하기 위하여 소정 두께의 금속물질(155)을 증착한다.
이때, 상기 금속물질(155)로서는 어븀(Erbium), 이터븀(Ytterbium), 백금(Platinum), 이리듐(Iridium), 코발트(Cobalt), 니켈(Nikel) 또는 타이늄(Titanium) 등을 사용할 수 있다.
특히, 전자를 이용한 단전자 트랜지스터 제조시 낮은 쇼트키 장벽을 필요로 할 경우에는 어븀(Erbium) 또는 이터븀(Ytterbium)이 적절하며, 상대적으로 높은 쇼트키 장벽을 필요로 할 경우에는 백금(Platinum) 또는 이리듐(Iridium)을 사용하는 것이 매우 바람직하다.
한편, 단전자 트랜지스터와 대응되는 또 하나의 트랜지스터는 단홀 트랜지스터이다. 이는 양자점을 통과하여 전류를 형성하는 인자가 홀인 경우를 지칭하는 용어이다.
따라서, 홀을 이용한 단홀 트랜지스터(Schottky barrier single hole transistor; SB-SHT)를 제작할 경우에는 홀에 대한 낮은 쇼트키 장벽을 필요로 할 경우에는 백금(Platinum) 또는 이리듐(Iridium)을 사용하는 것이 적절하며, 높은 쇼트키 장벽을 필요로 할 경우에는 어븀(Erbium) 또는 이터븀(Ytterbium)을 사용하는 것이 바람직하다.
또한, 단전자 트랜지스터 및 단홀 트랜지스터 모두 중간 정도의 쇼트키 장벽이 필요할 경우에는 코발트, 니켈 또는 타이타늄 등을 사용하는 것이 바람직하다.
도 3d를 참조하면, 예컨대, 급속열처리(RTA) 장치에 의해 열처리를 하여 실리사이드를 형성한 후, 반응되지 않은 금속물질(155)을 제거한다. 즉, 상기 실리사이드는 실리콘이 노출된 영역에만 형성되며, 실리콘이 존재하지 않는 절연층(110) 및 측벽 절연막(150) 영역에 증착된 미반응 금속물질(155)은 습식 식각할 때 완전히 제거된다.
한편, 상기 실리사이드를 형성하기 위한 열처리 온도는 약 400℃ 내지 600℃(바람직하게는, 약 600℃ 미만)으로 하는 것이 바람직하다. 이렇게 낮은 온도로 열처리를 하는 이유는 도 3b에서 설명한 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2) 등의 고유전율 게이트 절연막 및 알루미늄, 티탄(Ti)등의 금속 게이트의 열 적인 손상을 방지하기 위함이다.
도 3e를 참조하면, 상기 결과물의 전체 상부면에 소오스, 드래인 및 게이트 전극 이외의 영역에는 포토레지스트를 증착하고 선택적으로 식각하여 층간 절연막 패턴(160)을 형성한다.
이후에, 평탄화 공정 및 콘택 공정을 거쳐 상기 식각된 소오스, 드래인 및 게이트 전극 영역에 소정의 금속 물질을 증착하여 금속배선(170)을 형성한다.
상기와 같은 본 발명의 일 실시예에 따른 쇼트키 장벽을 이용한 단전자 트랜지스터 제조방법에서는 채널 영역(120c)에 양자점을 제작하기 위하여 특별한 공정이 필요하지 않으며, 약 600℃ 이상의 고온 공정이 전혀 사용되지 않음을 알 수 있다. 따라서, 고유전율 게이트 절연막(130) 및 금속 게이트 전극(140)을 매우 쉽게 사용할 수 있다.
한편, 본 발명에서 제안하는 쇼트키 장벽을 이용한 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)의 제조방법은 종래의 전계효과 트랜지스터(MOSFET)를 기반으로 하는 단전자 트랜지스터(SET)의 구현방법과 매우 상이하다.
즉, 본 발명에서는 전술한 종래 기술의 PADOX 공정이나 측벽 증착 게이트(sidewall depletion gate)와 같이 복잡한 공정을 이용하는 것이 아니라, 소오스 및 드래인의 전극을 실리사이드 물질을 이용하여 쇼트키 접합을 구성하고, 이때 쇼트키 접합으로 형성되는 장벽을 터널링 장벽으로 이용하는 매우 간단한 소자 구조를 이용하고자 한다.
이러한 구조는 소자의 제작 공정이 매우 단순하며, 단전자 트랜지스터(SET) 의 주변 회로로 사용될 소자들도 동일한 공정으로 동시에 제작할 수 있는 장점을 가지고 있다. 즉, 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)와 쇼트키 장벽 전계효과 트랜지스터(SB-MOSFET)를 동시에 제작할 수 있으며, 단전자 트랜지스터(SET)와 전계효과 트랜지스터(MOSFET)의 동작 특성의 차이는 단순히 소자의 크기 및 인가전압으로서 결정할 수 있다.
전술한 본 발명의 일 실시예에 따른 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)를 이용하는 경우 종래의 기술과 다음과 같은 차이점을 들 수 있다.
첫째, 단전자 트랜지스터(SET)를 위한 양자점(quantum dot)을 형성하기 위하여 PADOX와 같은 공정을 진행할 필요가 없다. 상기 PADOX 방법을 이용하는 경우에는 양자점을 재현성 있게 형성하는 기술도 어렵지만, 터널링 장벽의 높이 혹은 폭을 인위적으로 조절하기가 어렵다. 이는 단전자 트랜지스터(SET)의 전류 구동능력을 인위적으로 조절하기가 어렵기 때문에, 단일 단전자 트랜지스터(SET)의 동작 온도뿐만 아니라 구동전류의 조절이 어려우므로, 고성능의 단전자 트랜지스터(SET) 회로를 구현하기가 어렵다. 그러나, 본 발명에서 제안하는 방법을 이용하면, 다양한 쇼트키 접합의 높이를 가지는 실리사이드 물질을 이용함으로써, 터널링 장벽의 높이 및 폭을 인위적으로 조절할 수 있다.
둘째, 본 발명에 적용된 실리사이드는 금속의 특성을 가지는 물질이므로, 단전자 트랜지스터(SET)의 전류 구동능력을 더욱 향상시킬 수 있다. 그 이유는 전극으로 사용되는 소오스 및 드래인을 실리콘으로 사용하는 경우보다 매우 낮은 면저항값을 가지게 하고, 충분히 많은 전자나 홀을 제공할 수 있기 때문이다.
셋째, 본 발명에 적용된 실리사이드화 공정시 약 600℃ 이하에서 가능하기 때문에, 향후 고유전율 게이트 절연막 및 금속게이트 구조를 적용하기도 매우 용이하므로, 고성능의 단전자 트랜지스터(SET)를 구현하기가 매우 용이하다.
넷째, 쇼트키 장벽을 이용하여 단전자 트랜지스터(SET)를 구현할 경우 전류 및 전압의 증폭을 위한 주변회로를 위한 트랜지스터 제작시 추가공정을 적용할 필요 없이 동일한 공정으로 단전자 트랜지스터(SET) 및 전계효과 트랜지스터(FET)를 쉽게 동시에 제작할 수 있다. 즉, 트랜지스터의 크기를 단전자 트랜지스터(SET)보다 다소 크게 만들면, 이는 쇼트키 트랜지스터로 동작하기 때문에 단전자 트랜지스터(SET) 및 전계효과 트랜지스터(FET)가 동일한 공정으로 제조 가능하다.
이와 같이 본 발명에 따른 쇼트키 장벽 관통 단전자 트랜지스터(SB-SET)는 테라급 집적회로를 가능하게 하는 소자로서 실리콘을 기반으로 하여 저렴한 가격 및 저소비전력으로 거의 모든 정보통신 하드웨어의 성능을 획기적으로 향상시킬 수 있다.
전술한 본 발명에 따른 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 따르면, 종래의 불순물을 주입하여 소오스 및 드래인 영역을 구 성하고 인위적인 양자점을 채널영역에 형성하는 방식을 이용한 단전자 트랜지스터(Single Electron Transistor; SET) 제작방법 대신에 소오스 및 드래인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하여 제작함으로써, 단전자 트랜지스터(SET)를 위한 양자점(quantum dot)을 형성하기 위하여 종래 기술의 PADOX와 같은 공정을 진행할 필요가 없으며, 다양한 쇼트키 접합의 높이를 가지는 실리사이드 물질을 이용함으로써, 터널링 장벽의 높이 및 폭을 인위적으로 조절할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 실리사이드는 금속의 특성을 가지는 물질을 사용함으로써, 전극으로 사용되는 소오스 및 드래인을 실리콘으로 사용하는 경우보다 매우 낮은 면저항값을 가지게 하고, 충분히 많은 전자나 홀을 제공할 수 있기 때문에, 단전자 트랜지스터(SET)의 전류 구동능력을 더욱 향상시킬 수 있는 이점이 있다.
또한, 본 발명에 따르면, 실리사이드화 공정시 약 600℃ 이하의 저온에서 가능하기 때문에, 향후 고유전율 게이트 절연막 및 금속게이트 구조를 적용하기도 매우 용이하므로, 고성능의 단전자 트랜지스터(SET)를 구현하기가 매우 용이한 이점이 있다.
또한, 본 발명에 따르면, 쇼트키 장벽을 이용하여 단전자 트랜지스터(SET)를 구현할 경우 전류 및 전압의 증폭을 위한 주변회로를 위한 트랜지스터 제작시 추가공정을 적용할 필요 없이 동일한 공정으로 단전자 트랜지스터(SET) 및 전계효과 트랜지스터(FET)를 쉽게 동시에 제작할 수 있는 이점이 있다.
Claims (10)
- 기판 상에 형성된 절연층;상기 절연층 상의 소정 영역에 형성되고, 채널 영역과 소오스/드래인 영역으로 분리되며, 상기 소오스/드래인 영역의 적어도 일부분은 소정의 금속으로 실리사이드화되어 상기 채널 영역과 쇼트키 접합이 형성되고 이를 통해 소오스 및 드래인간의 터널링 장벽이 생성되는 반도체층;상기 채널 영역 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극;상기 게이트 절연막 및 게이트 전극의 양측벽에 형성된 측벽 절연막;상기 결과물의 전체 상부면에 상기 게이트 전극 및 상기 소오스/드래인 영역의 일부분이 노출되도록 형성된 층간 절연막 패턴; 및노출된 상기 게이트 전극 및 상기 소오스/드래인 전극 상에 형성된 금속배선을 포함하여 이루어진 쇼트키 장벽 관통 단전자 트랜지스터.
- 제 1 항에 있어서, 상기 실리사이드화하는 금속은 어븀, 이터븀, 백금, 이리듐, 코발트, 니켈 또는 타이늄 중 적어도 어느 하나인 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층은 불순물의 농도가 1016/cm3가 넘지 않은 기판 또는 불순물이 함유되지 않은 진성 반도체를 사용하는 것을 특징으로 하는 쇼 트키 장벽 관통 단전자 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 폴리실리콘, 알루미늄 또는 티탄(Ti) 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터.
- 제 1 항에 있어서, 게이트 절연막은 실리콘 산화막, 알루미늄 산화막 또는 하프늄 산화막 중 어느 하나인 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터.
- (a) 기판 상에 절연층 및 반도체층을 순차적으로 형성하는 단계;(b) 상기 반도체층을 패터닝하여 채널 영역, 소오스/드래인 영역을 정의하는 단계;(c) 상기 채널 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;(d) 상기 게이트 절연막 및 상기 게이트 전극의 양측벽에 측벽 절연막을 형성하는 단계;(e) 상기 결과물의 전체 상부면에 소정 두께의 금속물질을 형성한 후 실리사이드화하여 소오스 및 드레인 간의 터널링 장벽을 생성하는 단계;(f) 상기 실리사이드화된 전체 구조상에 상기 게이트 전극, 상기 소오스/드래인 영역의 일부분이 노출되도록 층간 절연막 패턴을 형성하는 단계; 및(g) 노출된 상기 게이트 전극 및 상기 소오스/드래인 영역 상에 금속배선을 형성하는 단계를 포함하여 이루어진 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 단계(e)에서, 상기 실리사이드화하는 단계는 400℃ 내지 600℃의 온도 범위에서 열처리하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 단계(e)이후에, 반응되지 않은 금속물질을 제거하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 단계(f)이후에, 평탄화 공정 및 콘택 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 반도체층은 1nm 내지 20nm의 두께로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040100828A KR100592740B1 (ko) | 2004-12-03 | 2004-12-03 | 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법 |
JP2005220829A JP2006165509A (ja) | 2004-12-03 | 2005-07-29 | ショットキー障壁貫通単電子トランジスタ及びその製造方法 |
US11/196,180 US7268407B2 (en) | 2004-12-03 | 2005-08-03 | Schottky barrier tunnel single electron transistor and method of manufacturing the same |
US11/839,704 US7605065B2 (en) | 2004-12-03 | 2007-08-16 | Schottky barrier tunnel single electron transistor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040100828A KR100592740B1 (ko) | 2004-12-03 | 2004-12-03 | 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060062100A KR20060062100A (ko) | 2006-06-12 |
KR100592740B1 true KR100592740B1 (ko) | 2006-06-26 |
Family
ID=36573234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040100828A KR100592740B1 (ko) | 2004-12-03 | 2004-12-03 | 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7268407B2 (ko) |
JP (1) | JP2006165509A (ko) |
KR (1) | KR100592740B1 (ko) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100698013B1 (ko) * | 2005-12-08 | 2007-03-23 | 한국전자통신연구원 | 쇼트키 장벽 관통 트랜지스터 및 그 제조 방법 |
KR100840640B1 (ko) * | 2006-10-16 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
US7608898B2 (en) * | 2006-10-31 | 2009-10-27 | Freescale Semiconductor, Inc. | One transistor DRAM cell structure |
KR100883350B1 (ko) * | 2006-12-04 | 2009-02-11 | 한국전자통신연구원 | 쇼트키 장벽 박막 트랜지스터 제조방법 |
KR100966007B1 (ko) * | 2007-09-14 | 2010-06-24 | 충북대학교 산학협력단 | 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법 |
US7981799B2 (en) * | 2007-09-14 | 2011-07-19 | Chungbuk National University Industry-Academic Cooperation Foundation | Room temperature-operating single-electron device and the fabrication method thereof |
KR101012265B1 (ko) | 2008-08-27 | 2011-02-07 | 충북대학교 산학협력단 | 상온동작 단전자 소자의 제작방법 |
WO2013100914A1 (en) * | 2011-12-27 | 2013-07-04 | Intel Corporation | Methods to enhance doping concentration in near-surface layers of semiconductors and methods of making same |
US9246113B2 (en) | 2014-02-14 | 2016-01-26 | International Business Machines Corporation | Junction field-effect quantum dot memory switch |
FR3033665B1 (fr) * | 2015-03-11 | 2018-10-12 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Transistor a electron unique et son procede de realisation |
CN107924941B (zh) * | 2015-09-01 | 2020-09-04 | 华为技术有限公司 | 隧穿场效应晶体管及其制备方法 |
US10032897B2 (en) | 2016-06-01 | 2018-07-24 | International Business Machines Corporation | Single electron transistor with self-aligned Coulomb blockade |
CN109671780B (zh) * | 2018-11-28 | 2023-06-16 | 中国科学院微电子研究所 | 肖特基势垒晶体管及其制备方法 |
CN113948576B (zh) * | 2021-09-27 | 2023-09-08 | 沈阳工业大学 | 深浅组合肖特基势垒隧道晶体管及其制造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002237602A (ja) * | 2001-02-09 | 2002-08-23 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
FR2749977B1 (fr) * | 1996-06-14 | 1998-10-09 | Commissariat Energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
US6060749A (en) * | 1998-04-23 | 2000-05-09 | Texas Instruments - Acer Incorporated | Ultra-short channel elevated S/D MOSFETS formed on an ultra-thin SOI substrate |
KR100434534B1 (ko) | 1998-10-13 | 2004-07-16 | 삼성전자주식회사 | 쇼트키 터널 장벽을 이용한 단일 전자 트랜지스터 및 그 제조방법 |
JP3450758B2 (ja) * | 1999-09-29 | 2003-09-29 | 株式会社東芝 | 電界効果トランジスタの製造方法 |
US6339005B1 (en) * | 1999-10-22 | 2002-01-15 | International Business Machines Corporation | Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET |
US6872644B1 (en) * | 2001-07-03 | 2005-03-29 | Advanced Micro Devices, Inc. | Semiconductor device with non-compounded contacts, and method of making |
KR100434813B1 (ko) | 2002-03-08 | 2004-06-07 | 학교법인 한국정보통신학원 | 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그제조 방법 |
DE10219107B4 (de) * | 2002-04-29 | 2011-03-31 | Globalfoundries Inc. | SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat |
KR100470832B1 (ko) | 2002-08-12 | 2005-03-10 | 한국전자통신연구원 | 두께가 얇은 soi층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법 |
KR100466539B1 (ko) | 2002-09-09 | 2005-01-15 | 한국전자통신연구원 | 쇼트키 배리어 트랜지스터 제조 방법 |
JP2004140262A (ja) | 2002-10-18 | 2004-05-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
WO2005038901A1 (en) * | 2003-10-22 | 2005-04-28 | Spinnaker Semiconductor, Inc. | Dynamic schottky barrier mosfet device and method of manufacture |
US7067379B2 (en) * | 2004-01-08 | 2006-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide gate transistors and method of manufacture |
-
2004
- 2004-12-03 KR KR1020040100828A patent/KR100592740B1/ko not_active IP Right Cessation
-
2005
- 2005-07-29 JP JP2005220829A patent/JP2006165509A/ja active Pending
- 2005-08-03 US US11/196,180 patent/US7268407B2/en not_active Expired - Fee Related
-
2007
- 2007-08-16 US US11/839,704 patent/US7605065B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002237602A (ja) * | 2001-02-09 | 2002-08-23 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US7268407B2 (en) | 2007-09-11 |
US20060118899A1 (en) | 2006-06-08 |
US7605065B2 (en) | 2009-10-20 |
KR20060062100A (ko) | 2006-06-12 |
JP2006165509A (ja) | 2006-06-22 |
US20070281402A1 (en) | 2007-12-06 |
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