KR100591749B1

KR100591749B1 - Thin Film Transistor of Liquid Crystal Display and Formation Method

Info

Publication number: KR100591749B1
Application number: KR1019990027140A
Authority: KR
Inventors: 정창오
Original assignee: 삼성전자주식회사
Priority date: 1999-07-06
Filing date: 1999-07-06
Publication date: 2006-06-22
Also published as: KR20010009015A

Abstract

본 발명은 5매 마스크를 사용하여 형성한 LCD 기판의 TFT 구조 및 그 형성하는 방법에 관한 것으로서,The present invention relates to a TFT structure of an LCD substrate formed using a five-sheet mask and a method of forming the same.

트랜지스터의 전극을 크롬층과 알미늄층의 복층으로 구성하고 소오스 전극과 화소전극을 연결시킬때 직접 알미늄층과 ITO층이 겹치게 되어 전기 접속에서 그리고 ITO 식각에서 알미늄과 문제를 발생시키지 않도록 패드부와 콘택부를 개방할 때 2 단계 톤 노광을 사용하여 각각 개방하고 보호막 절연막을 제거하며, 함께 알미늄층을 제거한 상태에서 크롬층 위에 ITO막이 닿도록 하거나, 소오스 전극에는 알미늄층을 형성하지 않고 전도성이 높을 것을 요하는 데이터 라인에만 알미늄 패턴을 별도로 설치하여 소오스에서 콘택 형성시의 문제점을 예방하면서도 데이터 라인의 신호 전달이 원활하도록 한다.The electrode of the transistor is composed of a chromium layer and an aluminum layer, and when connecting the source electrode and the pixel electrode, the aluminum layer and the ITO layer directly overlap, so that the pad part and the contact do not cause problems with the aluminum in the electrical connection and in the ITO etching. When opening the part, use two-stage tone exposure to open each, remove the protective film insulation layer, and make the ITO film contact the chromium layer with the aluminum layer removed together, or have a high conductivity without forming an aluminum layer on the source electrode. The aluminum pattern is separately installed only on the data line to prevent the problem of contact formation in the source, while allowing the signal transmission of the data line to be smooth.

알미늄, ITO, 콘택, 데이타 라인.Aluminum, ITO, Contact, Data Line.

Description

액정표시장치의 박막트랜지스터 및 그 형성방법{Method for Forming a Substrate of a Liquid Crystal Display Device}Thin film transistor of liquid crystal display device and method for forming the same {Method for Forming a Substrate of a Liquid Crystal Display Device}

도1 및 도2는 종래의 TFT 형성 과정에서의 콘택 형성의 문제점을 드러낸 도면이다.1 and 2 illustrate the problem of contact formation in a conventional TFT formation process.

도3은 본 발명의 일 실시예에 따라 형성된 박막트랜지스터로 이루어지는 액정표시장치의 화소부를 나타낸 평면 레이 아웃 도면이다. 3 is a planar layout view showing a pixel portion of a liquid crystal display device including a thin film transistor formed according to an embodiment of the present invention.

도4에서 도12까지는 본 발명의 제 1 구성에 따르는 액정표시장치의 TFT 형성방법의 실시예를 나타낸 것이다.4 to 12 show an embodiment of the TFT forming method of the liquid crystal display device according to the first configuration of the present invention.

도13에서 도16까지는 본 발명의 제 2 구성에 따른 액정표시장치의 TFT 형성방법의 실시예를 나타낸 것이다.13 to 16 show an embodiment of the TFT forming method of the liquid crystal display device according to the second configuration of the present invention.

도17에서 도23, 도25에서 도26은 본 발명의 제 3 구성 방법에 따른 실시예를 나타내는 도면이다.17 to 23 and 25 to 26 show an embodiment according to the third configuration method of the present invention.

도24는 본 발명의 제 3 구성에 따라 형성된 소오스 드레인 전극과 데이타 라인을 나타내는 평면도이다.Figure 24 is a plan view showing a source drain electrode and a data line formed in accordance with the third configuration of the present invention.

※도면 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10,20,40: 글래스 기판 11,15,21,25,41,45: 크롬층10,20,40: glass substrate 11,15,21,25,41,45: chromium layer

12,22,42: 게이트 절연막 13,23,43: 실리콘막12,22,42 gate insulating film 13,23,43 silicon film

14,16,24,26,44,46: 알미늄층 17,27,47: 보호막14,16,24,26,44,46: aluminum layer 17,27,47: protective film

18,31,51: 투명전극층 19,29,49: 콘택부18, 31, 51: transparent electrode layer 19, 29, 49: contact portion

30,50: 패드부 28,52: 포토레지스트30, 50: pad portion 28, 52: photoresist

32: 유기 절연막 53: 채널 영역32: organic insulating film 53: channel region

56: 소오스 전극 57: 데이터 라인56 source electrode 57 data line

58: 알미늄 패턴58: aluminum pattern

본 발명은 박막트렌지스터 액정표시장치의 트랜지스터 및 그 형성방법에 관한 것으로서, 보다 상세하게는 박막트렌지스터 액정표시장치의 트렌지스터 전극과 화소전극을 포함하는 하부 기판의 콘택을 보완한 박막트랜지스터 및 그 형성방법과 화소에 전기신호를 인가하는 데이터 라인의 저저항화에 관한 것이다. The present invention relates to a transistor of a thin film transistor liquid crystal display device and a method of forming the same, and more particularly to a thin film transistor and a method of forming a complementary thin film transistor liquid crystal display device comprising a transistor electrode and a pixel electrode A low resistance of a data line for applying an electric signal to a pixel.

액정표시장치는 두 매의 글래스 기판사이에 전극을 형성하고 액정을 주입하여 전극에 인가된 전압에 따라 액정의 배열을 조절하고 이를 통과하는 빛의 위상을 변화시켜, 기판에 설치된 편광판과의 관계에서 빛을 통과시키거나 통과시키지 않도록 하는 원리를 이용하여 화면상에 화상을 표시하는 장치이다. A liquid crystal display device forms an electrode between two glass substrates, injects liquid crystals, adjusts the arrangement of liquid crystals according to the voltage applied to the electrodes, and changes the phase of light passing therethrough. It is a device that displays an image on a screen by using a principle of passing or not passing light.

액정표시장치에서 액정 배열을 조절하는 전극을 각 화소로 구성되는 화면 전 체에 형성할 때 전극의 구성형태에 따라 액정표시장치를 여러 가지 종류로 나눌 수 있는데, 대표적인 것이 TFT LCD이다. TFT LCD는 액티브 매트릭스 방식의 대표적인 종류로서 각 화소에 비선형 소자인 트랜지스터를 형성하고 게이트와 소오스 전극에 게이트 라인과 데이타 라인을 통해 신호를 인가하면서 트랜지스터의 드레인에 화소전극을 연결하여 대향하는 공통전극과의 사이에 전압을 걸어 각 화소의 액정 배열을 조절하는 방식을 취한다. When forming an electrode for controlling a liquid crystal array in a liquid crystal display device on the entire screen composed of pixels, the liquid crystal display device can be divided into various types according to the configuration of the electrode. TFT LCD is a typical type of active matrix method, which forms a nonlinear element transistor in each pixel, applies a signal to the gate and source electrodes through the gate line and the data line, and connects the pixel electrode to the drain of the transistor to face the common electrode. A voltage is applied between and the liquid crystal array of each pixel is adjusted.

글래스 기판에 TFT를 형성하고 화소전극과 결합시켜 LCD를 이루는 대향 기판의 한 쪽을 형성하는 작업은 매우 정교하면서도 신뢰성을 요구하는 것이며, 다수의 공정 단계를 요구하는 것이다. 따라서 이 공정의 단계 수를 줄이고 각 단계의 공정의 질을 높여 신뢰성 있는 소자를 저렴한 비용으로 형성하는 것이 액정표시장치의 제작에 중요한 과제가 된다 Forming a TFT on a glass substrate and combining it with a pixel electrode to form one side of an opposing substrate to form an LCD is very sophisticated and requires reliability and requires a number of process steps. Therefore, reducing the number of steps in this process and increasing the quality of the processes in each step to form a reliable device at low cost becomes an important task in the fabrication of liquid crystal display devices.

도1 및 도2는 종래의 TFT측 기판 특히 전극 형성에서 관한 것으로서, 도1은 소오스 전극 위쪽에 콘택을 형성한 경우의 문제점을 드러낸 것이고, 도2는 소오스 전극과 그 외곽으로도 콘택을 형성한 경우에서의 문제점을 드러낸 도면이다.1 and 2 are related to the formation of a conventional TFT-side substrate, in particular an electrode, FIG. 1 shows a problem in the case where a contact is formed above the source electrode, and FIG. 2 shows a contact between the source electrode and the outside thereof. The figure shows the problem in the case.

우선 도1에 관하여 설명하면, 도1의 구조는 TFT LCD의 바텀(bottom) 게이트 방식을 5매 마스크 공정을 통해 형성한 상태를 나타내며, 콘택이 형성될 위치에서 화소전극을 형성할 금속층이 콘택홀 내부의 언더 컷 또는 동공으로 인하여 단절되어 콘택이 형성되지 않는 현상을 나타낸다. Referring first to FIG. 1, the structure of FIG. 1 represents a state in which a bottom gate method of a TFT LCD is formed through five mask processes, and a metal layer for forming a pixel electrode at a position where a contact is to be formed is a contact hole. It is a phenomenon that a contact is not formed due to disconnection due to an internal undercut or a pupil.

이때 게이트 전극이나 드레인, 소오스 전극을 형성하는 금속층은 크롬 몰리브덴 티타늄 등의 반사 특성이 강한 금속층 위에 알미늄이나 그 합금을 적층한 복 층 금속층이다. 이런 복층 구조는 2개의 다른 금속층을 사용한다는 면에서는 다소 번거롭지만 2 층의 금속의 조합에서 오는 장점을 살려 하나의 금속으로만 전극이나 신호 라인을 형성할 때 생기는 문제점을 보완할 수 있으므로 사용된다. 특히, 알미늄이나 그 합금을 이용한 배선은 저저항 측면에서 유리하지만 스파이크 현상 등 실리콘 반도체층과 바로 접촉시키면 문제를 일으킬 수 있으므로 중간의 버퍼층을 형성하여 복층 금속층을 이루게 한다. At this time, the metal layer forming the gate electrode, the drain, and the source electrode is a multilayer metal layer in which aluminum or an alloy thereof is laminated on a metal layer having strong reflective properties such as chromium molybdenum titanium. This multilayer structure is somewhat cumbersome in terms of using two different metal layers, but is used because it can compensate for the problem of forming electrodes or signal lines with only one metal by taking advantage of the combination of two layers of metal. In particular, wiring using aluminum or its alloy is advantageous in terms of low resistance, but direct contact with the silicon semiconductor layer such as a spike phenomenon may cause problems, thereby forming an intermediate buffer layer to form a multilayer metal layer.

결국 복층 금속층 구성은 단층 구성에서 생길 수 있는 이러한 문제점을 방지하면서도 도전층 본래의 기능을 충분히 발휘하기 위한 목적으로 사용된다.As a result, the multilayer metal layer structure is used for the purpose of fully exhibiting the original functions of the conductive layer while preventing such problems that may occur in the single layer structure.

그리고 같은 도전층으로 대개 동시에 형성되지만 데이터 라인과 소오스, 드레인 전극의 경우 기능이나 인접 막과의 관계가 다르다. 또한 소오스와 드레인 전극 사이에도 드레인 전극은 콘택을 통해 화소전극과 연결되지만 소오스 전극은 데이터 라인과 연결되고 화소전극과는 연결되지 않는다. In general, the same conductive layer is formed at the same time, but the data line, the source and the drain electrode have different functions and relationships with adjacent films. In addition, the drain electrode is connected to the pixel electrode through the contact between the source and the drain electrode, but the source electrode is connected to the data line and is not connected to the pixel electrode.

트랜지스터의 데이터 신호를 인가하는 데이터 라인의 경우, 소오스 전극에 전기 신호를 인가하는 라인에서 저항을 낮게 유지하여 신호 라인 저항에 의한 대화면에서의 화면 왜곡을 방지하기 위해 전기 전도성이 좋은 알미늄 및 그 합금을 사용하는 것이 바람직하다. 그러나 드레인 전극과 ITO 화소전극을 콘택하는 경우 ITO와 알미늄이 접촉하게 되고 계면에서 ITO의 산소원자가 알미늄과 화합하여 산화 알미늄을 형성하므로 접촉면의 콘택 저항을 높이는 문제가 있으므로 이런 경우에는 전극을 크롬과 알미늄 복층으로 형성한 경우 콘택부의 알미늄을 에칭으로 제거하고 아래 크롬층과 ITO층이 콘택을 형성하도록 하는 방법으로 사용하게 된다. In the case of a data line applying a data signal of a transistor, aluminum and an alloy thereof having good electrical conductivity are used in order to keep the resistance low at the line applying the electrical signal to the source electrode to prevent screen distortion on the large screen caused by the signal line resistance. It is preferable to use. However, when the drain electrode and the ITO pixel electrode are contacted, ITO and aluminum contact each other, and the oxygen atoms of the ITO are combined with aluminum to form aluminum oxide at the interface, thereby increasing the contact resistance of the contact surface. In this case, the electrodes are chromium and aluminum. In the case of forming a multilayer, the aluminum of the contact portion is removed by etching, and the chromium layer and the ITO layer below are used to form a contact.

이렇게 차별적 요구를 만족하면서도 이들을 총괄적으로 고려하여 최소의 단계, 간단하고 신뢰성 높은 공정을 만드는 것이 중요한 과제가 되는 것이다.It is an important task to create a minimal, simple and reliable process that meets these differentiated needs and takes them into account.

TFT측 기판에서의 전극 형성 단계의 한 예를 보면 우선, 글래스 기판(10) 위에 크롬층(11)과 알미늄층(14)으로 게이트 전극과 게이트 라인 및 게이트 패드를 형성한다. 이때 포토리소그래피와 에칭 공정이 이용된다(제 1 마스크). 그 위에 게이트 절연막(12)과 실리콘막(13) 즉, 아몰퍼스 실리콘막, 불순물로 인이 도핑된 아몰퍼스 실리콘막을 차례로 적층한다. 그리고 두 층의 실리콘막(13)을 패터닝하여 반도체층으로 이루어지는 액티브 패턴을 형성한다(제 2 마스크). 트랜지스터 소자의 소오스 드레인 영역과 채널은 이 액티브 영역에서 형성된다. 다음에는 소오스 드레인 전극을 형성할 금속층인 크롬층(15) 및 알미늄층(16) 혹은 알미늄 네오디뮴(AlNd) 합금층을 차례로 적층한 다음 소오스 드레인 전극 패턴에 따라 전극을 식각으로 형성한다(제 3 마스크). 드레인 전극의 일부는 액티브 영역을 벗어나 형성되고 드레인과 소오스 영역의 사이에 있는 채널 영역은 금속층으로 소오스 드레인 전극을 패턴 형성한 상태에서 소오스 드레인 전극을 식각 마스크로 불순물이 도핑된 아몰퍼스 실리콘층을 계속 식각 제거함으로써 이루어진다. 이때 아몰퍼스 실리콘막 상층부분도 함께 식각될 수 있다.As an example of the electrode forming step in the TFT-side substrate, first, a gate electrode, a gate line, and a gate pad are formed of the chromium layer 11 and the aluminum layer 14 on the glass substrate 10. At this time, photolithography and an etching process are used (first mask). The gate insulating film 12, the silicon film 13, that is, the amorphous silicon film, and the amorphous silicon film doped with phosphorus are sequentially stacked thereon. Then, two layers of silicon film 13 are patterned to form an active pattern made of a semiconductor layer (second mask). The source drain region and the channel of the transistor element are formed in this active region. Next, a chromium layer 15, an aluminum layer 16, or an aluminum neodymium (AlNd) alloy layer, which is a metal layer for forming a source drain electrode, is sequentially stacked, and the electrode is etched according to the source drain electrode pattern (third mask). ). A portion of the drain electrode is formed out of the active region, and the channel region between the drain and the source region is continuously etched into the amorphous silicon layer doped with impurities using the source drain electrode as an etching mask while the source drain electrode is patterned with a metal layer. By removing it. At this time, the upper portion of the amorphous silicon film may be etched together.

이상의 과정을 통하여 소오스 드레인 전극을 형성한 후에는 기판 전면에 보호막(17)을 적층하고 드레인 전극 위에는 보호막층에 콘택부(19)를 식각 형성한다. 게이트 패드도 대개 이때 함께 드러낸다(제 4 마스크). 다음으로 전면에 ITO 투명전극층(18)을 형성하고 패턴닝하여 화소전극을 형성한다(제 5 마스크). 이때 트랜 지스터의 드레인 전극은 소오스 전극과 같이 크롬층(15) 위에 알미늄층(16) 혹은 알미늄 네오디뮴(AlNd)을 복층으로 형성한 것이므로 콘택홀을 통해 알미늄이 드러날 경우에는 ITO 투명전극을 적층하여 콘택을 형성하기 전에 알미늄이 포함된 층을 에칭으로 제거한 다음 콘택부에 드러난 크롬층(15)과 ITO 전극층(18) 사이의 콘택이 형성되도록 하여 드레인 전극과 화소전극을 전기적으로 접속시킨다. After the source drain electrode is formed through the above process, the passivation layer 17 is stacked on the entire surface of the substrate, and the contact portion 19 is etched on the passivation layer on the drain electrode. The gate pad is also usually revealed at this time (fourth mask). Next, an ITO transparent electrode layer 18 is formed on the entire surface and patterned to form a pixel electrode (fifth mask). At this time, since the drain electrode of the transistor is formed of a multilayer of aluminum layer 16 or aluminum neodymium (AlNd) on the chromium layer 15 like the source electrode, when aluminum is exposed through the contact hole, the ITO transparent electrode is stacked by the contact. The aluminum-containing layer is removed by etching prior to forming the film, and then the drain electrode and the pixel electrode are electrically connected by forming a contact between the chromium layer 15 and the ITO electrode layer 18 exposed to the contact portion.

그런데 이러한 과정에서 보호막에 콘택홀을 형성하고 크롬과 ITO를 직접 연결하도록 알미늄 함유층을 에칭하는 단계에서 알미늄이 보호막 아래로 언더 컷이 이루어져 동공을 형성한다. 그리고 그 위에 ITO 투명전극층이 형성될 때 콘택 내부에서의 언더 컷 구조에 의해 투명전극층이 단락될 수 있어서, 소자의 신뢰성을 떨어뜨리는 경향이 있다.However, in this process, in the step of forming a contact hole in the protective film and etching the aluminum-containing layer to directly connect chromium and ITO, aluminum is undercut under the protective film to form a pupil. When the ITO transparent electrode layer is formed thereon, the transparent electrode layer may be short-circuited by the undercut structure inside the contact, which tends to reduce the reliability of the device.

이러한 현상을 방지하기 위한 하층 기판의 전극구조 형성방법으로 나온 것이 도2에서 나타나는 것과 같은 콘택 형성방법이다. 도2의 경우에서 기판의 전극 형성의 다른 과정은 도1에서의 전극구조 형성방법과 동일하다. 단, 콘택부(19)의 위치가 트랜지스터 상의 드레인 전극 위에 한정되지 않고 드레인 전극 영역을 벗어난 곳까지 넓게 형성된다. In order to prevent such a phenomenon, the contact forming method as shown in FIG. In the case of FIG. 2, another process of forming the electrode of the substrate is the same as the electrode structure forming method of FIG. However, the position of the contact portion 19 is not limited to the drain electrode on the transistor, but is formed wide to the place beyond the drain electrode region.

그러나 변화된 방법을 채택하는 경우에도 보호막에 넓게 드레인 전극- 화소전극 사이의 콘택을 형성하는 과정에서 게이트 패드부는 게이트 절연막까지 식각하여 전극을 드러내려고 하면 콘택 영역의 드레인 전극 바깥쪽으로는 보호막 아래의 게이트 절연막까지 과식각으로 제거되는 문제가 있다. 그리고 이때 금속층 밑으로 게이트 절연막의 언더 컷이 형성된다. 이러한 언더 컷은 다음 단계에서 ITO 투명전극층을 적층할 때 투명전극층의 단절을 일으키는 원인이 된다. 결국 이 경우에도 콘택이 형성되지 않고 소오스 전극과 화소전극이 단절되어 화소전극에 전압을 인가할 수 없게 된다. 그리고 이러한 불량은 LCD 생산에 큰 문제가 되는 것이다.However, even when the changed method is adopted, when the gate pad portion is etched to the gate insulating film to expose the electrode in the process of forming a wide contact between the drain electrode and the pixel electrode in the protective film, the gate insulating film under the protective film is formed outside the drain electrode of the contact region. There is a problem that is removed by over-etching. At this time, an undercut of the gate insulating film is formed under the metal layer. This undercut causes a breakage of the transparent electrode layer when the ITO transparent electrode layer is laminated in the next step. As a result, even in this case, no contact is formed and the source electrode and the pixel electrode are disconnected, so that a voltage cannot be applied to the pixel electrode. And such a defect is a big problem in LCD production.

본 발명은 TFT LCD의 제작에서 TFT측 기판의 전극구조를 형성할 때, 마스크 5매 공정으로 크롬-알미늄(Cr/Al) 등의 복층구조 도전층을 적어도 일부분에 가진 트랜지스터를 포함하는 LCD 기판을 형성함에 있어서, 드레인 전극과 화소전극을 전기적으로 연결하는 콘택에서 단절현상이 발생하지 않도록 구성된 박막트랜지스터와 그 형성방법을 제공하는 것을 목적으로 하며, 또한 대화면에서도 화상의 왜곡 없이 화면 신호를 전달할 수 있도록 저항이 작은 데이터 라인을 가지는 박막트랜지스터와 그 형성방법을 제공하는 것을 목적으로 한다. The present invention provides an LCD substrate including a transistor having at least a portion of a multilayer structure conductive layer such as chromium-aluminum (Cr / Al) in a five-sheet process when forming an electrode structure of a TFT-side substrate in the manufacture of a TFT LCD. The present invention is to provide a thin film transistor and a method of forming the thin film transistor which is configured so that a disconnection phenomenon does not occur in a contact electrically connecting the drain electrode and the pixel electrode, and to transmit a screen signal without distortion of the image even on a large screen. An object of the present invention is to provide a thin film transistor having a low resistance data line and a method of forming the same.

상기 목적을 달성하기 위한 본 발명의 액정표시장치 박막트랜지스터는, 기판상에 형성된 게이트 라인, 게이트 전극, 게이트 패드를 포함하는 게이트 패턴, 상기 게이트 패턴 위로 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 반도체층으로 이루어지는 액티브 패턴, 상기 액티브 패턴 위로 제 1 금속층과 제 2 금속층이 차례로 적층되어 형성된 소오스 전극, 드레인 전극, 데이터 라인, 데이터 패드를 포함하는 소오스 드레인 전극 패턴, 상기 소오스 드레인 전극 패턴 위로 형성되는 보호막층, 상기 보호막층 위로 형성되는 화소전극 패턴을 구비하여 이루어 지고, 상기 보호막층에는 드레인 전극의 적어도 바깥쪽 일부 영역 및 인접한 부분의 게이트 절연막 상면을 노출시키는 콘택홀이 형성되어 상기 화소전극은 상기 일부 영역의 제 1 금속층이 노출된 상태의 드레인 전극 상면과 상기 인접된 부분의 게이트 절연막 상면을 덮으면서 전기적으로 접속되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display device thin film transistor comprising: a gate pattern formed on a substrate, a gate pattern including a gate electrode and a gate pad, a gate insulating film formed on the gate pattern, and a semiconductor layer formed on the gate insulating film. An active pattern, a source electrode formed by sequentially stacking a first metal layer and a second metal layer on the active pattern, a source drain electrode pattern including a drain electrode, a data line, and a data pad, and a passivation layer formed on the source drain electrode pattern; And a pixel electrode pattern formed over the passivation layer, wherein a contact hole is formed in the passivation layer to expose at least an outer portion of the drain electrode and an upper surface of the gate insulating layer of an adjacent portion. The first metal layer It is characterized in that it is electrically connected while covering the upper surface of the drain electrode in the exposed state and the upper surface of the gate insulating film of the adjacent portion.

이때 제 1 금속층은 반사 금속 계열로 형성되며 이 제 1 금속층이 노출된 드레인 영역은 보호막에 콘택홀을 형성한 상태에서 알미늄을 포함하는 제 2 금속층을 식각 제거하여 형성된 것이며, 액티브 패턴을 형성하는 반도체층은 아몰퍼스 실리콘으로 형성되는 경우가 많다. 또한 반도체층은 아몰퍼스 실리콘층 위에 불순물이 도핑된 아몰퍼스 실리콘층을 적층하여 형성함으로서 다음 소오스 드레인 전극층을 형성한 경우에 도핑층을 오믹 콘택으로 사용하는 것이 바람직하다. 그리고 대개 각 신호라인의 패드부는 위쪽의 게이트 절연막이나 보호막층이 다 제거된 상태에서 상부의 알미늄 포함층이 있을 경우 역시 제거하고 크롬 등의 하부 금속층 패드 위에 화소전극과 함께 ITO 등이 적층된 형태를 이루게 된다. In this case, the first metal layer is formed of a reflective metal, and the drain region in which the first metal layer is exposed is formed by etching away the second metal layer including aluminum while forming a contact hole in the passivation layer, and forming an active pattern. The layer is often formed of amorphous silicon. The semiconductor layer is preferably formed by stacking an amorphous silicon layer doped with impurities on the amorphous silicon layer to use the doped layer as an ohmic contact when the next source drain electrode layer is formed. In general, the pad portion of each signal line is removed when the upper gate insulating film or the protective film layer is removed, and the upper aluminum containing layer is also removed, and the ITO or the like is stacked on the lower metal layer pad such as chromium. Is achieved.

상기 목적을 달성하기 위한 본 발명 방법의 제 1 구성의 액정표시장치 TFT측 기판의 형성방법은 종래의 5매 마스크 공정과 같이 글래스 기판에 게이트 패턴을 형성하는 단계, 그 위에 게이트 절연막, 아몰퍼스 실리콘막, 불순물이 도핑된 아몰퍼스 실리콘막을 형성한 다음 패턴닝을 통해 액티브 영역을 형성하는 단계, 크롬, 몰리브덴, 탈륨, 티타늄 등의 반사 금속 계열의 금속 혹은 그 합금층과 알미늄이나 그 합금층을 차례로 적층하여 소오스 드레인 전극층을 형성하고 패턴닝 하여 소오스 전극, 드레인 전극, 데이터 라인을 형성하고 이어서 채널을 형성하는 단계, 보 호막을 적층하고 패터닝 하되 패터닝 과정에서 노광은 2단계 톤 노광을 하여 게이트 패드부는 포토레지스트를 완전히 제거하고 콘택부는 일부가 드레인 전극을 벗어나도록 정의하면서 포토레지스트의 상층만 제거하는 단계, 게이트 패드부에서 보호막과 게이트 절연막을 식각하여 패드를 드러내는 단계, 포토레지스트를 에칭하여 콘택부 보호막을 드러내는 단계, 상기 콘택부의 보호막만을 식각으로 제거하는 단계, 전면에 걸쳐 드러난 알미늄을 식각으로 제거하는 단계, 투명한 화소전극층을 적층하고 화소전극을 패터닝 하는 단계를 구비하여 이루어지는 것을 특징으로 한다.A method of forming a liquid crystal display TFT-side substrate of the first aspect of the method of the present invention for achieving the above object comprises the steps of forming a gate pattern on a glass substrate as in a conventional five-sheet mask process, on which a gate insulating film and an amorphous silicon film And forming an amorphous silicon film doped with impurities, followed by patterning to form an active region, and laminating a reflective metal-based metal such as chromium, molybdenum, thallium, titanium, or an alloy layer thereof, and an aluminum or an alloy layer thereof. Forming and patterning a source drain electrode layer to form a source electrode, a drain electrode, and a data line, and then forming a channel, stacking and patterning a protective film, in the patterning process, the exposure is performed in two steps of tone exposure, and the gate pad part is subjected to photoresist. Is completely removed and the contact is defined to be part of the drain electrode Removing only the upper layer of the toresist, etching the passivation layer and the gate insulating layer in the gate pad portion, exposing the pad, etching the photoresist to expose the contact portion protection layer, and removing only the protection layer of the contact portion by etching; And removing the exposed aluminum by etching, stacking the transparent pixel electrode layers and patterning the pixel electrodes.

상기 목적을 달성하기 위한 본 발명 방법의 제 2 구성은 제 1 구성에서 실리콘 산화물과 같은 무기질 보호막 대신 감광성을 가진 유기 절연막을 사용한 경우로, 트랜지스터의 소오스 드레인 전극 및 데이터 라인 형성을 마친 다음, 유기 절연막을 적층하고 패터닝 하되 패터닝 과정에서 노광은 2단계 톤 노광을 하여 게이트 패드부는 유기 절연막을 완전히 제거하고 콘택부는 일부가 드레인 전극을 벗어나도록 정의하면서 유기 절연막의 상층만 제거하는 단계, 패드부에서 유기 절연막을 식각 마스크로 게이트 절연막을 식각하여 패드를 드러내는 단계, 유기 절연막 상층부를 에칭하여 콘택부를 드러내는 단계, 전면에 걸쳐 드러난 알미늄을 식각으로 제거하는 단계, 투명한 화소전극층을 적층하고 화소전극을 패터닝 하는 단계를 구비하여 이루어지는 것을 특징으로 한다.A second configuration of the method of the present invention for achieving the above object is a case in which a photosensitive organic insulating film is used instead of an inorganic protective film such as silicon oxide in the first configuration, and after forming the source drain electrode and the data line of the transistor, the organic insulating film Layering and patterning, but in the patterning process, the exposure is performed in two-tone tones, wherein the gate pad part is completely removed, and the contact part is partially removed from the drain electrode, and only the upper layer of the organic insulating film is removed. Etching the gate insulating film with an etch mask to expose the pad, etching the upper layer of the organic insulating film to expose the contact portion, removing aluminum exposed on the entire surface by etching, laminating a transparent pixel electrode layer and patterning the pixel electrode. Comprising It characterized.

상기 목적을 달성하기 위한 본 발명 방법의 제 3 구성은 글래스 기판에 게이트 패턴을 형성하는 단계, 게이트 패턴 위에 게이트 절연막, 아몰퍼스 실리콘막, 불순물이 도핑된 아몰퍼스 실리콘막 및 크롬층을 적층한 다음 노광을 실시하되 채널 영역은 2 단계 톤 노광을 통하여 상층부만 현상으로 제거하고 소오스 드레인 전극 및 데이터 라인을 제외한 영역은 포토레지스트를 전부 제거하는 단계, 잔류 포토레지스트 패턴을 식각 마스크로 크롬층 및 아몰퍼스 실리콘막에 대한 식각을 실시하는 단계, 잔류 포토레지스트 패턴 상부를 에칭하여 채널영역을 개방하는 단계, 채널 영역의 크롬층과 불순물이 도핑된 아몰퍼스 실리콘막을 식각 제거하여 채널을 완성하는 단계, 잔류 포토레지스트를 제거하는 단계, 적어도 데이터 라인을 포함하는 크롬 전극 위에 알미늄 패턴을 형성하는 단계, 보호막을 적층하고 콘택부 및 패드부를 개방하는 단계, 투명전극층으로 화소전극 패턴을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.According to a third aspect of the present invention, a gate pattern is formed on a glass substrate, a gate insulating film, an amorphous silicon film, an amorphous silicon film doped with impurities, and a chromium layer are laminated on the gate pattern, and then exposure is performed. The upper and lower portions of the channel region are removed by a two-step tone exposure, and all the photoresist is removed except for the source drain electrode and the data line, and the remaining photoresist pattern is etched to the chromium layer and the amorphous silicon layer. Etching the upper portion of the residual photoresist pattern to open the channel region, etching the chromium layer and the amorphous silicon film doped with impurities to complete the channel, and removing the residual photoresist. Step, at least on the chromium electrode containing the data line Forming an aluminum pattern, laminating a protective film and is characterized in that formed in a step of forming a pixel electrode pattern in step, a transparent electrode layer for releasing the contact portion and the pad portion.

본 발명에서 특정막으로 패턴을 형성한다는 것은 특정막을 적층하고 포토레지스트를 그 상부에 도포한 다음 패턴 마스크를 통해 노광을 하고 현상을 하여 포토레지스트 패턴을 일단 형성한 다음 이를 식각 마스크로 해당 특정막을 에칭하여 특정막으로 이루어진 패턴을 형성한다는 것이다.In the present invention, forming a pattern with a specific film means laminating a specific film, applying a photoresist thereon, exposing through a pattern mask, and developing the photoresist pattern once, and then etching the specific film with an etching mask. This is to form a pattern made of a specific film.

화소전극으로 투명전극을 사용하는데 투명전극으로는 주로 ITO를 사용하지만 알미늄과 ITO의 접촉시 수반되는 부작용을 없애는 것이 중요한 경우에는 IZO(Indium Zinc Oxide)를 대체적으로 사용하기도 한다. Transparent electrode is used as a pixel electrode, but ITO is mainly used as a transparent electrode. However, when it is important to eliminate side effects associated with contact between aluminum and ITO, IZO (Indium Zinc Oxide) is generally used.

그리고 상기 구성에서 금속으로 이루어지는 소오스 드레인 전극과 채널을 형성하는 아몰퍼스 실리콘막 사이에 오믹 콘택층으로 인과 같은 불순물이 도핑된 아몰퍼스 실리콘막을 적층하는 것이 일반적이지만 반드시 이 오믹 콘택층이 개재되어 야 하는 것은 아니므로 생략될 수 있다. In the above structure, an amorphous silicon film doped with an impurity such as phosphorus is generally stacked between a source drain electrode made of a metal and an amorphous silicon film forming a channel, but the ohmic contact layer is not necessarily interposed. May be omitted.

이하 본 발명을 도면을 참조하면서 실시예들을 통해 좀 더 살펴보기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도3은 본 발명의 일 실시예에 따라 형성된 박막트랜지스터로 이루어지는 액정표시장치의 화소부를 나타낸 평면 레이 아웃 도면이다. 중심선으로 표시된 A-A'라인과 B-B'라인은 각각 박막트랜지스터부와 패드부를 절개하는 선으로 그 단면은 도12와 같다. 3 is a planar layout view showing a pixel portion of a liquid crystal display device including a thin film transistor formed according to an embodiment of the present invention. Line A-A 'and line B-B', which are indicated by the center line, are cut lines of the thin film transistor unit and the pad unit, respectively, and a cross section thereof is shown in FIG.

도4에서 도 12까지는 본 발명의 제 1 구성에 따르는 TFT측 LCD 기판 형성방법의 실시예를 나타낸 것이다.4 to 12 show an embodiment of a TFT side LCD substrate forming method according to the first configuration of the present invention.

우선 종래의 5매 마스크 공정에서와 같이 글래스 기판(20)에 크롬층(21)과 알미늄층(24)을 적층하고 포토레지스트를 도포한 다음 게이트 패턴 마스크를 이용하여 노광을 실시하고 현상을 통해 포토레지스트 패턴을 만든다. 이 상태에서 금속층을 차례로 식각하여 복층의 금속으로 이루어진 게이트 패턴이 도4와 같이 이루어진다. 게이트 패턴은 게이트 전극과 같이 형성되는 게이트 패드, 게이트 라인을 모두 포함하는 개념이다.First, as in the conventional 5-mask process, the chromium layer 21 and the aluminum layer 24 are laminated on the glass substrate 20, a photoresist is applied, and then exposed using a gate pattern mask, followed by photo development. Create a resist pattern. In this state, the metal layer is sequentially etched to form a gate pattern made of a plurality of metals as shown in FIG. 4. The gate pattern is a concept including both a gate pad and a gate line formed like a gate electrode.

다음으로 실리콘 나이트라이드 재질의 게이트 절연막(22), 아몰퍼스 실리콘막(23)을 적층한다. 도핑된 아몰퍼스 실리콘막은 아몰퍼스 실리콘막과 위에 형성될 전극층과의 접촉 저항을 낮추기 위한 층으로 필수 불가결한 것은 아니나 일반적으로는 아몰퍼스 실리콘막 위에 함께 형성된다. 이상 형성된 막들 위에 포토리소그래피를 이용하여 도5와 같이 액티브 영역을 이루는 아몰퍼스 실리콘막 패턴을 형성한다. Next, a silicon nitride gate insulating film 22 and an amorphous silicon film 23 are laminated. The doped amorphous silicon film is a layer for lowering the contact resistance between the amorphous silicon film and the electrode layer to be formed thereon. However, the doped amorphous silicon film is generally formed together on the amorphous silicon film. An amorphous silicon film pattern forming an active region is formed on the above formed films by using photolithography as shown in FIG. 5.

도6은 도5의 상태에서 크롬층(25)과 알미늄층(26)을 차례로 적층하고 소오스와 드레인 전극을 형성한 것을 나타낸다. 이들 전극의 포토레지스트 패턴에 따라 우선 두 금속층이 차례로 식각되고 불순물이 도핑된 아몰퍼스 실리콘막이 있다면 형성된 금속 패턴이 식각 마스크의 역할을 하면서 아몰퍼스 실리콘층의 상부까지 식각으로 제거하여 트랜지스터의 전극과 채널이 형성된다. 그리고 소오스 전극의 경우 일부가 반도체로 이루어진 액티브 영역을 벗어나도록 형성되어 있다. FIG. 6 shows that the chromium layer 25 and the aluminum layer 26 are sequentially stacked in the state of FIG. 5 to form a source and a drain electrode. According to the photoresist pattern of these electrodes, first, the two metal layers are sequentially etched, and if there is an amorphous silicon film doped with impurities, the formed metal pattern serves as an etch mask and is etched to the top of the amorphous silicon layer to form electrodes and channels of the transistor. do. In the case of the source electrode, a portion of the source electrode is formed to leave the active region formed of the semiconductor.

도7은 도6의 트랜지스터 구조 위에 전면적으로 보호막(27)과 포토레지스트(28)를 도포하고 소오스와 화소전극을 연결시키기 위한 콘택부(29)에는 슬릿이나 반투명의 마스크 패턴을 이용하여 그리고 패드부(30)에는 투명 패턴을 이용하여 노광하고 현상함으로써 패드부는 개방되고 콘택부는 포토레지스트 상부만 제거된 상태를 나타낸다.FIG. 7 shows a protective film 27 and a photoresist 28 over the transistor structure of FIG. 6 and a slit or translucent mask pattern for the contact portion 29 for connecting the source and the pixel electrode and the pad portion. In Fig. 30, the pad portion is opened and the contact portion is removed by exposing and developing using a transparent pattern, and only the upper portion of the photoresist is removed.

도8은 도7의 개방된 패드부에서 보호막 식각을 실시하는 것을 나타낸다. 이때 게이트 절연막도 함께 식각되어 패드 금속이 드러나게 된다.FIG. 8 illustrates performing protective film etching on the opened pad portion of FIG. 7. At this time, the gate insulating layer is also etched to expose the pad metal.

도9는 포토레지스트층에 대한 식각을 통해 포테레지스트 상층이 제거된 상태를 나타낸다. 이 과정을 통하여 콘택부(29)의 포토레지스트는 모두 제거되어 콘택부는 보호막이 드러나 있고 패드부(30)와 콘택부(29)를 제외한 영역에서는 단지 포토레지스트의 두께가 얇아졌을 뿐이다.9 illustrates a state in which the upper layer of the forte resist is removed by etching the photoresist layer. Through this process, all of the photoresist of the contact portion 29 is removed, so that the protective portion of the contact portion is exposed and the thickness of the photoresist is only thinned in the region except for the pad portion 30 and the contact portion 29.

도10은 도9의 상태에서 콘택부의 보호막을 제거한 상태를 나타내는 도면이다.FIG. 10 is a view illustrating a state in which a protective film of a contact portion is removed in the state of FIG. 9.

도11은 콘택을 형성하기 위해 ITO를 적층하기 전에 ITO와 만날 경우 계면에 산화막을 형성시켜 접촉부의 도전성을 악화시키는 일이 없도록 콘택부에서 알미늄층(26)을 먼저 제거한 상태를 나타낸다. 식각액에 의한 등방성 식각의 특징으로 보호막(27) 아래 알미늄층(26)에는 언더 컷이 형성되어 있고 콘택부(29)와 패드부(30)의 알미늄은 식각으로 제거되어 크롬층(25,21)이 드러나 있다. Fig. 11 shows a state in which the aluminum layer 26 is first removed from the contact portion so as not to deteriorate the conductivity of the contact portion by forming an oxide film at the interface when it encounters the ITO before laminating the ITO to form the contact. As a feature of isotropic etching by the etchant, an under cut is formed in the aluminum layer 26 under the protective layer 27, and the aluminum of the contact portion 29 and the pad portion 30 is removed by etching to form the chromium layers 25 and 21. Is revealed.

도12는 도11의 상태에서 화소전극을 이룰 투명전극층을 적층하고 패터닝 하여 화소전극을 형성하여 박막트랜지스터 구성을 이룬 상태를 나타낸다. 콘택부에서는 도1, 도2와 같은 종래의 경우와 달리 언더 컷이 없고 단차가 심하지 않아 소오스와 화소전극 사이의 단절로 화소전극에 전압이 인가되지 않는 현상을 없앨 수 있다. 패드부(30)의 크롬층(21) 위에도 투명전극층(31)이 덮여져 크롬층(21)의 손상을 방지할 수 있게 된다.FIG. 12 illustrates a state in which a thin film transistor is formed by stacking and patterning transparent electrode layers forming a pixel electrode in the state of FIG. 11 to form a pixel electrode. Unlike the conventional case of FIGS. 1 and 2, the contact part has no undercut and the step is not so severe that the voltage is not applied to the pixel electrode due to the disconnection between the source and the pixel electrode. The transparent electrode layer 31 is also covered on the chromium layer 21 of the pad part 30 to prevent damage to the chromium layer 21.

도 13에서 도16까지는 본 발명의 제 2 구성에 따른 TFT측 LCD 기판 형성방법의 실시예를 나타낸 것으로 도13 이전 단계는 도4에서 도6까지와 같다. 13 to 16 show an embodiment of the TFT-side LCD substrate forming method according to the second configuration of the present invention. The previous step of FIG. 13 is the same as FIG. 4 to FIG.

도13은 글래스 기판에 트랜지스터 전극과 채널을 형성한 다음 보호막과 포토레지스트를 적층하는 대신 감광성 유기 절연막(32)을 도포하고 2단계 톤으로 노광하고 현상한 상태를 나타낸다. 도6에서와 같이 콘택부(29)는 일부가 소오스 전극을 벗어나게 정의 되며 슬릿이나 반투명 패턴으로 중간 톤으로 노광되고 패드부(30)는 투명 패턴으로 노광된다. 따라서 패드부(30)는 현상한 다음 유기 절연막(32)이 모두 제거되어 있고 콘택부(29)는 보호막을 대체하는 유기 절연막(32)이 상층부만 제거되어 있다.Fig. 13 shows a state in which a transistor electrode and a channel are formed on a glass substrate, and then a photosensitive organic insulating film 32 is applied, exposed in two-stage tones, and developed instead of laminating a protective film and a photoresist. As shown in FIG. 6, the contact portion 29 is defined to partially leave the source electrode, and is exposed to the midtone in a slit or translucent pattern, and the pad portion 30 is exposed to the transparent pattern. Therefore, after the pad part 30 is developed, all of the organic insulating film 32 is removed, and the contact part 29 has only the upper layer part of the organic insulating film 32 replacing the protective film.

도14는 도13에서 노출된 패드부(30)의 게이트 절연막(22)을 식각한 상태를 도15는 도14의 상태에서 유기 절연막(32)에 대한 전반적 에칭을 실시하여 콘택부(29)를 개방시킨 상태를 나타낸다. FIG. 14 illustrates a state in which the gate insulating layer 22 of the pad portion 30 exposed in FIG. 13 is etched. In FIG. 15, the organic insulating layer 32 is etched in general, and the contact portion 29 is etched. The open state is shown.

도16은 도15의 개방된 콘택에서 소오스 전극의 상층 알미늄층(26)을 식각으로 제거하고 드러난 크롬층(25) 위로 투명전극층(31)) 패턴을 형성하여 박막 트랜지스터 구성을 이룬 상태를 나타낸다. 이 경우에도 콘택부 내에 언더컷이 발생하지 않으므로 별 다른 문제없이 소오스와 투명전극의 콘택이 형성될 수 있다.FIG. 16 illustrates a thin film transistor configuration by removing the upper aluminum layer 26 of the source electrode by etching in the open contact of FIG. 15 and forming a transparent electrode layer 31 pattern on the exposed chromium layer 25. In this case, since the undercut does not occur in the contact portion, the contact between the source and the transparent electrode may be formed without any problem.

도24를 제외한 도17에서 도26은 본 발명의 제 3 구성 방법에 따른 실시예를 나타내는 도면이다. 도17은 글래스 기판(40)에 크롬층(41)과 알미늄층(44)으로 게이트 패턴을 형성한 상태를 나타내는 도면이다.17 to 26 except for FIG. 24 show an embodiment according to the third configuration method of the present invention. FIG. 17 is a view showing a state in which a gate pattern is formed of the chromium layer 41 and the aluminum layer 44 on the glass substrate 40.

도 18은 도 17의 게이트 패턴 위로 게이트 절연막(42), 아몰퍼스 실리콘막(43), 소오스 드레인 전극을 위한 크롬층(45)을 차례로 적층한 상태를 나타내는 도면이다. 아몰퍼스 실리콘막(43)에 불순물이 도포된 아몰퍼스 실리콘막이 더 적층될 수도 있다. FIG. 18 is a diagram illustrating a state in which a gate insulating film 42, an amorphous silicon film 43, and a chromium layer 45 for a source drain electrode are sequentially stacked on the gate pattern of FIG. 17. An amorphous silicon film coated with impurities may be further stacked on the amorphous silicon film 43.

도 19는 도 18의 상태에서 포토레지스트(52)를 도포하고 2단계 톤으로 노광하고 현상한 상태를 나타낸다. 이때 채널 영역(53)에는 중간 톤으로 노광을 하고 소오스 드레인 전극과 데이터 라인 영역 외에는 완전 노광을 하며, 그 결과 채널에는 포토레지스트가 중간 두께로 남게 된다. FIG. 19 shows a state in which the photoresist 52 is applied in the state of FIG. 18, exposed and developed in two-stage tones. At this time, the channel region 53 is exposed with intermediate tones and completely exposed except for the source drain electrode and the data line region. As a result, the photoresist remains in the channel with an intermediate thickness.

도 20은 도 19의 상태에서 포토레지스트(52) 패턴을 식각마스크로 전극을 이룰 크롬막(45)과 아몰퍼스 실리콘막(43)을 식각한 결과를 나타낸 도면이다. 게이트 절연막(42)은 전체적으로 남아 있게 된다. FIG. 20 illustrates a result of etching the chromium film 45 and the amorphous silicon film 43 to form an electrode using the photoresist 52 pattern as an etching mask in the state of FIG. 19. The gate insulating film 42 remains entirely.

도 21은 도 20의 상태에서 포토레지스트(52) 패턴을 전반적으로 에칭하여 채널 영역(53)부분 즉 중간 톤으로 노광된 부분을 제거함으로써 개방시킨 상태를 나타낸다.FIG. 21 shows a state in which the photoresist 52 pattern is etched generally in the state of FIG. 20 to remove the channel region 53, i.

도 22는 도 21의 잔여 포토레지스트(52) 패턴을 식각 마스크로 일단 채널 영역(53) 크롬층(45)을 제거한 다음 불순물이 도핑된 아몰퍼스 실리콘막이 있는 경우에는 이 막까지 식각으로 제거한 상태를 나타낸다. 이로써 트랜지스터에서 소오스 드레인 전극과 채널의 구조가 완성된다. FIG. 22 illustrates a state in which the chromium layer 45 of the channel region 53 is removed by using the remaining photoresist 52 pattern of FIG. 21 as an etch mask and then etched away to an amorphous silicon film doped with impurities. . This completes the structure of the source drain electrode and the channel in the transistor.

도 23은 도 22에서 잔여 포토레지스트(52)를 제거한 상태를 나타내는 도면이다.FIG. 23 is a view illustrating a state in which the residual photoresist 52 is removed in FIG. 22.

도 24는 도 23에서 드레인 전극(56)과 이어지는 데이터 라인(57) 위에 알미늄 패턴(58)을 형성한 상태를 나타내는 화소 일부 평면도이다. 알미늄 패턴이 화소와 만나는 전극부를 제외한 데이터 라인 위에 형성된다고 하면 단면도에서는 나타나지 않게 된다. 즉 도 23과 동일한 형태가 된다. 이후 도면은 알미늄 패턴이 나타나지 않은 상태로 진행한다.FIG. 24 is a partial plan view of the pixel, in which the aluminum pattern 58 is formed on the data line 57 subsequent to the drain electrode 56 in FIG. 23. If the aluminum pattern is formed on the data line except for the electrode portion that meets the pixel, it will not appear in the sectional view. That is, it becomes the same form as FIG. Subsequently, the drawing proceeds without the aluminum pattern.

도 25는 도 23에서 도시되지 않는 알미늄 패턴을 형성한 상태로 그 위에 보호막(47)을 적층하고 게이트 패드부(50)와 콘택부(49)를 개방한 상태를 나타내는 도면이다. FIG. 25 is a view showing a state in which a protective film 47 is laminated thereon and the gate pad part 50 and the contact part 49 are opened while the aluminum pattern not shown in FIG. 23 is formed.

도 26은 도 25의 상태에서 패드부(50)의 알미늄층은 식각으로 제거하고 투명전극층(51)으로는 ITO를 사용하여 화소전극을 형성한 상태를 나타낸다. 콘택부에서는 소오스 전극의 크롬층 위에 알미늄막이 적층되지 않았기 때문에 알미늄을 제거 할 필요는 없으며 데이터 라인에서는 전도성이 좋은 알미늄 패턴이 크롬막 위에 적층되므로 데이터 신호를 전달하고 인가할 때 신호 왜곡이 일어나지 않는다. 그리고 패드부에서는 알미늄이 식각되어 있으므로 ITO를 적층 패터닝할 때 문제가 없고 크롬층 위에 ITO가 덮여 크롬 패드의 안정성을 높여준다.FIG. 26 illustrates a state in which the aluminum layer of the pad part 50 is removed by etching and the pixel electrode is formed using ITO as the transparent electrode layer 51 in FIG. 25. Since the aluminum layer is not stacked on the chromium layer of the source electrode in the contact portion, it is not necessary to remove the aluminum. In the data line, the aluminum pattern having good conductivity is stacked on the chromium layer so that no signal distortion occurs when transmitting and applying the data signal. In addition, since aluminum is etched in the pad part, there is no problem in stacking and patterning ITO, and ITO is covered on the chromium layer to increase the stability of the chrome pad.

본 예에서는 투명전극층으로 ITO를 사용한 경우를 나타내고 있으나 IZO 투면전극층을 사용할 수도 있으며 이 경우 전도성이나 투명도는 떨어지지만 화소전극을 형성하기 위해 알미늄층을 일부러 식각하여 제거하는 공정이 없어질 수 있다. 또한 본 예에서는 데이터 라인에만 알미늄 패턴을 형성하였으나 소오스 드레인 전극에도 알미늄 패턴을 형성하여 사용할 수 있을 것이다. In this example, although ITO is used as the transparent electrode layer, the IZO transmissive electrode layer may also be used. In this case, although the conductivity or transparency is inferior, the process of intentionally etching and removing the aluminum layer to form the pixel electrode may be eliminated. In this example, the aluminum pattern is formed only on the data line, but the aluminum pattern may also be formed on the source drain electrode.

본 발명에 따르면 트랜지스터의 전극을 복층 금속층을 사용하여 단일 막에서 문제가 될 수 있는 접촉면에서의 부착력이나 전기 전도성, 특히 Al막과 ITO막이 접할때의 식각액에 의한 문제나 계면에서의 전기 접속의 악화 같은 문제를 해결할 수 있고 데이터 라인 같은 신호 라인이 길어지면서 신호 라인의 저항 증가로 신호가 왜곡되는 현상을 충분한 전기전도성을 주어 해결할 수 있게 된다.

According to the present invention, a multilayer metal layer is used for the electrode of the transistor to cause adhesion problems or electrical conductivity at the contact surface, which may be a problem in a single film, in particular, a problem due to an etchant when the Al film and the ITO film contact each other, or deterioration of the electrical connection at the interface. The same problem can be solved, and a signal line such as a data line becomes longer, and the signal distortion due to an increase in the resistance of the signal line can be solved with sufficient electrical conductivity.

Claims

글래스 기판에 게이트 패턴을 형성하는 단계, Forming a gate pattern on the glass substrate,

상기 게이트 패턴 위로 게이트 절연막, 아몰퍼스 실리콘막을 형성한 다음 패턴닝을 통해 액티브 영역을 형성하는 단계, Forming a gate insulating film and an amorphous silicon film over the gate pattern, and then forming an active region through patterning;

크롬층과 알미늄층을 차례로 적층한 다음 패턴닝 하여 소오스 전극, 드레인 전극, 데이터 라인을 형성하고 채널을 형성하는 단계, Stacking the chromium layer and the aluminum layer in turn and then patterning to form a source electrode, a drain electrode, a data line, and a channel;

보호막을 적층하고 패터닝 하되 패터닝 과정에서 노광은 2단계 톤 노광을 하여 게이트 패드부는 포토레지스트를 완전히 제거하고, 콘택부는 일부가 소오스 전극을 벗어나도록 정의하면서 포토레지스트의 상층만 제거하는 단계,Stacking and patterning the passivation layer, but during the patterning process, the exposure is performed in two-tone tones, whereby the gate pad part completely removes the photoresist, and the contact part removes only the upper layer of the photoresist while defining part of the photoresist off the source electrode;

상기 게이트 패드부에서 상기 보호막과 상기 게이트 절연막을 식각하여 패드를 드러내는 단계, Etching the passivation layer and the gate insulating layer from the gate pad part to expose a pad;

잔여 포토레지스트를 전체적으로 에칭하여 콘택부 보호막을 드러내는 단계, Etching the remaining photoresist entirely to reveal the contact protective film,

상기 콘택부의 보호막만을 식각으로 제거하는 단계, Removing only the protective layer of the contact portion by etching;

전면에 걸쳐 알미늄막을 식각으로 제거하는 단계 및Etching away the aluminum film over the entire surface, and

투명 전극층을 적층하고 패터닝하여 화소전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 액정표시장치의 TFT측 기판의 형성방법.Forming a pixel electrode by laminating and patterning a transparent electrode layer.

제 1 항에 있어서 The method of claim 1

상기 아몰퍼스 실리콘막 적층 후에 불순물이 도핑된 도전성 아몰퍼스 실리콘 막을 적층하는 단계 및Stacking the conductive amorphous silicon film doped with impurities after the amorphous silicon film deposition; and

상기 소오스 전극, 드레인 전극, 데이터 라인을 형성하는 단계에서 상기 알미늄막과 크롬막을 식각한 다음 상기 도전성 아몰퍼스 실리콘막에 대한 식각이 이루어지는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 액정표시장치의 TFT측 기판의 형성방법.And forming the source electrode, the drain electrode, and the data line by etching the aluminum film and the chromium film, followed by etching the conductive amorphous silicon film. Method of formation.

제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2,

상기 투명 전극층은 ITO로 이루어지는 것을 특징으로 하는 액정표시장치의 TFT측 기판의 형성방법.And the transparent electrode layer is made of ITO.

상기 액티브 영역 위로 크롬층과 알미늄층을 차례로 적층한 다음 패턴닝 하여 소오스 전극, 드레인 전극, 데이터 라인을 형성하고 채널을 형성하는 단계, Stacking a chromium layer and an aluminum layer sequentially over the active region and then patterning to form a source electrode, a drain electrode, a data line, and a channel;

감광성 유기 절연막을 적층하고 패터닝 하되 패터닝 과정에서 노광은 2단계 톤 노광을 하여 게이트 패드부는 상기 유기 절연막을 완전히 제거하고 콘택부는 유기 절연막의 상층부만 제거하며 상기 콘택부는 일부가 소오스 전극을 벗어나도록 패터닝하는 단계, The photosensitive organic insulating layer is stacked and patterned, but in the patterning process, the exposure is performed in two-tone tones, wherein the gate pad portion completely removes the organic insulating layer, the contact portion removes only the upper layer portion of the organic insulating layer, and the contact portion is patterned so as to leave the source electrode. step,

상기 패드부에서 상기 게이트 절연막을 식각하여 패드를 드러내는 단계, Etching the gate insulating layer in the pad part to expose a pad;

상기 유기 절연막을 전반적으로 에칭하여 상층부를 제거함으로써 상기 콘택부를 드러내는 단계, Exposing the contact by removing the upper layer by etching the organic insulating film as a whole;

전면에 걸쳐 상기 알미늄층을 식각으로 제거하는 단계 및Etching away the aluminum layer over the entire surface; and

투명 전극층을 적층하고 패터닝 하여 화소전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 액정표시장치의 TFT측 기판 형성방법.And forming a pixel electrode by laminating and patterning a transparent electrode layer.

제 4 항에 있어서,The method of claim 4, wherein

상기 아몰퍼스 실리콘막 적층 후에 불순물이 도핑된 도전성 아몰퍼스 실리콘막을 적층하는 단계 및Stacking the conductive amorphous silicon film doped with impurities after the amorphous silicon film stacking; and

제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5,

상기 투명 전극층은 ITO로 이루어지는 것을 특징으로 하는 액정표시장치의 TFT측 기판의 형성방법Wherein the transparent electrode layer is formed of ITO.

상기 게이트 패턴 위에 게이트 절연막, 아몰퍼스 실리콘막 및 크롬막을 적층 한 다음 패터닝을 하되 2 단계 톤 노광을 이용하여 포토레지스트 패턴은 채널 영역에서는 중간 두께로, 소오스 드레인 전극 및 데이터 라인에서는 전체 두께를 남기는 단계,Stacking a gate insulating film, an amorphous silicon film, and a chromium film on the gate pattern, and patterning the photoresist pattern to a medium thickness in a channel region, and leaving the entire thickness in a source drain electrode and a data line by using two-step tone exposure;

상기 포토레지스트 패턴을 식각 마스크로 크롬막에 대한 식각을 실시하는 단계, Etching the chromium layer using the photoresist pattern as an etching mask;

상기 포토레지스트 패턴의 상층부를 에칭으로 제거하여 채널 영역을 개방하는 단계, Etching to remove the upper layer of the photoresist pattern to open the channel region,

상기 채널 영역의 크롬층을 식각 제거하여 채널을 완성하는 단계, Etching away the chromium layer of the channel region to complete the channel;

잔류 포토레지스트를 제거하는 단계,Removing residual photoresist,

적어도 데이터 라인을 포함하는 크롬 패턴 위에 알미늄 패턴을 형성하는 단계, Forming an aluminum pattern on at least a chrome pattern comprising a data line,

보호막을 적층하고 콘택부 및 패드부를 개방하는 단계 및 Stacking the protective film and opening the contact portion and the pad portion; and

투명 전극층으로 화소전극 패턴을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 액정표시장치의 TFT측 기판 형성방법.And forming a pixel electrode pattern with a transparent electrode layer.

제 7 항에 있어서,The method of claim 7, wherein

상기 아몰퍼스 실리콘막을 적층한 다음 불순물이 도핑된 도전성의 아몰퍼스 실리콘층을 더 적층하고, 상기 채널 영역에서 상기 크롬층을 제거할 때 상기 도전성의 아몰퍼스 실리콘층도 연속하여 제거하는 것을 특징으로 하는 액정표시장치의 TFT측 기판의 형성방법.Stacking the amorphous silicon film, and further stacking an amorphous amorphous silicon layer doped with impurities, and removing the conductive amorphous silicon layer continuously when the chromium layer is removed from the channel region. Method for forming a TFT-side substrate of the.

제 7 항 또는 제 8 항에 있어서,The method according to claim 7 or 8,

상기 크롬층 위에 패터닝되는 상기 알미늄층은 드레인 전극 및 소오스 전극 위에도 형성되며, 상기 투명 전극층으로는 IZO(Indium Zinc Oxide)를 사용하는 것을 특징으로 하는 액정표시장치의 TFT측 기판의 형성방법.The aluminum layer patterned on the chromium layer is formed on the drain electrode and the source electrode, and the indium zinc oxide (IZO) is used as the transparent electrode layer.

제 7 항 또는 제 8 항에 있어서,The method according to claim 7 or 8,

상기 알미늄층은 상기 소오스 전극 위에는 형성되지 않고 상기 투명 전극으로는 ITO를 사용하는 것을 특징으로 하는 액정표시장치의 TFT측 기판의 형성방법. And the aluminum layer is not formed on the source electrode, and ITO is used as the transparent electrode.

기판상에 형성된 게이트 라인, 게이트 전극, 게이트 패드를 포함하는 게이트 패턴, A gate pattern including a gate line, a gate electrode, and a gate pad formed on the substrate,

상기 게이트 패턴 위로 형성된 게이트 절연막, A gate insulating film formed over the gate pattern,

상기 게이트 절연막 위에 형성된 반도체층으로 이루어지는 액티브 패턴, An active pattern formed of a semiconductor layer formed on the gate insulating film,

상기 액티브 패턴 위로 제 1 금속층과 제 2 금속층이 차례로 적층되어 형성된 소오스 전극, 드레인 전극, 데이터 라인, 데이터 패드를 포함하는 소오스 드레인 전극 패턴, A source drain electrode pattern including a source electrode, a drain electrode, a data line, and a data pad formed by sequentially stacking a first metal layer and a second metal layer on the active pattern;

상기 소오스 드레인 전극 패턴 위로 형성되는 보호막층 및A passivation layer formed over the source drain electrode pattern;

상기 보호막층 위로 형성되는 화소전극 패턴을 구비하여 이루어지고, And a pixel electrode pattern formed over the passivation layer,

상기 보호막층에는 드레인 전극의 적어도 바깥쪽 일부 영역 및 인접한 부분 의 게이트 절연막 상면을 노출시키는 콘택홀이 형성되어 A contact hole is formed in the passivation layer to expose at least an outer portion of the drain electrode and an upper surface of the gate insulating layer of an adjacent portion.

상기 화소전극은 상기 일부 영역의 제 1 금속층이 노출된 상태의 드레인 전극 상면과 상기 인접된 부분의 게이트 절연막 상면을 덮으면서 전기적으로 접속되는 것을 특징으로 하는 액정표시장치의 박막트랜지스터.And the pixel electrode is electrically connected to cover a top surface of a drain electrode in a state where the first metal layer of the partial region is exposed and a top surface of a gate insulating layer of the adjacent portion.

제 11 항에 있어서,The method of claim 11,

상기 액티브 패턴을 형성하는 반도체층은 아몰퍼스 실리콘으로 형성되는 것임을 특징으로 하는 액정표시장치의 박막트랜지스터.The thin film transistor of the liquid crystal display device, wherein the semiconductor layer forming the active pattern is formed of amorphous silicon.

제 11 항에 있어서,The method of claim 11,

상기 반도체층은 아몰퍼스 실리콘층 위에 불순물이 도핑된 아몰퍼스 실리콘층을 적층한 것임을 특징으로 하는 액정표시장치의 박막트랜지스터.The semiconductor layer is a thin film transistor of a liquid crystal display device, characterized in that the amorphous silicon layer doped with an impurity doped on the amorphous silicon layer.

제 11 항 내지 제 13 항 가운데 어느 한 항에 있어서,The method according to any one of claims 11 to 13,

상기 게이트 패드 및 상기 데이터 패드는 위쪽의 절연성막이 모두 제거된 상태에서 상층의 알미늄 포함층을 제거하고 반사 금속 계열의 금속층 패드 위에 화소전극과 동일한 재질이 적층된 형태를 이루는 것임을 특징으로 하는 액정표시징차의 박막트랜지스터. The gate pad and the data pad are formed in such a manner that the upper portion of the insulating layer is removed, and the aluminum-containing layer on the upper layer is removed and the same material as the pixel electrode is stacked on the reflective metal layer pad. Thin film transistor.