KR100587024B1 - 3차원 적층형 마이크로 비지에이 패키지 - Google Patents

3차원 적층형 마이크로 비지에이 패키지

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Abstract

본 발명은 3차원 적층형 마이크로 비지에이 패키지에 관한 것으로, 연결테이프(17)를 이용하여 2개의 마이크로 비 지 에이 패키지를 서로 대향하도록 상,하측에 설치하고, 그 연결 테이프(17)에 내설된 인출패턴(16)의 노출단부에 솔더볼(19)을 부착하여 패키지를 완성함으로서, 고집적화에 의한 용량증대가 가능한 효과가 있다.

Description

3차원 적층형 마이크로 비지에이 패키지
본 발명 3차원 적층형 마이크로 비지에이 패키지에 관한 것으로, 특히 인출패턴이 내설된 연결 테이프를 이용하여 2개의 마이크로 비 지 에이 패키지를 적층구성하여 용이하게 용량을 증대할 수 있도록 하는데 적합한 3차원 적층형 마이크로 비지에이 패키지에 관한 것이다.
일반적으로 칩의 크기와 유사한 크기의 패키지를 제조하는 기술의 일환으로 개발된 패키지가 CSP(CHIP SIZE PACKAGE)이며, 이와 같은 CSP의 일종으로 마이크로 비 지 에이 패키지가 소개되고 있는 바, 이를 간단히 설명하면 다음과 같다.
도 1은 종래 마이크로 비지에 패키지의 구조를 보인 단면도로서, 도시된 바와 같이, 종래 마이크로 비 지 에이 패키지는 반도체 칩(1)과, 그 칩(1)의 상면에 접착제로 부착되어 있는 엘라스토머(2)와, 그 엘라스토머(2)의 상면에 부착되는 테이프형태의 서브스트레이트(3)과, 그 서브스트레이트(3)의 상면에 패터닝되어 있으며, 일단부가 칩(1)의 칩패드(1a)들에 각각 연결되어 있는 리드 패턴(4)들과, 상기 서브스트레이트(3)의 상면에 형성되어 있는 리드 패턴(4)에 형성된 랜드(4a)에 부착되도록 서브스트레이트(3)의 상측에 설치되는 솔더볼(5)들과, 상기 칩패드(1a)에 부착되는 리드 패턴(4)을 감싸도록 형성되는 인캡슐런트(6)으로 구성되어 있다.
상기와 같이 구성되어 있는 종래 마이크로 비 지 에이 패키지는 하면에 엘라스토머(2)가 부착되어 있고, 상면에 리드 패턴(4)들이 형성되어 있는 서브스트레이트(3)를 칩(1)의 상측에 위치시키고, 접착제(미도시)를 이용하여 엘라스토머(2)의 하측에 칩(1)을 고정부착한다.
그런 다음, 상기 리드 패턴(4)의 일정부분을 칩(1)의 칩패드(1a)에 부착함과 동시에 절단하고, 그 부착된 리드 패턴(4)의 주변에 인캡슐런트(6)를 포팅한 다음 경화시킨다.
그런 다음, 리드 패턴(4)의 랜드(4a)에 접속될 수 있도록 상기 서브스트레이트(3)의 상면에 솔더볼(5)들을 고정부착하고, 상기 서브스트레이트(3)의 외측부분을 일정크기로 절단하여 하나의 패키지(7)를 완성한다.
그러나, 상기와 같은 종래 마이크로 비 지 에이 패키지(7)는 소형화는 어느 정도 실현되었으나 적층에 의한 고밀도 집적이 불가능한 문제점이 있었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 단품 패키지를 용이하게 적층구성할 수 있도록 하여, 고집적화에 따른 용량증대가 가능한 적층형 마이크로 비 지 에이 패키지를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 3차원 적층형 마이크로 비지에이 패키지는 일정간격으로 두고 칩패드들이 형성된 표면이 마주하도록 상,하측에 설치되는 상,하부 반도체 칩과, 상기 상,하부 반도체 칩들의 내측면에 각각 부착되어 있는 상,하부 엘라스토머와, 상기 상,하부 엘라스토머의 내측면에 부착되어 있는 상,하부 서브스트레이트와, 상기 상,하부 서브스트레이트들의 상면에 일단부가 패터닝되고 타단부는 상기 상,하부 반도체 칩의 표면에 형성된 칩패드들에 각각 부착되어 있는 패턴 리드들과, 상기 패턴 리드들의 주변에 포팅되는 상,하부 인캡슐런트와, 상기 상,하부 서브스트레이트의 사이에 개재되며 내부에 일측면으로 인출된 인출패턴들이 내설되어 있는 연결테이프와, 상기 인출패턴에 연결되도록 상기 연결테이프에 형성된 연결공들에 채워져서 상기 상,하부 서브스트레이트에 각각 형성된 상기 패턴 리드들을 전기적으로 연결하는 연결 핀들과, 상기 연결테이프와 전기적으로 연결되면서 상기 상,하부 반도체 칩의 측면으로 인출된 인출패턴들의 단부에 각각 고정부착되는 솔더볼들을 구비한다.
이하, 상기와 같이 구성되어 있는 본 발명 3차원 적층형 마이크로 비지에이 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명 3차원 적층형 마이크로 비지에이 패키지의 구조를 보인 단면도이고, 도 3은 본 발명에 따른 연결 테이프의 구성을 보인 평면도 및 측면도이며, 도 4는 도 3의 A-A'를 절취하여 보인 단면도이다.
도시된 바와 같이, 본 발명 3차원 적층형 마이크로 비지에이 패키지는 일정간격으로 두고 상,하측에 상,하부 반도체 칩(11)(11')이 설치되어 있고, 그 상,하부 반도체 칩(11)(11')들의 내측면에 각각 접착제(미도시)로 상,하부 엘라스토머(12)(12')가 부착되어 있으며, 그 상,하부 엘라스토머(12)(12')의 내측면에는 각각 테이프 형태의 상,하부 서브스트레이트(13)(13')가 부착되어 있다.
그리고, 상기 상,하부 서브스트레이트(13)(13')들의 상면에는 일단부가 패터닝되어 부착되고 타단부는 상기 상,하부 칩(11)(11')의 칩패드(11a)(11a')들에 각각 부착되도록 패턴 리드(14)(14')들이 설치되어 있고, 그 패턴 리드(14)(14')들의 주변에 는 상,하부 인캡슐런트(15)(15')가 각각 형성되어 있으며, 상기 상,하부 서브스트레이트(13)(13')의 사이에는 내부에 일측면으로 인출된 인출패턴(16)들이 내설되어 있는 연결테이프(17)가 개재되어 있다.
또한, 상기 인출패턴(16)에 연결되도록 연결테이프(17)에 형성된 연결공(17a)들에는 상,하부 서브스트레이트(13)(13')에 각각 형성된 패턴 리드(14)(14')들을 전기적으로 연결하는 연결 핀(18)들이 채워져 있고, 상기 연결테이프(17)의 측면으로 인출된 인출패턴(16)들의 단부에는 각각 솔더볼(19)들이 고정부착되어 있다.
도 3과 도 4에 도시된 바와 같이, 상기 연결테이프(17)에 형성된 연결공(17a)에는 연결 핀(18)들과 접속될 수 있는 상기 인출패턴(16)에 일체로 연결된 접속 링(16a)가 형성되어 있다.
상기와 같이 구성되어 있는 본 발명 3차원 적층형 마이크로 비지에이 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 다이본딩공정→리드본딩공정→포팅공정→솔더볼 어태치공정을 거쳐서 도 5a와 같이 1개의 마이크로 비 지 에이 패키지(20)를 완성한다.
그런 다음, 상기와 같이 완성된 1개의 마이크로 비 지 에이 패키지(20) 상면에 연결테이프(17)를 얹어놓되 연결테이프(17)에 형성된 연결공(17a)에 솔더볼(21)들이 각각 삽입되도록 도 5b와 같이 연결테이프(17)를 얼라인 하여 위치시킨다.
그런 다음, 상기와 같이 설치된 연결테이프(17)의 상측에 도 5c와 같이 솔더볼만 부착되지 않는 다른 1개의 마이크로 비 지 에이 패키지(20')를 뒤집어서 얹어 놓되 연결테이프(17)에 형성된 연결공(17a)의 상측에 패턴리드(14)들의 단부가 각각 위치되도록 한다.
상기와 같이 2개의 패키지(20)(20')가 연결테이프(17)의 상,하측에 위치된 상태에서 리플로우 노를 통과시키면 솔더볼(21)들이 용융되며 연결공(17a)들에 각각 채워져서 도 5d와 같이 측면은 인출패턴(16)에 연결되고, 상,하측은 패턴리드(14)(14')들에 연결되며, 형상이 원형 바 타입으로된 연결 핀(18)들이 형성된다.
상기와 같이 연결 핀(18)들을 형성한 다음에는 연결테이프(17)의 측면에 노출된 인출패턴(16)들의 노출단부에 솔더볼(19)들을 고정부착하여 3차원 적층형 마이크로 비지에이 패키지(22)를 완성한다.
도 6은 4개의 마이크로 비 지 에이 패키지가 적층된 상태를 보인 것으로, 도시된 바와 같이, 2개의 3차원 적층형 마이크로 비지에이 패키지(22)(22')를 연결볼(23)로 연결하고, 그 연결볼(23)에 연결되도록 2개의 3차원 적층형 마이크로 비지에이 패키지(22)(22')에 각각 연결패턴(미도시)을 형성하고, 그 3차원 적층형 마이크로 비지에이 패키지(22)(22')들 사이의 상,하측에는 지지대(24)를 위치시켜서 패키지(22)(22')들이 균형을 유지할 수 있도록 하여 4개의 마이크로 비 지 에이 패키지를 적층연결하는 것도 가능하다.
이상에서 상세히 설명한 바와 같이, 본 발명 3차원 적층형 마이크로 비지에이 패키지는 연결테이프를 이용하여 2개의 마이크로 비 지 에이 패키지를 서로 대향하도록 상,하측에 설치하고, 그 연결 테이프에 내설된 인출패턴의 노출단부에 솔더볼을 부착하여 패키지를 완성함으로서, 고집적화에 의한 용량증대가 가능한 효과가 있다.
도 1은 종래 마이크로 비 지 에이 패키지를 보인 단면도.
도 2는 본 발명 3차원 적층형 마이크로 비지에이 패키지의 구조를 보인 단면도.
도 3은 본 발명에 다른 연결 테이프의 구성을 보인 평면도 및 측면도.
도 4는 도 3의 A-A'를 절취하여 보인 단면도.
도 5a 내지 도 5d는 본 발명 3차원 적층형 마이크로 비지에이 패키지의 제조순서를 보인 단면도.
도 6은 4개의 마이크로 비 지 에이 패키지가 적층된 상태를 보인 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11,11' : 상,하부 반도체 칩 11a,11a' : 칩패드
12,12' : 상,하부 엘라스토머 13,13' : 상,하부 서브스트레이트
14,14' : 패턴 리드 15,15' : 상,하부 인캡슐런트
16 : 인출패턴 16a : 접속 링
17 : 연결테이프 17a : 연결공
18 : 연결 핀 19 : 솔더볼

Claims (2)

  1. 일정간격으로 두고 칩패드들이 형성된 표면이 마주하도록 상,하측에 설치되는 상,하부 반도체 칩과,
    상기 상,하부 반도체 칩들의 내측면에 각각 부착되어 있는 상,하부 엘라스토머와,
    상기 상,하부 엘라스토머의 내측면에 부착되어 있는 상,하부 서브스트레이트와,
    상기 상,하부 서브스트레이트들의 상면에 일단부가 패터닝되고 타단부는 상기 상,하부 반도체 칩의 표면에 형성된 칩패드들에 각각 부착되어 있는 패턴 리드들과,
    상기 패턴 리드들의 주변에 포팅되는 상,하부 인캡슐런트와,
    상기 상,하부 서브스트레이트의 사이에 개재되며 내부에 일측면으로 인출된 인출패턴들이 내설되어 있는 연결테이프와,
    상기 인출패턴에 연결되도록 상기 연결테이프에 형성된 연결공들에 채워져서 상기 상,하부 서브스트레이트에 각각 형성된 상기 패턴 리드들을 전기적으로 연결하는 연결 핀들과,
    상기 연결테이프와 전기적으로 연결되면서 상기 상,하부 반도체 칩의 측면으로 인출된 인출패턴들의 단부에 각각 고정부착되는 솔더볼들을 구비하여서 구성되는 것을 특징으로 하는 3차원 적층형 마이크로 비지에이 패키지.
  2. 제 1항에 있어서, 상기 연결공의 내측에는 인출패턴에 일체로 연결된 접속링이 설치되어 있는 것을 특징으로 하는 3차원 적층형 마이크로 비지에이 패키지.
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