KR100583346B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역을 구비한 반도체 층, 반도체 층의 적어도 채널 영역, 소스 영역 및 드레인 영역 상에 형성된 게이트 절연막, 및 게이트 절연막을 통해 채널 영역과 대향하도록 형성된 게이트 전극을 포함하는 적어도 하나의 박막 트랜지스터를 구비한다. 반도체 층의 적어도 일부는, 결정화를 촉진하는 촉매 원소를 포함하고, 또한 반도체 층은 채널 영역 또는 소스 영역 및 드레인 영역보다 고농도의 촉매 원소를 포함하는 게터링 영역을 더 포함한다. 게터링 영역상의 게이트 절연막의 두께는 소스 영역 및 드레인 영역위의 게이트 절연막의 두께보다 작거나 또는 게이트 절연막은 게터링 영역 상에는 형성되지 않는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도1a 내지 1h는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도2a 내지 2h는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도3a 내지 3f는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나탄내 단면도이다.
도4a 내지 4e는 본 발명의 실시예에 따른 반도체 장치의 (도3f에서 계속되는) 제조 공정을 나타낸 단면도이다.
도5a 내지 5f는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도6a 내지 6e는 본 발명의 실시예에 따른 반도체 장치의 (도5f에서 계속되는) 제조 공정을 나타낸 단면도이다.
도7a 내지 7f는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도8a 내지 8e는 본 발명의 실시예에 따른 반도체 장치의 (도7f에서 계속되 는) 제조 공정을 나타낸 단면도이다.
도9a 내지 9f는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도10a 내지 10e는 본 발명의 실시예에 따른 반도체 장치의 (도9f에서 계속되는) 제조 공정을 나타낸 단면도이다.
도11a 내지 11f는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도12a 내지 12e는 본 발명의 실시예에 따른 반도체 장치의 (도11f에서 계속되는) 제조 공정을 나타낸 단면도이다.
도13a 내지 13f는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도14a 내지 14e는 본 발명의 실시예에 따른 반도체 장치의 (도13f에서 계속되는) 제조 공정을 나타낸 단면도이다.
도15a 내지 15e는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도16a 내지 16d는 본 발명의 실시예에 따른 게터링 영역의 다른 배치 예를 나타낸 도면이다.
도17a 및 17b는 본 발명의 실시예에 따른 게터링 영역의 또 다른 배치 예를 나타낸 도면이다.
도18a 및 18b는 본 발명의 실시예에 따른 반도체 장치의 구성을 각각 나타낸 도면이다.
도19는 인의 도핑 프로파일을 나타낸 그래프이다.
도20a 내지 20c는 본 발명에 의해 얻어지는 결정질 반도체 막에서의 결정 배향 상태를 나타내는 도면이다.
본 발명은 박막 트랜지스터(TFT)를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 비정질 반도체 막을 결정화하여 얻어진 결정질 반도체 막으로 반도체층(활성 영역)이 형성된 박막 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 액티브 매트릭스형 액정 표시 장치, 유기 EL 표시 장치, 밀착형 이미지 센서, 및 삼차원 IC에 적절하게 이용될 수 있다.
최근, 대형의 고해상도를 가진 액정 표시 장치 및 유기 EL 표시 장치, 고속으로 동작하고 고해상도를 가진 밀착형 이미지 센서, 삼차원 IC등의 실현을 목적으로, 글라스 기판 등의 절연 기판 또는 절연 막 위에 고성능 반도체 소자를 형성하기 위한 시도가 행해지고 있다. 특히, 동일 기판 상에 화소부와 구동 회로가 설치된 액정 표시 장치는 퍼스널 컴퓨터(PC)의 모니터로서 뿐만 아니라, 일반 가정에도 응용되고 있다. 예컨대, CRT(Cathode-ray Tube) 대신에, 텔레비전으로서 액정 디스플레이가 사용되고, 가정 오락용으로서 영화 관람 및 비디오 게임을 행하는 등 의 용도로 프론트 프로젝터가 일반 가정에 도입되고 있다. 따라서, 액정 표시 장치의 시장 규모는 크게 증가되고 있다. 또한, 글라스 기판 위에 메모리 회로 및 클록 발생 회로 등의 로직 회로를 내장한 시스템 온 패널 장치도 활발하게 개발되고 있다.
고해상도 화상 표시를 행하기 위해 화소에 기입되는 정보량이 증가되고, 그 정보는 단시간에 기입되어야 한다. 그렇지 않으면, 고세밀 표시를 위한 방대한 정보량을 가진 동화상을 표시하는 것은 불가능하다. 따라서, 구동 회로에 사용되는 TFT는 고속 동작이 요구되고 있다. 고속 동작을 실현하기 위해서는, 높은 전계 효과 이동도를 얻을 수 있는 양질의 결정성을 갖는 결정질 반도체 층을 사용하는 TFT를 형성하도록 요구된다.
본 발명자는 글라스 기판 상에서 양호한 결정질 반도체 층을 얻는 방법을 개발하였다. 이 방법에서는, 비정질 반도체 층에 결정화를 촉진하는 작용을 갖는 금속 원소를 첨가한 후, 가열처리를 행한다. 이 방법에 의해, 종래의 다른 방법보다 저온 및 단시간의 가열처리를 통해 결정 배향성이 균일한 양호한 반도체 막이 얻어질 수 있다.
그러나, 촉매 원소를 사용하여 얻어진 결정질 규소막이 그대로 TFT의 반도체 층으로 사용될 때, 상기 TFT는 오프 상태 전류가 돌발적으로 증가하는 문제가 있다. 촉매 원소가 반도체 막에서 불규칙적으로 편석되고, 상기 편석은 결정 립계에서 현저하게 된다. 상기 촉매 원소의 편석은, 전류의 리크 경로를 형성하게 되고, 이로써 오프 상태 전류의 돌발적인 증가를 일으키게 되는 것으로 생각된다. 따라 서, 결정질 규소 막의 형성 후, 촉매 원소를 반도체 막 외측으로 이동시킴에 의해 반도체 막의 촉매 원소 농도를 감소시킬 필요가 있다. 이하, 촉매 원소를 제거하는 공정을 "게터링 공정"이라 한다. 또한, 촉매 원소를 이동시키는(끌어당기는) 작용을 "게터링 작용"이라 하고, 촉매 원소를 끌어당기는 작용을 갖는 원소를 "게터링 원소"라 한다.
여러 가지 타입의 게터링 공정 및 게터링 방법이 제안되어 있다.
예컨대, 일본 공개 특허 공보 제1996-213317호에서는, 촉매 원소를 사용하여 결정화된 규소 재료에 비정질화된 영역을 형성하고, 그 규소 재료에 가열처리를 행하여, 비정질화된 영역의 격자 결함으로 촉매 원소를 이동(게터링)시키는 기술을 기재하고 있다. 상기 일본 공개 특허 공보 제1996-213317호에서는, TFT의 소스/드레인 영역을 게터링 영역으로서 사용하여 제조 공정을 간략화하려고 시도하고 있다. 그러나, 상기 방법은 비정질 영역이 그대로 소스/드레인 영역으로서 기능하지 않기 때문에, 레이저광 등을 사용하여 소스/드레인 영역을 활성화하는 부가 공정이 필요하게 된다.
일본 공개 특허 공보 제1996-330602호에서는 인의 게터링 작용을 이용하는 방법을 기재하고 있다. 이 방법에서는, 촉매 원소를 이용하여 결정화된 규소 재료에 의해 활성 영역(반도체 층)이 형성되고, n채널형 TFT의 소스/드레인 영역은 인으로 도핑되고, p채널형 TFT의 소스/드레인 영역은 인 및 인보다 고농도의 보론으로 도핑된다. 다음에, 가열처리를 행함으로써, 소스/드레인 영역에 촉매 원소를 게터링한다.
일본 공개 특허 공보 제1998-270363호에서는, 촉매 원소를 이용하여 결정화된 규소 재료의 일부분에 대해 인 등의 주기율표 5B족 원소를 선택적으로 도입하고, 기판의 왜곡점을 초과하지 않는 온도로 규소 재료를 가열처리함으로써 주기율표 5B족 원소가 도입된 영역(게터링 영역)으로 촉매 원소를 이동(게터링)시키는 기술을 기재하고 있다. 상기 일본 공개 특허 공보 제1998-270363호에 따르면, 섬모양 반도체 층(TFT 활성 영역) 외측에 게터링 영역을 형성하고, 게터링 영역을 열처리한 후, 게터링 영역을 제거한다. 다음, 촉매 원소의 농도가 저하된 영역(이하, "저농도 영역"이라 함)을 이용하여 반도체 소자(TFT)의 활성 영역을 형성하고 있다.
상기 3개의 특허 공보에 기재되어 있는 기술을 포함한 종래의 게터링 공정에서는, 게터링을 위한 공정 부가에 의한 제조 프로세스의 복잡화 및 제조 비용의 증가 등의 여러 가지 문제가 있다. 이러한 문제들의 하나의 해결책으로서, TFT의 반도체 층의 전체에서 촉매 원소를 제거하는 대신에, 반도체 층의 소스/드레인 영역으로 되는 영역으로 촉매 원소를 이동시켜서, 채널 영역에서 촉매 원소를 제거하는 방법이 고려된다. 그러나, 본발명자가 여러 가지로 검토한 결과, 상기 특허 공보들에 기재되어 있는 기술에는 이하의 문제가 있는 것을 알았다.
일본 공개 특허 공보 제1996-330602호 및 일본 공개 특허 공보 제1998-270363호에서와 같이, 촉매 원소를 이동시키는 작용을 갖는 주기율표 제5B족에 속하는 원소를 규소 막으로 도입한 경우에는, 그 영역에서의 촉매 원소에 대한 고용도가 증가하여, 촉매 원소 게터링이 행해진다(제1 게터링 작용). 이에 대해, 상기 일본 공개 특허 공보 제1996-213317호에서는, 촉매 원소를 트랩하는 국소적인 편석 사이트로서 비정질 영역의 격자 결함을 이용하여 게터링을 행한다(제2 게터링 작용). 결정질 영역에서 보다 비정질 영역에서 촉매 원소의 자유 에너지가 낮기 때문에, 촉매 원소가 비정질 영역으로 확산하기 쉽게된다.
게터링 영역의 게터링 능력을 증가시키기 위해서는, 상기 제1 게터링 작용과 제2 게터링 작용의 효과를 충분하게 하는 것이 필요하다. 그러나, 박막 트랜지스터의 소스 영역이나 드레인 영역에서 이를 성취하기는 어렵다. 왜냐하면, 게터링 효율을 증가시키기는 효과적인 방법은 게터링 영역으로서 기능하는 소스 영역 및 드레인 영역으로 다량의 게터링 원소를 도입하고, 그 영역을 비정질화하는 것이다. 그러나, 그와 같은 상태가 되면, 소스 영역 및 드레인 영역의 저항치가 크게 증대하여, 소스 영역 및 드레인 영역으로서 기능하기 힘들기 때문이다.
다량의 게터링 원소를 결정질 반도체 층의 영역으로 이온 주입하면, 주입된 영역의 결정은 파괴되고 그 영역은 비정질화된다. 이 비정질화 프로세스는 반도체 층의 상부면에서 개시되어, 반도체 층의 하부면까지 완전하게 비정질화되면, 그 후, 가열처리를 해도 반도체 층의 결정은 회복되지 않는다. 소스 영역 및 드레인 영역을 게터링 영역으로 사용하는 종래의 방법에서는, 다음의 가열처리에 의해 이온 도핑된 영역의 결정성을 적어도 어느 정도 회복시켜서 그 영역의 저항을 감소시킬 필요가 있다. 따라서, 이와 같은 방법에서는, 다량의 게터링 원소를 주입하여 게터링 효율을 증가시키는 것이 어렵고, 후에 결정성을 회복할 수 있는 최대 레벨 위로 주입량을 증가시킬 수 없다. 한편, 게터링 원소의 주입량이 적으면, 충분한 게터링 능력을 얻을 수 없다. 따라서, 게터링 원소의 주입량을 적절하게 제어하는 것이 가장 어려운 문제이다. 드라이버(구동 회로) 일체형의 액정 표시 장치에 대해 이와 같은 기술을 실제로 적용하면, 기판 상의 일부의 영역에서는, 소스 영역 및 드레인 영역이 비정질화하여 고저항으로 됨으로써, TFT의 온 특성이 불량으로 되고, 그에 따라 드라이버 불량이 발생한다. 일부 다른 영역에서는, 게터링 원소의 도입량이 불충분하기 때문에, 게터링 부족이 발생되어, 오프 동작시의 리크 전류가 증가됨으로써, 라인 결함 및 점 결함이 발생한다. 이로써, 상기 방법에서는 프로세스 마진이 매우 적고, 양산에 적용하기가 어렵다.
상기 일본 공개 특허 공보 제1996-213317호에서는, 비정질 영역이 그대로 소스/드레인 영역으로서 기능하지 않기 때문에, 레이저광 등을 사용하여 소스/드레인 영역을 활성화하는 부가 공정을 필요로 한다. 그러나, 레이저 조사 장치는 고가이고 장치 구조가 복잡하며, 유지 보수성도 좋지 않기 때문에, 결과적으로 제조 비용이 증가함과 동시에, 제품 수율을 감소시키는 원인으로 된다. 또 한, 레이저 조사 프로세스 만으로는, 채널 영역과 소스/드레인 영역 사이의 접합부에서 발생되는 결정 결함을 회복시킬 수 없어서, 신뢰성의 악화 및 오프 동작시의 리크 전류의 증대 등을 나타낸다.
또한, 본 발명자들은 실제로 이러한 방법들을 이용하여 실험을 행하였고, 그때 제조된 TFT 소자는, 0.1% 정도의 결함율로 TFT 오프시의 리크 전류가 큰 레벨을 갖게 되는 불량한 TFT로 되었다. 또한, 상기 불량 TFT에서의 원인을 해석하여, 채널 영역과 드레인 영역 사이의 접합부에서 촉매 원소에 의한 실리사이드 화합물이 존재하고 있는 것을 확인하였다. 따라서, 상기 공보들의 종래의 기술에서는, 촉매 원소가 충분히 게터링되지 않고 있다. 고성능 TFT를 일부 확률적으로 제조할 수 있다 하더라도, 불량 비율이 높고 신뢰성도 낮아서, 양산에 적용할 수 없다.
이와 같은 촉매 원소에 의한 TFT 오프 동작시의 리크 전류의 증가는 채널 영역과 드레인 영역 사이의 접합부에 존재하는 촉매 원소의 편석에 의해 주로 발생된다. 소스 영역 및 드레인 영역을 게터링 영역으로서 사용하는 방법에서는, 채널 영역 및 소스/드레인 영역 사이의 접합부는, 게터링 영역과 비게터링 영역 사이의 접합부이기도 하다. 따라서, 이와 같은 게터링 방법에서는, 촉매 원소에 의한 TFT 오프 동작시의 리크 전류 증가를 완전하게 방지하는 것은 어렵다.
또한, 상기 일본 공개 특허 공보 제1996-213317호에 따르면, 비정질게터링 영역(소스 영역 및 드레인 영역)을 최종적으로 결정화시킨다. 그 후의 게터링 작용은 작아지게 되어, 가열처리에서 일단 이동된 촉매 원소가, 그 후의 공정에서 역류(채널 영역으로 확산)하는 일이 있다. 또한, 제조 공정 중에 그러한 촉매 원소의 역류가 방지되도록 하여도, TFT의 구동에 적지 않은 열이 발생하고, 일단 게터링 영역으로 이동된 촉매 원소는, TFT 구동 시에 채널 영역으로 역류하게 되어, 신뢰성에 문제가 발생된다. 따라서, TFT의 활성 영역(반도체 층)에 게터링 영역을 제공하는 경우에, 그 영역은 TFT 완성 후에도 마찬가지의 게터링 상태를 유지하여, 게터링 공정 중에 동일 레벨의 게터링 능력을 유지하도록 함이 바람직하다.
또한, 일본 공개 특허 공보 제1998-270363호에서와 같은 방법에서는, 섬모양 반도체 층(TFT 활성 영역) 외측에 게터링 영역을 형성하고, 촉매 원소를 게터링한 후에는 게터링 영역을 제거하여, 제조된 TFT에는 게터링 영역이 존재하지 않기 때 문에, TFT 구동 시에 촉매 원소가 채널 영역으로 역류하게 되어, 신뢰성에 문제가 발생된다.
또한, 상기 일본 공개 특허 공보 제1998-270363호에서는, 섬모양 반도체 층의 외측에 게터링 영역을 형성하기 때문에, 마스크의 형성, 게터링 원소의 주입 공정, 게터링을 위한 열처리 공정 등이 부가적으로 필요하게 된다. 또한, 게터링에 필요한 거리가 비교적 길어지기 때문에, 게터링을 위한 열처리에 장시간을 필요로 하거나, 충분한 게터링 효율이 얻어지지 않게 될 수 있다.
따라서, 본 발명의 목적은 양질의 결정질 반도체 막 및 양호한 특성을 갖는 TFT(반도체 소자)를 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 다른 목적은 제조 공정을 증가시키지 않고 저 비용으로 그와 같은 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 반도체 장치는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역을 가진 반도체 층, 상기 반도체 층의 적어도 채널 영역, 소스 영역 및 드레인 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막을 통해 상기 채널영역에 대향하도록 형성된 게이트 전극을 구비하는 적어도 하나의 박막 트랜지스터를 포함하며, 상기 반도체 층의 적어도 일부는 결정화를 촉진하는 촉매 원소를 포함하고, 상기 반도체 층은 상기 채널 영역 또는 상기 소스 영역 및 드레인 영역보다 고농도의 촉매 원소를 갖는 게터링 영역을 더 포함하고, 상기 게터링 영역 상의 상기 게이트 절연막의 두께는 상기 소스 영역 및 드레인 영역상의 상기 게이트 절연막의 두께보다 얇거나, 또는 상기 게이트 절연막은 상기 게터링 영역 상에는 형성되지 않는다.
바람직한 실시예에서, 상기 반도체 층은 비정질 영역을 더 포함하고, 상기 게터링 영역의 적어도 일부는 상기 비정질 영역에 형성된다.
바람직한 실시예에서, 상기 게터링 영역의 적어도 일부는 상기 결정질 영역에 형성된다.
바람직한 실시예에서, 상기 결정질 영역에 형성되어 있는 상기 게터링 영역의 적어도 일부는 상기 채널 영역 또는 상기 소스 영역 및 드레인 영역 보다 비정질 성분은 많이 포함하고, 결정질 성분은 적게 포함한다.
바람직한 실시예에서, 반도체 장치는 p채널형 박막 트랜지스터 및 n채널형 박막 트랜지스터를 포함하며, 상기 적어도 하나의 박막 트랜지스터는 상기 p채널형 박막 트랜지스터이다.
바람직한 실시예에서, 반도체 장치는 p채널형 트랜지스터 및 n채널형 트랜지스터를 포함하며, 상기 적어도 하나의 박막 트랜지스터는 상기 n채널형 박막 트랜지스터이다.
바람직한 실시예에서, 상기 적어도 하나의 박막 트랜지스터는 p채널형 박막 트랜지스터 및 n채널형 박막 트랜지스터를 포함한다.
바람직한 실시예에서, 상기 게터링 영역은 상기 적어도 하나의 박막 트랜지스터의 동작 시에 전자 또는 정공이 이동하는 영역 외측에 형성된다.
바람직한 실시예에서, 상기 게터링 영역은 상기 채널 영역에 인접하지 않도 록 형성된다.
바람직한 실시예에서, 반도체 장치는 상기 적어도 하나의 박막트랜지스터에 접속된 배선을 더 포함하며, 상기 게터링 영역은 상기 반도체 층의 외연부에 형성되어 있고, 상기 배선은 소스 영역 또는 드레인 영역의 적어도 일부의 영역에 전기적으로 접속되어 있고, 상기 게터링 영역에는 상기 배선이 접속되어 있지 않다.
바람직한 실시예에서, 반도체 장치는 상기 적어도 하나의 박막 트랜지스터에 접속된 배선을 더 포함하고, 상기 게터링 영역은 상기 반도체 층의 외연부에 형성되어 있고, 상기 배선은 소스 영역 또는 드레인 영역의 적어도 일부 및 상기 게터링 영역의 일부에 전기적으로 접속되어 있다.
바람직한 실시예에서, 상기 적어도 하나의 박막트랜지스터는 n채널형 박막 트랜지스터를 포함하고, 상기 n채널형 박막 트랜지스터의 게터링 영역은 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소를 상기 소스 영역 또는 드레인 영역보다 고농도로 포함한다.
바람직한 실시예에서, 상기 게터링 영역은 촉매 원소를 끌어당기는 작용을 갖는 게터링 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 영역은 상기 게터링 원소로서, n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소 및 p형 도전성을 부여하는 주기율표 제3B족에 속하는 불순물 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 영역은, 1×1019∼1×1021/cm3의 농도로 상 기 n형 도전성을 부여하는 불순물 원소 및 1.5×1019∼3×1021/cm3의 농도로 상기 p형 도전성을 부여하는 불순물 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 원소는, Ar, Kr 및 Ⅹe로 이루어지는 그룹으로부터 선택되는 적어도 하나의 희가스 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 영역에서의 적어도 하나의 희가스 원소의 농도는 1×1019∼3×1021atoms/cm3이다.
바람직한 실시예에서, 상기 촉매 원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 이루어지는 그룹에서 선택된 적어도 하나의 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 영역에서의 촉매 원소의 농도는 5×1018atoms/cm3 이상이다.
바람직한 실시예에서, 상기 게이트 전극은 W, Ta, Ti 및 Mo로 이루어지는 그룹에서 선택된 적어도 하나의 금속 원소를 포함한다.
바람직한 실시예에서, 상기 결정질 영역은 채널 영역 및 소스 영역 사이의 접합부 및/또는 채널 영역 및 드레인 영역 사이의 접합부에 LDD 영역을 더 포함한다.
본 발명의 반도체 장치의 제조 방법은 : 비정질 반도체 막의 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 공정; 상기 비정질 반도체 막에 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 공정; 상기 반도 체 막을 패터닝하여 상기 결정질 영역을 포함하는 섬모양 반도체 층을 형성하는 공정; 상기 섬모양 반도체 층 위에 게이트 절연막을 형성하는 공정; 상기 섬모양 반도체층의, 채널 영역, 소스 영역 및 드레인 영역이 형성되는 영역 외측에 위치하는 상기 게이트 절연막의 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정; 상기 섬모양 반도체 층위의 상기 게이트 절연막이 박막화 또는 제거된 영역에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성하는 공정; 상기 섬모양 반도체 층의 결정 영역에 소스 영역 및 드레인 영역을 형성하기 위해 불순물을 도핑하는 공정; 및 제2 가열 처리를 행함에 의해 상기 섬모양 반도체 층의 촉매 원소의 적어도 일부를 상기 게터링 영역으로 이동시키는 공정을 포함한다.
바람직한 실시예에서, 상기 섬모양 반도체 층은 비정질 영역을 더 포함하고, 상기 게터링 영역의 적어도 일부는 상기 비정질 영역에 형성된다.
바람직한 실시예에서, 상기 게터링 영역의 적어도 일부는 상기 결정질 영역에 형성된다.
바람직한 실시예에서, 상기 불순물 도핑 공정은 상기 제2 가열처리를 실행하기 전에, n형 불순물 및/또는 p형 불순물을 도핑하는 공정을 포함한다.
바람직한 실시예에서, 상기 게터링 영역을 형성하는 공정은 촉매 원소를 끌어당기는 작용을 갖는 게터링 원소를 상기 섬모양 반도체 층에 도핑하는 공정을 포함한다.
바람직한 실시예에서, 상기 불순물 도핑 공정의 적어도 일부는 상기 게터링 원소 도핑 공정 전에 실행된다.
바람직한 실시예에서, 상기 불순물 도핑 공정의 적어도 일부는 상기 게터링 원소 도핑 공정 후에 실행된다.
바람직한 실시예에서, 상기 불순물 도핑 공정의 적어도 일부는 상기 게터링 원소 도핑 공정과 동시에 실행된다.
바람직한 실시예에서, 상기 게터링 원소 도핑 공정은, 상기 게이트 절연막이 박막화 또는 제거된 섬모양 반도체층의 영역을 게터링 원소로 선택적으로 도핑함에 의해 실행된다.
바람직한 실시예에서, 상기 게터링 원소 도핑 공정은, 상기 게이트 절연막이 박막화 또는 제거된 섬모양 반도체층의 영역에, 상기 소스 영역 및 드레인 영역보다 높은 농도로 게터링 원소를 도핑하는 공정을 포함한다.
바람직한 실시예에서, 상기 게터링 원소는 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 원소는 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소 및 p형 도전성을 부여하는 주기율표 제3B족에 속하는 불순물 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 원소는, Ar, Kr 및 Ⅹe로 이루어지는 그룹으로부터 선택된 적어도 하나의 원소를 포함한다.
바람직한 실시예에서, 상기 게터링 영역에서의 게터링 원소의 농도는 1×1019∼3×1021atoms/cm3이다.
바람직한 실시예에서, 상기 게터링 영역 형성 공정은 상기 게이트 절연막이 박막화 또는 제거된 상기 섬모양 반도체 층의 영역을 상기 소스 영역 및 드레인 영역보다 높은 정도로 비정질화하는 공정을 포함한다.
바람직한 실시예에서, 상기 게터링 영역은, 전자 또는 정공이 이동하는 영역 외측의 상기 섬모양 반도체 층에 형성된다.
바람직한 실시예에서, 상기 게터링 영역은, 소스 영역 및/또는 드레인 영역과 인접하고, 또한 채널 영역과는 인접하지 않도록 형성된다.
바람직한 실시예에서, 상기 제2 가열처리 공정 후, 적어도 상기 소스 영역 또는 드레인 영역의 일부를 포함하는 영역과 접촉하는 배선을 형성하는 공정을 더 포함한다.
본 발명의 반도체 장치의 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 공정; 상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 공정; 상기 반도체 막을 패터닝하여 각각 상기 결정질 영역을 포함하는 복수의 섬모양 반도체 층을 형성하는 공정; 상기 각각의 섬모양 반도체 층상에 게이트 절연막을 형성하는 공정; 상기 각각의 섬모양 반도체 층상의 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정; 상기 복수의 섬모양 반도체 층의 적어도 하나의, 소스 영역 및 드레인 영역이 형성된 영역 외측에 위치하고, 상기 게이트 전극이 형성되지 않은 영역에 위치한 상기 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정; 상기 복수의 섬모양 반도체 층의 각각에 소스 영역 및 드레인 영역을 형성하고 상기 적어도 하나의 섬모양 반도체 층의, 상기 게이트 절연막이 박막화 또는 제거된 영역에 상기 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성하기 위한 도핑 프로세스를 실행하는 공정; 및 제2 가열처리를 행함에 의해 상기 적어도 하나의 섬모양 반도체 층의 촉매 원소 중 적어도 일부를 상기 게터링 영역으로 이동시키는 공정을 포함한다.
바람직한 실시예에서, 상기 섬모양 반도체 층은 비정질 영역을 더 포함하고, 상기 게터링 영역의 적어도 일부는 상기 비정질 영역에 형성된다.
바람직한 실시예에서, 상기 게터링 영역의 적어도 일부는 결정질 영역에 형성된다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 도핑 공정은 : 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 및 드레인 영역이 형성되는 영역 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에 n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정; 및 상기 n형 도핑 공정 후, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정을 포함한다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층은 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 복수의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층을 더 포함하고, 상기 도핑 공정은 : 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정; 및 상기 p형 도핑 공정 후, 상기 n채널형 박막 트랜지스터의 상기 소스 영역 및 드레인 영역이 형성되는 영역, 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정을 포함한다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 도핑 공정은 : 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정; 및 상기 n형 도핑 공정 후, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정을 포함한다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 도핑 공정은 : 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정; 및 상기 p형 도핑 공정 후, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정을 포함한다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층의 상기 게이트 절연막의 일부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 적어도 하나의 섬모양 반도체 층의 상기 소스 영역 및 드레인 영역 상에 마스크를 형성하는 공정, 및 상기 마스크를 사용하여 상기 게이트 절연막을 에칭하는 공정을 포함하고; 상기 마스크는 상기 도핑 공정에서 사용된다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층의 상기 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 n형 도핑 공정 및 p형 도핑 공정 사이에 실행된다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 n형 도핑 공정 및 p형 도핑 공정 사이에 실행된다.
바람직한 실시예에서, 상기 p형 도핑 공정은 상기 복수의 섬모양 반도체 층 의 각각에 대해, p형 도전성을 부여하는 불순물 원소의 도핑이 불필요한 영역을 덮는 마스크를 형성하는 공정을 포함하고; 상기 마스크는 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정에서 사용된다.
바람직한 실시예에서, 상기 n형 도핑 공정은 상기 복수의 섬모양 반도체 층의 각각에 대해, n형 도전성을 부여하는 불순물 원소의 도핑이 불필요한 영역을 덮는 마스크를 형성하는 공정을 포함하고; 상기 마스크는 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정에서 사용된다.
바람직한 실시예에서, 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막의 일 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 마스크를 제거하는 공정을 포함한다.
본 발명의 반도체 장치의 또 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정; 상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 상기 반도체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, p채널형 박막 트랜지스터용 섬모양 반도체 층 및 n채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정; 상기 복수의 섬모양 반도체 층상에 게이트 절연막을 형성하는 제4 공정; 상기 게이트 절연막 상에 도전막을 형 성하고, 상기 도전막을 가공하여 p채널형 박막 트랜지스터용 섬모양 반도체층 상의 상기 게이트 절연막 상에 제1 게이트 전극을 형성하는 제5 공정; 상기 제1 게이트 전극을 마스크로 이용하여, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층에 p형 도전성을 부여하는 불순물 원소를 도핑함으로써, 소스 영역, 드레인 영역 및 상기 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성하는 제6 공정; 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 일부를 노출시키고, 상기 제1 게이트 전극을 덮으며, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층상에 형성된 제2 게이트 전극을 규정하는 마스크를, 상기 도전막 상에 형성하는 제7 공정; 상기 마스크를 사용하여 상기 도전막을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정; 상기 복수의 섬모양 반도체 층 중에, 상기 마스크, 제1 게이트 전극 또는 제2 게이트 전극으로 덮혀있지 않은 영역에, n형 도전성을 부여하는 불순물 원소를 도핑함에 의해, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역에 n형 불순물을 더욱 도핑함과 동시에, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 소스 영역 및 드레인 영역을 형성하는 제9 공정; 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체 층의 소스 영역 및 드레인 영역 각각에, 상기 촉매 원소 중 적어도 일부를 이동시키기 위해 제2 가열처리를 행하는 제10 공정을 포함하고, 상기 제7 공정 후부터 제8 공정후 사이의 어느 시점에, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 상의 게이트 절연막 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행한다.
바람직한 실시예에서, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 상의 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정은, 상기 p채널형 박막트랜지스터용 섬모양 반도체 층의 일부를 노출시키는 마스크를 사용하여 상기 제8 공정과 동시에 실행된다.
본 발명의 방도체 장치의 또 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정; 상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 상기 반도체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정; 상기 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정; 상기 n채널형 박막 트랜지스터용 섬모양 반도체층상의 게이트 절연막 상에 제1 게이트 전극을 형성하고, p채널형 박막 트랜지스터용 섬모양 반도체층 상의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정; 상기 제1 게이트 전극 및 상기 제2 게이트 전극용 도전층을 마스크로 이용하여, n형 도전성을 부여하는 불순물 원소를 섬모양 반도체 층에 도핑함으로써, n채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성함과 동시에, p채널형 박막 트랜지스터용 섬모양 반도체 층에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성하는 제6 공정; 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 제2 게이트 전극용 도전층의 일부를 덮는 마스 크를 형성하는 제7 공정; 상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정; 상기 복수의 섬모양 반도체 층의, 상기 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 영역에, p형 도전성을 부여하는 불순물 원소를 도핑함으로써, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역에 p형 불순물을 더욱 도핑함과 동시에, 소스 영역 및 드레인 영역을 형성하는 제9 공정; 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체층의 소스 영역 및 드레인 영역 각각에, 상기 촉매 원소의 적어도 일부를 이동시키기 위해 제2 가열처리를 실행하는 제10 공정을 포함하고, 상기 제5 공정 후부터 제8 공정 후 사이의 어느 시점에, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행한다.
바람직한 실시예에서, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정은, 상기 제2 게이트 전극을 마스크로 이용하여 상기 제8 공정과 동시에 실행된다.
본 발명의 반도체 장치의 또 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정; 상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 상기 반도 체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정; 상기 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정; 상기 p채널형 박막 트랜지스터용 섬모양 반도체층상의 게이트 절연막 상에 제1 게이트 전극을 형성하고, n채널형 박막 트랜지스터용 섬모양 반도체층 상의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정; 상기 제1 게이트 전극 및 상기 제2 게이트 전극용 도전층을 마스크로 이용하여, p형 도전성을 부여하는 불순물 원소를 섬모양 반도체 층에 도핑함으로써, p채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역, 드레인 영역 및 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성함과 동시에, n채널형 박막 트랜지스터용 섬모양 반도체 층에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성하는 제6 공정; 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 일부를 노출시키고 제2 게이트 전극용 도전층의 일부 및 제1 게이트전극을 덮는 마스크를 형성하는 제7 공정; 상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정; 상기 복수의 섬모양 반도체 층의, 상기 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 영역에, n형 도전성을 부여하는 불순물 원소를 도핑함으로써, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역을 비정질화함과 동시에, n채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성하고 n형 도전성을 부여하는 불순물 원소를 게터링 영역에 더욱 도핑하는 제9 공정; 및 상기 p채널형 박막 트랜지스 터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체층의 게터링 영역 각각에, 상기 촉매 원소 중 적어도 일부를 이동시키기 위해 제2 가열처리를 실행하는 제10 공정을 포함하고, 상기 제5 공정 후부터 제8 공정 후 사이의 어느 시점에, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 및/또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행한다.
바람직한 실시예에서, 상기 n채널형 박막 트랜지스터용 섬모양 반도체층 및/또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 위의 게이트 절연막의 일부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정은, 상기 제8 공정과 동시에 실행되고, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 제2 게이트 전극용 도전층으로 덮혀 있지 않은 영역의 게이트 절연막의 일부, 및 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 마스크로 덮혀 있지 않은 영역상의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 포함한다.
본 발명의 반도체 장치의 또 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정; 상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 상기 반도체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정; 상기 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정; 상기 n채널형 박막 트랜지스터용 섬모양 반도체층상의 게이트 절연막 상에 제1 게이트 전극을 형성하고, p채널형 박막 트랜지스터용 섬모양 반도체층 상의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정; 상기 제1 게이트 전극 및 상기 제2 게이트 전극용 도전층을 마스크로 이용하여, n형 도전성을 부여하는 불순물 원소를 섬모양 반도체 층에 도핑함으로써, n채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역, 드레인 영역 및 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성함과 동시에, p채널형 박막 트랜지스터용 섬모양 반도체 층에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성하는 제6 공정; 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 일부를 노출시키고 제2 게이트 전극용 도전층의 일부 및 제1 게이트전극을 덮는 마스크를 형성하는 제7 공정; 상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정; 상기 복수의 섬모양 반도체 층의, 상기 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 영역에, p형 도전성을 부여하는 불순물 원소를 도핑함으로써, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역을 비정질화함과 동시에, p채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성하고 p형 도전성을 부여하는 불순물 원소를 게터링 영역에 더욱 도핑하는 제9 공정; 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체층의 게터링 영역 각각에, 상기 촉매 원소 중 적어도 일부를 이동시키도록 제2 가열처리를 실행하는 제10 공정을 포함하고, 상기 제5 공정 후부터 제8 공정 후 사이의 어느 시점에, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 및/또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행한다.
바람직한 실시예에서, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 및/또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 위의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 제8 공정과 동시에 행해지고, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 마스크로 덮혀 있지 않은 영역상의 게이트 절연막의 일부, 및 p채널형 박막 트랜지스터용 섬모양 반도체 층의 제2 게이트 전극용 도전층으로 덮혀 있지 않은 영역 위의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 포함한다.
바람직한 실시예에서, 상기 제2 게이트 전극용 도전층의 채널 폭 방향의 폭은 상기 제2 게이트 전극의 폭보다 크다.
바람직한 실시예에서, 상기 게터링 영역으로 도핑하는 n형 도전성을 부여하는 불순물 원소의 농도는 1×1019∼1×1021atoms/cm3이고, 상기 게터링 영역으로 도핑하는 p형 도전성을 부여하는 불순물 원소의 농도는 1.5×1019∼3×1021atoms/cm3 이다.
바람직한 실시예에서, 상기 제2 가열처리는 적어도 상기 복수의 섬모양 반도체 층의 소스 영역 및 드레인 영역으로 도핑된 n형 도전성을 부여하는 불순물 및/또는 p형 도전성을 부여하는 불순물을 활성화하도록 실행된다.
바람직한 실시예에서, 상기 비정질 반도체 막을 제공하는 공정은 : 개구부를 가지는 마스크를 상기 비정질 반도체 막 상에 형성하는 공정; 및 상기 개구부를 통해 촉매 원소를 비정질 반도체 막의 선택된 영역에 도핑하는 공정을 포함한다.
바람직한 실시예에서, 상기 촉매 원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 이루어지는 그룹에서 선택된 적어도 하나의 원소이다.
바람직한 실시예에서, 상기 제1 가열처리 후, 상기 반도체 막에 레이저광을 조사하는 공정을 더 포함한다.
본 발명의 반도체 장치는 상기한 제조 방법 중 어느 하나에 의해 제조된다.
본 발명의 전자 기기는 상기한 반도체 장치 중 어느 하나를 포함한다.
바람직한 실시예에서, 전자 기기는 상기한 반도체 장치를 포함하는 표시부를 더 포함한다.
이하에 본 발명의 여러 가지 실시예에 따른 반도체 장치 및 그 제조 방법을 설명한다.
본 발명의 일 실시예에서, 반도체 장치는 채널영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역을 구비한 반도체 층, 적어도 반도체 층의 채널 영역, 소스 영역 및 드레인 영역 상에 형성된 게이트 절연막, 및 게이트 절연막을 통해 채널영역에 대향하도록 형성된 게이트 전극을 포함하는 적어도 하나의 박막 트랜지스터를 포함한다. 반도체 층의 적어도 일부는, 결정화를 촉진하는 촉매 원소를 포함하고, 또한 반도체 층은, 채널 영역, 또는 소스 영역 및 드레인 영역보다 고농도로 촉매 원소를 포함하는 게터링 영역을 더 포함한다. 상기 게터링 영역상의 게이트 절연막의 두께는 소스 영역 및 드레인 영역상의 게이트 절연막의 두께보다 작거나, 또는 게이트 절연막은 게터링 영역 상에 형성되어 있지 않다. 반도체 층은 비정질 영역을 더 포함하고 게터링 영역의 적어도 일부는 비정질 영역에 형성될 수 있다. 이와 다르게, 게터링 영역의 적어도 일부는 결정질 영역에 형성될 수 있다.
본 발명의 반도체 장치의 제조 방법은 : 비정질 반도체막의 결정화를 촉진하는 촉매 원소를 적어도 일부분에 포함하고 있는 비정질 반도체막을 제공하는 공정; 비정질 반도체막에 대해, 제1 가열처리를 행함에 의해 비정질 반도체막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체막을 얻는 공정; 반도체 막을 패터닝함에 의해 결정질 영역을 포함하는 섬모양 반도체층을 형성하는 공정; 섬모양 반도체층 상에 게이트 절연막을 형성하는 공정; 섬모양 반도체층에 있어서, 채널 영역, 소스 영역 및 드레인 영역이 형성되는 영역 외측에 위치하는 게이트 절연막의 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정; 섬모양 반도체층 상의 게이트 절연막이 박막화 또는 제거된 영역에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 형성하는 공정; 섬모양 반도체층의 결정 영역에 소스 영역 및 드레인 영역을 형성하기 위해 불순물을 도핑하는 공정; 및 제2 가열처리를 행함에 의해, 섬모양 반도체층 내의 촉매 원소의 적어도 일부를 게터링 영역으로 이동시키 는 공정을 포함한다.
따라서, 본 발명에 따르면, TFT는 반도체층 내에, 소스 영역 및 드레인 영역과는 별도로 게터링 영역을 포함한다. 그리고, 그 게터링 영역 상에 제공되는 두께는, 소스 및 드레인 영역상의 게이트 절연막의 두께보다 얇게 한다(또는 게터링 영역 상에 게이트 절연막을 제공하지 않는다). 즉, 게이트 절연막은 선택적으로 박막화되고, 그 영역에 게터링 영역을 형성한다. 톱 게이트형 TFT에서는, 반도체 층으로의 불순물 원소의 주입은, 일반적으로 상층의 게이트 절연막을 통해 행해진다. 즉, 게이트 절연막을 통해 반도체 층에 도핑된다. 이 때, 반도체 층에 주입되는 불순물 원소의 농도 및 도핑된 영역에서의 결정 상태(비정질화 정도)는, 상기 이온 주입 조건(주로 가속 전압과 도즈량)과 게이트 절연막의 두께에 의해 정해진다.
따라서, 본 발명의 제조 방법에서는, 반도체 층에 있어서, 소스/드레인 영역과는 별도로 게터링을 위한 전용 영역을 마련하고, 상층의 게이트 절연막의 두께를 저 저항이 요구되는 소스/드레인 영역과, 게터링 능력이 요구되는 게터링 영역과 다르게 하여, 게터링 영역상의 게이트 절연막을 얇게 한다. 다음, 게이트 절연막을 통해 반도체 층에 도핑 처리를 행한다. 이 방식으로, 게터링 영역과 소스/드레인 영역은 다른 도핑 상태로 할 수 있고, 소스/드레인 영역은 게터링에 좌우되지 않고 실질적인 분리 공정에서, n형 불순물 또는 p형 불순물의 첨가량의 최적화가 가능하다. 한편, 이에 대해 게터링 영역도, 소스/드레인 영역과는 별도로, 게터링의 목적만으로, 주입량이나 비정질화 정도 등에 대해 최적화될 수 있다.
따라서, 소스/드레인 영역을 게터링 영역으로 이용하는 종래의 방법에 비해, 프로세스의 단축이나 간략화의 장점을 그대로 유지하면서, 프로세스 마진을 증가시키고 게터링 능력을 크게 높일 수 있다. 또한, 도핑 장치의 스루풋도 향상시킬 수 있다.
또한, 종래의 소스/드레인 영역을 게터링 영역으로서 사용하는 방법과 다르게, 소스/드레인 영역이 비게터링 영역 또는 게터링될 영역으로 되기 때문에, 채널 영역 및 소스/드레인 영역 사이의 접합부도 완벽하게 게터링이 가능하고, TFT 특성상 문제로 되고 있는 오프 동작시의 리크 전류의 증가를 완전히 억제하는 것이 가능하고, 또한 더 높은 신뢰성도 동시에 확보할 수 있다.
또한, 종래의 섬모양 반도체 층의 외측에 게터링 영역을 형성하는 방법과 다르게, 본 발명의 제조 방법을 채용하면, 게터링 영역의 형성 및 게터링을 위한 열처리 공정이 소스/드레인 영역의 형성 및 소스/드레인 영역의 활성화와 함께 실행하는 것이 가능하게 되어, 제조 방법을 간략화할 수 있는 이점이 얻어진다. 또한, 본 발명에서는 게터링에 필요한 거리가 비교적 짧아지기 때문에, 게터링을 위한 열처리 시간이 비교적 짧아도 충분한 게터링 효율을 얻는 것이 가능하다. 또한, 제조된 TFT에 최종적으로 게터링 영역을 남기는 것에 따라, TFT 구동 시에 촉매 원소가 채널영역으로 역류하게 되어 신뢰성이 저하되는 문제의 발생을 억제 또는 방지할 수 있다. 또한, 게터링 영역은 소스/드레인 영역과 독립적으로 형성되어 있고, 완성된 TFT의 최종적인 상태에서도 충분히 높은 게터링 능력을 가질 수 있기 때문에, 신뢰성이 높은 TFT를 얻을 수 있다.
따라서, 본 발명에서는, 촉매 원소의 편석에 의한 리크 전류의 발생을 억제 할 수 있고, 특히 화소부의 스위칭 소자나 구동 회로의 샘플링 소자또는 메모리 소자와 같이, 오프 동작시의 저 리크 전류가 요구되는 TFT에서 양호한 특성이 실현된다. 또한, 촉매 원소를 사용하는 결정화에 의해 얻어진 반도체 막은 양호한 결정성을 나타내기 때문에, 본 발명의 TFT는, 높은 전계 효과 이동도를 필요로 하는 구동 회로의 소자로서 사용하는 경우에도 양호한 특성을 얻을 수 있다.
본 발명의 바람직한 실시예에 따른 반도체 장치에서는, 반도체 층 내의 게터링 영역이 박막 트랜지스터의 동작 시에 전자 또는 정공이 이동하는 영역 외측에 배치되어 있다. 이와 같은 구성에 의해, 게터링 영역을 소스/드레인 영역과 완전히 역할을 분리할 수 있고, 게터링 영역을 게터링을 위한 전용 영역으로 하여 저항 등에 관계없이, 게터링 영역의 상태(비정질의 정도 및 게터링 원소 농도)를 최적화하는 것이 가능하다. 또한, 게터링 영역은, 채널 영역과 인접하지 않도록 형성되는 것이 바람직하다. 이와 같이 게터링 영역을 배치함에 의해, 상기한 바와 같이 채널 영역 및 소스/드레인 영역 사이의 접합부를 완벽하게 게터링하는 것이 가능하게 된다.
일 실시예에서, 반도체 층의 채널 영역과 소스 영역 또는 드레인 영역 사이의 접합부에, 저농도 불순물 영역(LDD 영역)을 설치할 수 있다. 이 LDD 영역은, 접합부에 걸리는 전계 집중을 완화하고, 오프 동작시의 리크 전류의 감소 및 핫 캐리어 내성을 향상시킬 수 있다. 이와 같은 구성을 채용한 경우에서도, 채널 영역과 LDD 영역 사이의 접합부, 및 LDD 영역과 소스/드레인 영역 사이의 접합부에서의 촉매 원소를 충분히 게터링할 수 있다.
일 실시예에서, 게터링 영역은 반도체 층(박막 트랜지스터의 활성 영역)의 외연부에 형성되어 있고, 박막 트랜지스터를 전기적으로 접속하는 배선과의 접속은, 소스 영역 또는 또는 드레인 영역의 적어도 일부의 영역에서 행해진다. 이와 다르게, 박막 트랜지스터를 전기적으로 접속하는 배선과의 접속이 게터링 영역의 일부를 포함하는 영역 및 소스 영역 또는 드레인 영역에서 행해질 수 있다. 이와 같은 영역에서 배선과의 전기적인 접속을 행하면, 박막 트랜지스터에서, 캐리어(전자 또는 정공)는 게터링 영역을 통과하지 않고 이동할 수 있고, 따라서, 게터링 영역을 게터링 작용에 전용화할 수 있기 때문에, 게터링 영역을 최적화할 수 있다. 이와 같은 구성을 얻기 위한 제조 방법에서는 제2 가열처리 후, 적어도 소스 영역 또는 드레인 영역의 일부를 포함하는 영역과 접촉하는 배선을 형성하는 공정을 더 포함한다.
본 발명의 일 실시예에서는, 게터링 영역 상의 게이트 절연막을 선택적으로 박막화하는 것이 주요 특징이지만, 보다 큰 효과를 얻기 위해서는,상기 게터링 영역 상에서 게이트 절연막의 박막화를 더욱 진행시키고, 마침내는 게이트 절연막이 없는 상태로 해도 된다. 따라서, 제조 방법에서는, 섬모양 반도체층의, 채널 영역, 소스 영역 및 드레인 영역이 형성되는 영역 이외의 영역에 대해서, 상층의 게이트 절연막을 선택적으로 박막화하는 공정은, 그 영역의 게이트 절연막을 에칭 제거하는 공정이다. 이와 같은 구성에 의해, 완전히 게터링 영역과 소스/드레인 영역의 도핑 조건을 분리하는 것이 가능하여, 보다 큰 효과가 얻어진다.
본 발명에서는, 게터링 원소를 주입하도록, 이하의 3개의 방법이 사용될 수 있다. 단, 상기 방법들은, 각각 단독으로 또는 조합되어 사용해도 된다.
게터링 영역을 형성하기 위한 게터링 원소를 주입하는 제1 방법은, 섬모양 반도체 층에서, 상층의 게이트 절연막을 박막화한 영역에, 선택적으로 게터링 효과를 가지는 원소(게터링 원소)를 도핑하는 것이다. 따라서, 이 방법으로 제조된 반도체 장치의 게터링 영역은 게터링 원소를 포함하고 있다. 즉, 상층의 게이트 절연막이 박막화 되어 있기 때문에, 게터링 영역에는, 선택적으로 다량의 게터링 원소의 도입이 가능하여, 게터링 영역의 능력을 크게 높일 수 있다.
게터링 영역을 형성하기 위한 게터링 원소를 주입하는 제2 방법은, 섬모양 반도체 층에서, 상층의 게이트 절연막을 박막화한 영역에, 소스 영역 및 드레인 영역보다 높은 농도로 게터링 원소를 도핑하는 것이다. 따라서, 반도체 장치의 게터링 영역에는, 소스 영역 및 드레인 영역보다 고 농도로 게터링 원소가 포함되어 있다. 상기 제1 방법과 비교하면, 게터링 영역 이외의 영역에도 게터링 원소를 포함하지만, 게터링 영역 및 다른 영역의 게이트 절연막의 두께 차를 이용하여 게터링 영역으로 다량의 게터링 원소를 도입함으로써, 상기 게터링 영역이 소스/드레인 영역도 게터링할 수 있는 충분히 강한 게터링 작용을 제공할 수 있다.
게터링 원소로서는, 상기한 바와 같이 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소를 이용할 수 있다. 이와 같은 원소를 반도체 막으로 도입하는 경우에는, 그 영역에서의 촉매 원소에 대한 고용도가 증가되어, 상기한 제1의 게터링 작용이 발생된다. 따라서, 제2 방법은, 특히 n채널형 박막 트랜지스터에 대해 효과적이다. 본 발명의 일 실시예의 반도체 장치에서는, n채널형 박막 트랜지스터의 게터링 영역에는, n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소가, 소스 영역 또는 드레인 영역보다 고농도로 포함되어 있다.
n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소에 덧붙여, p형 도전성을 부여하는 주기율표 제3B족에 속하는 불순물 원소를 동시에 사용함에 의해, 큰 효과를 얻을 수 있다. 이 경우에, 게터링 영역에는, 게터링 원소로서 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소와, p형 도전성을 부여하는 주기율표 제3B족에 속하는 불순물 원소가 포함되어 있다. 게터링 영역에 제5B족 원소 뿐만 아니라, 제3B족 원소를 도핑하면, 게터링 메카니즘이 변화하고, 인만으로 된 경우의 제1 게터링 작용에 더하여, 제2 게터링 작용이 우세하게 된다. 이로써 게터링 능력이 증가되어, 보다 큰 게터링 효과가 얻어진다. 이 때 제5B족에서 선택된 원소로서 P(인), 및 제3B족에서 선택된 원소로서 B(보론)를 사용한 경우에 가장 효과가 높다.
이 경우에, 게터링 영역에는, 1×1019∼1×1021/cm3의 농도의 n형 도전성을 부여하는 불순물 원소 및 1.5×1019∼3×1021/cm3의 농도의 p형 도전성을 부여하는 불순물 원소가 포함되어 있다. 이 범위내에서 충분한 게터링 효율이 얻어진다. 이 범위보다 높은 농도를 이용하여도 그 농도에서 게터링 효율이 포화되어 있고, 여분의 처리 시간이 필요하게 되는 것으로서 장점은 없다.
본 발명에서 이용할 수 있는 다른 게터링 원소로는 Ar, Kr, Ⅹe에서 선택된 하나 이상의 희 가스 원소가 있다. 따라서, 본 발명의 일 실시예에서, 게터링 영역은 게터링 원소로서 Ar, Kr, Ⅹe에서 선택된 하나 이상의 희 가스 원소를 포함하고 있다. 게터링 영역에 이러한 희 가스 원소가 존재하면, 큰 격자간 왜곡이 발생되어, 결함/편석 사이트를 이용하는 제2 게터링 작용이 강하게 영향받게 된다. 이 경우, 게터링 영역에 포함되는 희 가스 원소의 농도는 1×1019∼3×1021atoms/cm3이 바람직하다. 이 범위내이면, 충분한 게터링 효율이 얻어진다. 이 범위보다 높은 농도를 이용하여도 그 농도에서 게터링 효율은 포화되어 있고, 여분의 처리 시간이 필요하게 되는 것으로서 장점은 없다.
게터링 영역을 형성하기 위해 게터링 원소를 주입하는 제3의 방법에서는 섬모양 반도체 층에, 상층의 게이트 절연막을 박막화한 영역의 비정질화를, 소스 영역 및 드레인 영역보다 더 진행시키도록 도핑하는 것이다. 따라서, 이 방법에 의해 제조된 반도체 장치의 게터링 영역은 채널 영역, 소스 영역 또는 드레인 영역에 비해, 비정질 성분이 많고 결정질 성분이 적다. 비정질영역에서는, 결정질 영역보다 촉매 원소의 자유 에너지가 낮기 때문에, 촉매 원소가 비정질영역으로 확산하기 쉽게 된다. 또한, 이 방법은 제2 게터링 작용에 효과적으로 되며, 댕글링 본드, 격자 결함 등이, 촉매 원소를 끌어들여 트랩하는 편석 사이트를 형성한다. TFT 반도체 층에 소스 영역 및 드레인 영역과 별도로 게터링 영역이 제공되며, 그 게터링 영역은 TFT의 캐리어(전자 또는 정공)의 이동을 방해하지 않도록 배치될 수 있다. 따라서,게터링 영역이 비정질화되고, 고저항이 되더라도, TFT에 악영향은 없다. 따라서, 종래 기술로는 사용이 곤란한 높은 게터링 능력을 가지는 비정질 상태의 게터링 영역을 반도체 층에 형성할 수 있다.
게터링 영역, 채널 영역 및 소스/드레인 영역의 결정 상태는 라만 분 광 스펙트럼에서의 비정질 반도체의 TO-포논 피크 Pa 및 결정 반도체의 TO-포논 피크 Pc 사이의 비 Pa/Pc를 이용하여 효과적으로 평가될 수 있다. 예컨대, 규소막의 경우, 결정 Si의 TO-포논 피크 Pc는, 52cm-1 근방에 나타나고, 비정질 Si의 TO-포논 피크 Pa는, 상태 밀도를 반영하여 48cm-1 근방에 넓은 형상으로 나타난다. 따라서, 채널 영역 또는 소스/드레인 영역 보다 게터링 영역에서, 라만 분광 스펙트럼에서의 비정질 반도체의 TO-포논 피크 Pa와 결정 반도체의 TO-포논 피크 Pc 사이의 비 Pa/Pc가 상대적으로 크게 된다면, 본 발명에 필요한 게터링 효율을 확보하여 상기한 효과를 얻을 수 있다. 본 발명의 제조 방법에서는, 라만 분광 스펙트럼에서의 비정질 반도체의 TO-포논 피크 Pa와 결정 반도체의 TO-포논 피크 Pc 사이의 비 Pa/Pc가 소스 영역/드레인 영역보다 게터링 영역에서 상대적으로 커지도록 하는 것이 바람직하고, 그 상태는 제2 가열처리 후에도 유지하는 것이 바람직하다. 이와 같은 상태에서 최종의 TFT 반도체 층을 제조하면, TFT 구동 시에, 항상 게터링 공정 시와 동일 레벨의 게터링 능력을 유지하고, 게터링 영역에서 촉매 원소의 역 확산을 방지할 수 있어서, 반도체 장치의 신뢰성을 높일 수 있다.
본 발명의 일 실시예서, 상기 제조 방법은, 제2 가열처리 전에, 섬모양 반도체 층의 선택된 영역으로 n형 불순물 또는 p형 불순물을 도핑하는 공정을 더 포함한다. n형 불순물 또는 p형 불순물을 반도체 층에 도핑하는 공정은, 게터링 원소를 도핑하기 전 또는 후에 실행될 수 있다. 본 발명의 효과는 반도체 층의 소스 영역 및 드레인 영역을 형성하기 위한 도핑 공정이 게터링 원소 도핑 공정 전 또는 후에 실행되어도 얻어질 수 있다. 이와 다르게, n형 불순물 또는 p형 불순물로 반도체 층을 도핑하는 공정은, 게터링 원소를 도핑함과 동시에 실행해도 된다. n형 불순물은, 그 자체가 게터링 원소로서 작용하기 때문에, n채널형 박막 트랜지스터를 제조하는 경우에는, 그 소스/드레인 영역을 형성하기 위한 n형 불순물의 도핑 공정과 함께 상기 공정을 실행할 수 있다. 이 방식으로, 별도의 게터링 공정을 제공할 필요가 없어서, 제조 프로세스를 간단화할 수 있다.
본 발명의 다른 실시예에 따른 제조 방법은 : 결정화를 촉진하는 촉매 원소가 적어도 일부에 포함되어 있는 비정질 반도체막을 제공하는 공정; 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 비정질 반도체막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 공정; 반도체 막을 패터닝하여 각각 결정질 영역을 구비한 복수의 섬모양 반도체 층을 형성하는 공정; 섬모양 반도체층상에 게이트 절연막을 형성하는 공정; 게이트 절연막 상에 게이트 전극을 형성하는 공정; 복수의 섬모양 반도체 층의, 적어도 하나에서, 소스 영역 및 드레인 영역이 형성되는 영역 외측의 영역에 대해, 상층의 게이트 절연막의 일부를 선택적으로 박막화하는 공정; 복수의 섬모양 반도체 층 각각에 소스 영역 및 드레인 영역을 형성하고, 상기 적어도 하나의 섬모양 반도체층에서, 상층의 게이트 절연막을 박막화한 영역에 게터링 영역을 형성하도록 도핑 공정을 실행하는 공정; 및 제2 가열 처리를 행함에 의해 상기 적어도 하나의 섬모양 반도체 층의 촉매 원소의 적어도 일부를 게터링 영역으로 이동시키는 공정을 포함한다.
상기 도핑 공정은, 섬모양 반도체 층에서, n채널형 박막 트랜지스터의 소스 영역 및 드레인 영역이 형성되는 영역, 및 섬모양 반도체 층에서, p채널형 박막 트랜지스터의 게터링 영역이 형성되는 영역에 대해, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정; 및 n형 도핑 공정 후에, 섬모양 반도체층에서, p채널형 박막 트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역에 대해, p형 도전성을 부여하는 불순물 원소를 도핑 하는 p형 도핑 공정을 포함한다.
이와 다르게, 상기 도핑 공정은 : 섬모양 반도체 층에서, p채널형 박막트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역을 p형 도전성을 부여하는 불순물 원소로 도핑하는 p형 도핑 공정; 및 p형 도핑 공정 후, 섬모양 반도체 층에서, n채널형 박막 트랜지스터의 소스 영역, 드레인 영역이 형성되는 영역 및 섬모양 반도체 층에서, p채널형 박막 트랜지스터의 게터링 영역이 형성되는 영역에 대해, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정을 포함한다.
이러한 제조 방법에 의해 형성되는 반도체 장치는, 채널영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역을 구비한 반도체 층, 반도체층에 제공된 게이트 절연막, 및 게이트 전극을 가진 n채널형 박막 트랜지스터, 및 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역 및 게터링 영역을 구비한 반도체 층, 반도체 층상에 설치된 게이트 절연막, 및 게이트 전극을 가진 p채널형 박막 트랜지스터를 포함하며, p채널형 박막 트랜지스터의 게터링 영역상의 게이트 절연막의 두 께는, p채널형 박막 트랜지스터의 소스 영역 및 드레인 영역상의 게이트 절연막의 두께보다 얇다.
이러한 제조 방법에서는, CMOS 회로에서와 같이, n채널형 TFT와 p채널형 TFT를 동시에 형성할 수 있고, 각각의 소스/드레인 영역을 형성하는 n형 도핑 공정과 p형 도핑 공정을 실행하여, 이 공정들에서 게터링 영역을 형성함으로써, 제조 공정의 간략화를 실현한다. p채널형 TFT에서, p형 불순물 그 자체는 게터링 원소로서 기능하지 않는다. 따라서, n채널형 TFT의 소스/드레인 영역을 형성할 때의 n형 도핑 공정 중에 게터링 원소로 되는 n형 불순물을 게터링 영역에 주입한다. 게터링 영역 상층의 영역에 박막화된 상태의, 게이트 절연막을 통해 n형 불순물의 주입 또는 p형 불순물의 주입을 행하여, 게터링 영역에서의 n형 불순물 또는 p형 불순물의 농도가 높아지고, 그 영역의 결정 구조가 파괴되기 쉬워진다. 한편, 상층의 게이트 절연막이 더 두꺼운 두께를 가진 소스/드레인 영역들은, 상기 도핑 공정시의 데미지가 적고, 그의 결정 상태를 유지한 채로 그 영역의 저 저항화를 실현할 수 있다. 또한, 상기 제조 방법에서는, n채널형 TFT의 게터링 영역으로서 n형 불순물이 도핑된 소스/드레인 영역을 사용하고, n채널형 TFT에 게터링 영역이 제공되지 않는 한편, p채널형 TFT에만 게터링 영역이 제공된다.
또한, 상기 제조 방법에 있어서, 상기 도핑 공정은 : 섬모양 반도체 층에서, n채널형 박막 트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역 및 섬모양 반도체 층에서, p채널형 박막 트랜지스터의 게터링 영역이 형성되는 영역에 대해, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정; 및 n 형 도핑 공정 후, 섬모양 반도체 층에서, p채널형 박막 트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역 및 섬모양 반도체 층에서, n채널형 박막 트랜지스터의 게터링 영역이 형성되는 영역에 대해, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정을 포함한다.
이와 다르게, 상기 도핑 공정은 : 섬모양 반도체 층에서, p채널형 박막트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역 및 섬모양 반도체 층에서, n채널형 박막 트랜지스터의 게터링 영역이 형성되는 영역에 대해, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정; 및 p형 도핑 공정 후, 섬모양 반도체 층에서, n채널형 박막 트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역 및 섬모양 반도체 층에서, p채널형 박막 트랜지스터의 게터링 영역이 형성되는 영역에 대해, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정을 포함한다.
이러한 제조 방법에 의해 형성되는 반도체 장치는, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역 및 게터링 영역을 구비한 반도체 층, 반도체 층상에 설치된 게이트 절연막, 및 게이트 전극을 가진 n채널형 박막 트랜지스터, 및 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역과 게터링 영역을 구비한 반도체 층, 반도체 층상에 설치된 게이트 절연막, 및 게이트 전극을 가진 p채널형 박막 트랜지스터를 포함하며, 게터링 영역상의 게이트 절연막의 두께는 n채널형 박막 트랜지스터의 적어도 소스 영역 및 드레인 영역상의 게이트 절연막의 두께보다 얇게 되어 있다.
이와 다르게, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역 및 게터링 영역을 구비한 반도체 층, 반도체 층상에 설치된 게이트 절연막, 및 게이트 전극을 가진 n채널형 박막 트랜지스터, 및 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역과 게터링 영역을 가진 반도체 층, 반도체 층상에 설치된 게이트 절연막, 및 게이트 전극을 가진 p채널형 박막 트랜지스터를 포함하며, 게터링 영역상의 게이트 절연막의 두께는 p채널형 박막 트랜지스터의 적어도 소스 영역 및 드레인 영역상의 게이트 절연막의 두께보다 얇게 되어 있다.
이러한 제조 방법에서는, n채널형 TFT와 p채널형 TFT를 동시에 형성할 수 있고, 각각의 소스/드레인 영역을 형성하는 n형 도핑 공정 및 p형 도핑 공정을 실행하여, p채널형 TFT는 물론 n채널형 TFT에도 게터링 영역이 상기 공정들에서 형성되며, 따라서 제조 공정의 간략화를 실현할 수 있다. p형 불순물 그 자체는 게터링 원소로서 기능하지 않지만, n형 불순물과 함께 존재하는 것에 의해, 강한 게터링 작용을 제공한다. 따라서, n채널형 TFT의 반도체 층에도 n형 불순물과 p형 불순물이 도핑된 게터링 영역을 형성함으로써, n채널형 TFT의 게터링 능력이 더욱 향상된다. 또한, n채널형TFT의 게터링 영역에서, 상층의 게이트 절연막이 선택적으로 박막화되기 때문에, 상기 영역에 소스/드레인 영역보다 더 많은 n형 불순물을 도입할 수 있고, 따라서 게터링 능력을 더욱 향상시킬 수 있다.
종래 기술에서와 같이 게이트 절연막이 선택적으로 박막화되지 않는 경우에, TFT의 반도체 층에 게터링 영역을 소스/드레인 영역과 별도로 형성하고 있더라도, 게터링 능력을 더욱 높이기 위해서, 게터링 원소인 n형 불순물을 많이 도핑하면, 상기 반도체 층의 도핑 공정에서 게터링 영역과 동시에, 동량의 n형 불순물이 소스/드레인 영역으로도 도핑된다. 게터링 영역을 형성하기 위한 n형 불순물의 량은, 소스/드레인 영역에 대해서는 과잉 상태이고, 그러한 n형 불순물의 량으로는 저항이 감소되기는 커녕, 소스/드레인 영역에 손상이 되고 비정질화가 되며, 그의 저항을 크게 증가시킨다. 이는 p형 불순물에 있어서도 유사하게 된다. 그러나, 이와 같은 효과는 n형 불순물의 쪽이 보다 현저하고, 특히 n채널형 TFT에서 큰 문제로 된다. 본 발명에서는, 상층의 게이트 절연막의 두께를, 게터링 영역 및 소스/드레인 영역과 다르게 함에 의해, 이들 영역은 단일 공정에서 동시에 도핑될 수 있고 각 영역에 대해 적절한 다른 특성들이 주어지게 된다. 특히, 상층의 게이트 절연막이 박막화된 게터링 영역에는, n형 불순물이나 p형 불순물이 소스/드레인 영역보다 다량으로 도핑되어, 게터링 영역은 그 때의 도핑 데미지를 더 강하게 받게되어 게터링 영역으로서 최적의 상태로 비정질화되는 한편, 상층의 게이트 절연막이 두꺼운 소스/드레인 영역에서는, 이러한 도핑 시의 도핑 데미지가 적고, 그의 결정 상태를 유지한 채로 저 저항화를 실현할 수 있게 된다.
도19에, 본 발명자들이 실험한 도핑 장치에서 얻어진 n형 불순물의 농도 프로파일을 나타낸다. 더 구체적으로, 도19는 SIMS(2차 이온 질량 분석법)에 기초한 데이터로, n형 불순물로서 인이 산화 규소막으로 도핑될 때의 두께 방향에 대한 농도 프로파일을 나타낸다. 횡축이 산화 규소막의 표면에서의 깊이를 나타내고, "깊이 0"이 최상부 점이다. 깊이 1000Å(100nm)의 위치에 비해, 깊이 500Å(50nm)의 위치에서의 인의 농도가 5배 정도 높게되어 있다. 따라서, 소스/드레인 영역상의 100nm의 두께 및 게터링 영역상에 50nm의 두께를 가진 게이트 절연막을 통해 n형 불순물로서 인이 도핑될 때, 예컨대 게터링 영역의 인의 농도는 소스/드레인 영역의 5배의 값이 된다. 또한, 상층의 게이트 절연막의 두께가 감소된, 게터링 영역에서, 게이트 절연막이 두꺼운, 소스/드레인 영역보다 높은 가속 전압으로 인 이온이 반도체 층으로 주입되기 때문에, 각각의 이온의 충격 에너지가 커지게 되어, 게터링 영역에서 그의 결정 구조가 붕괴함에 의해 반도체 층의 비정질화가 더욱 진행된다. 이에 대해, 소스/드레인 영역에서는, 게이트 절연막이 두껍기 때문에, 인이 반도체 층에 과잉으로 주입되지 않고, 주입 시의 이온의 충격 에너지도 감소되기 때문에, 반도체 층의 비정질화가 진행되지 않고 그의 결정 상태를 유지할 수 있다. 따라서, 게터링 영역 및 소스/드레인 영역이, 각각의 영역에 적절한 다른 특성이 주어진 상태로 함께 형성될 수 있다.
본 발명의 일 실시예에 따른 제조 방법에서는, 복수의 섬모양 반도체 층의 적어도 하나에서, 소스 영역 및 드레인 영역이 형성된 영역 외측에 대해, 상층의 게이트 절연막 부분을 선택적으로 박막화하는 공정은 소스 영역, 드레인 영역 상에 마스크를 형성하여 그 마스크를 이용하여 게이트 절연막을 에칭함에 의해 행해지고, 상기 마스크는 다음의 도핑 공정 시에 사용된다. 따라서, 게이트 절연막을 선택적으로 에칭하도록 사용한 마스크를 도핑 공정에서 그대로 사용하여, 본 발명의 특징적인 공정으로 되는, 게터링 영역상의 게이트 절연막의 박막화 공정을 별도의 포토리소그라피 공정을 실행하지 않고 행할 수 있어서, 제조 프로세스의 간략화를 실현할 수 있다.
본 발명의 일 실시예에서, 복수의 섬모양 반도체 층의 적어도 하나에서, 소스 영역 및 드레인 영역이 형성되는 영역 외측에 배치된 게이트 절연막의 부분(즉, 게터링 영역으로 될 영역의 게이트 절연막의 부분)에 대해 선택적으로 박막화하는 공정은 n형 도핑 공정과 p형 도핑 공정 사이에 실행된다. 이 경우에, p형 도핑 공정은, 각각의 반도체 층에서, p형 도전성을 부여하는 불순물 원소의 도핑이 불필요한 영역을 덮는 마스크를 형성함에 의해 실행되고, 그 후 행해지는 게이트 절연막을 선택적으로 박막화하는 공정은, p형 도핑 공정에서 사용한 마스크를 이용하여 행해질 수 있다.
이와 다르게, 복수의 섬모양 반도체 층의 적어도 하나에서, 소스 영역 및 드레인 영역이 형성되는 영역 외측에 배치된 게이트 절연막의 부분(즉, 게터링 영역으로 될 영역의 게이트 절연막의 부분)에 대해 선택적으로 박막화하는 공정은 p형 도핑 공정과 n형 도핑 공정 사이에 실행될 수 있다. 이 경우에, n형 도핑 공정은, 각각의 반도체 층에서, n형 도전성을 부여하는 불순물 원소의 도핑이 불필요한 영역을 덮는 마스크를 형성함에 의해 실행되고, 그 후 행해지는 게이트 절연막을 선택적으로 박막화하는 공정은, n형 도핑 공정에서 사용한 마스크를 이용하여 행해질 수 있다.
따라서, 앞의 n형 또는 p형 도핑 공정에서 사용한 도핑 마스크를 그대로 이용하여 게이트 절연막의 선택적인 박막화를 실행하고, 다음의 p형 또는 n형 도핑 공정을 선택적으로 박막화된 게이트 절연막을 통해 실행함으로써, 제조 공정을 간략화할 수 있다. 또한, 게이트 절연막의 일부를 선택적으로 박막화하는 공정에서 p 형 도핑 공정 또는 n형 도핑 공정에서 사용한 마스크를 제거할 수 있다. 따라서, 도핑 마스크를 제거할 때에, 게이트 절연막의 박막화를 동시에 행하게 되어, 제조 공정을 더욱 간략화할 수 있고, 종래의 프로세스에 대해 어떠한 공정도 부가하지 않고, 본 발명의 효과가 얻어질 수 있다. 구체적으로는, 상기 도핑 공정에서 포토레지스트 도핑 마스크를 사용하고, 그 레지스트를 산소계의 플라즈마를 이용하여 제거(애싱)할 때, 동시에 에칭 가스를 대기와 혼합하여 게이트 절연막의 박막화를 행하면 된다.
본 발명의 다른 제조 방법에서는 : 결정화를 촉진하는 촉매 원소가 적어도 일부분에 포함된 비정질 반도체 막을 제공하는 제1 공정; 비정질 반도체 막에 제1의 가열처리를 행함에 의해 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 반도체 막을 패터닝함에 의해 각각 결정질 영역을 구비한 복수의 섬모양 반도체 층을 형성하는 제3 공정; 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정; 게이트 절연막 위에 도전막을 형성하고, 상기 도전막을 가공하여 p채널형 박막 트랜지스터의 섬모양 반도체 층의 게이트 절연막위에 제1 게이트 전극을 형성하는 제5 공정; 제1 게이트 전극을 마스크로 이용하여, 섬모양 반도체 층에 p형 도전성을 부여하는 불순물 원소를 도핑하여, p채널형 박막 트랜지스터용 소스 영역, 드레인 영역 및 게터링 영역을 형성하는 제6 공정; p채널형 박막 트랜지스터의 섬모양 반도체 층의 일부를 노출하는 마스크를 제1 게이트 전극을 덮도록 형성함과 동시에, n채널형 박막 트랜지스터용 제2 게이트 전극을 규정하는 상기 마스크를 도전막 상에 형성하는 제7 공정; 상기 마스크를 사용하여 도전막을 가공함에 의해 n채널형 박막 트랜지스터용 제2 게이트 전극을 형성하는 제8 공정; 마스크 또는 게이트 전극으로 덮혀 있지 않은 복수의 섬모양 반도체 층의 영역에 대해, n형 도전성을 부여하는 불순물 원소를 도핑하여, p채널형 박막 트랜지스터용 게터링 영역을 형성하고 n채널형 박막 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 제9 공정; 및 p채널형 박막 트랜지스터의 게터링 영역 및 n채널형 박막 트랜지스터의 소스 영역 및 드레인 영역에, 섬모양 반도체의 촉매 원소의 적어도 일부를 이동시키도록 제2 가열 처리를 행하는 제10 공정을 포함하며, 제7 공정 후 및 제8 공정 후 사이의 어느 시점에, p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막을 박막화하는 공정을 적어도 1회 실행한다.
p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막을 박막화하는 공정은, 제8 공정과 동시에 p채널형 박막 트랜지스터의 섬모양 반도체 층의 일부를 노출시키는 마스크를 이용하여 실행되어 p채널형 박막 트랜지스터의 섬모양 반도체층상에서 노출되어 있는 영역의 게이트 절연막의 부분을 선택적으로 박막화하게 된다.
이와 같은 제조 방법에 의해, 본 발명의 반도체 장치를 실현할 수 있고, 상기 본 발명의 과제를 해결하여 종래 기술의 문제를 해소한다. 또한, 상기 제조 방법에서는, 게이트 전극의 형성 공정을 이용하여, 도핑 공정 및 게이트 절연막의 박막화 공정에 사용된 마스크가 형성되기 때문에, 포토리소그라피 공정의 필요성을 제거할 수 있다. 그 결과, 제조 공정을 간단화할 수 있고, 반도체 장치의 제조 비 용을 절감할 수 있고, 제조 수율을 향상시킬 수 있다.
상기 제조 방법의 일부의 공정을 교체하여 다음과 같은 유사한 효과를 얻을 수 있다. 구체적으로, 본 발명의 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소가 적어도 일부분에 포함된 비정질 반도체 막을 제공하는 제1 공정; 비정질 반도체 막에 대해 제1 가열 처리를 행함에 의해 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 반도체 막을 패터닝함에 의해 각각 결정질 영역을 구비한 복수의 섬모양 반도체 층을 형성하는 제3 공정; 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정; n채널형 박막 트랜지스터의 섬모양 반도체 층의 게이트 절연막 위에 제1 게이트 전극을 형성하고, p채널형 박막 트랜지스터의 섬모양 반도체 층의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정; 제1 게이트전극 및 제2 게이트 전극용 도전층을 마스크로 이용하여, 섬모양 반도체 층에 n형 도전성을 부여하는 불순물 원소를 도핑하여, n채널형 박막 트랜지스터용 소스 영역, 드레인 영역 및 p채널형 박막 트랜지스터용 게터링 영역을 형성하는 제6 공정; n채널형 박막 트랜지스터의 섬모양 반도체 층을 덮는 마스크를 형성하고, p채널형 박막 트랜지스터용 제2 게이트 전극을 규정하는 마스크를 제2 게이트 전극용 도전층 상에 형성하는 제7 공정; 상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정; 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 복수의 섬모양 반도체 층의 영역에 대해, p형 도전성을 부여하는 불순물 원소를 도핑하여, p채널형 박막 트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역을 형성하는 제9 공정; 및 p채널형 박막 트랜지스터의 게터링 영역 및 n채널형 박막 트랜지스터의 소스 영역 및 드레인 영역에, 섬모양 반도체 층의 촉매 원소의 적어도 일부를 이동시키도록 제2 가열 처리를 행하는 제10 공정을 포함하며, 제5 공정 후 및 제8 공정 후 사이의 어느 시점에, p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막을 박막화하는 공정을 적어도 1회 실행한다.
p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막 부분을 박막화하는 공정은, p채널형 박막 트랜지스터의 섬모양 반도체 층상에서 제2 게이트 전극으로 마스크되지 않은 영역의 게이트 절연막의 부분을 박막화함에 의해 제8 공정과 동시에 행해지는 것이 바람직하다. 이 방식으로, 상기한 본 발명의 목적을 달성할 수 있는 동시에, 제조 공정의 간략화를 실현할 수 있다.
이 제조 방법에서, 유사한 효과를 얻도록 다음과 같이 n채널형 박막 트랜지스터에 게터링 영역을 제공할 수 있다. 구체적으로, 본 발명의 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소가 적어도 일부에 포함된 비정질 반도체 막을 제공하는 제1 공정; 비정질 반도체 막에 대해 제1 가열 처리를 행함에 의해 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 반도체 막을 패터닝함에 의해 각각 결정질 영역을 구비한 복수의 섬모양 반도체 층을 형성하는 제3 공정; 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정; p채널형 박막 트랜지스터의 섬모양 반도체 층의 게이트 절연막 위에 제1 게이트 전극을 형성하고 n채널형 박막 트랜지스터의 섬모양 반도체 층의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정; 제1 게이트 전 극 및 제2 게이트 전극 도전층을 마스크로 이용하여, 섬모양 반도체 층에 p형 도전성을 부여하는 불순물 원소를 도핑하여, p채널형 박막 트랜지스터용 소스 영역, 드레인 영역 및 게터링 영역을 형성하고 n채널형 박막 트랜지스터용 게터링 영역을 형성하는 제6 공정; p채널형 박막 트랜지스터의 섬모양 반도체 층의 부분을 노출하는 마스크를 형성하고, n채널형 박막 트랜지스터용 제2 게이트 전극을 규정하는 마스크를 제2 게이트 전극용 도전층 상에 형성하는 제7 공정; 상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정; 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 복수의 섬모양 반도체 층의 영역에 대해, n형 도전성을 부여하는 불순물 원소를 도핑하여, p채널형 박막 트랜지스터의 비정질화된 게터링 영역을 형성하고 n채널형 박막 트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역을 형성하는 제9 공정; 및 상기 섬모양 반도체 층들의 촉매 원소의 적어도 일부를 게터링 영역으로 이동시키도록 제2 가열 처리를 행하는 제10 공정을 포함하며, 제5 공정 후 내지 제8 공정 후 사이의 어느 시점에, n채널형 박막 트랜지스터 및/또는 p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막 부분을 박막화하는 공정을 적어도 1회 실행한다. 이 방식으로, n채널형 박막 트랜지스터에도 전용 게터링 영역이 제공되어, 높은 게터링 능력을 제공할 수 있다.
n채널형 박막 트랜지스터 및 p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막 부분을 박막화하는 상기 공정은, n채널형 박막 트랜지스터의 섬모양 반도체 층에서 제2 게이트 전극으로 덮혀 있지 않은 영역의 게 이트 절연막을 박막화하고 p채널형 박막 트랜지스터의 섬모양 반도체층 상에서, 섬모양 반도체 층상에 형성된 마스크로 덮혀 있지 않은 영역상의 게이트 절연막을 박막화함에 의해 제8 공정과 동시에 실행될 수 있다. 이 방식으로, 상기한 본 발명의 목적을 달성하는 동시에, 제조 공정의 간략화를 실현할 수 있다.
상기 제조 방법의 일부 공정들은 유사한 효과를 얻도록 다음과 같이 교체될 수 있다. 구체적으로, 본 발명의 다른 제조 방법은 : 결정화를 촉진하는 촉매 원소가 적어도 일부에 포함된 비정질 반도체 막을 제공하는 제1 공정; 비정질 반도체 막에 대해 제1 가열 처리를 행함에 의해 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정; 반도체 막을 패터닝함에 의해 각각 결정질 영역을 구비한 복수의 섬모양 반도체 층을 형성하는 제3 공정; 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정; n채널형 박막 트랜지스터의 섬모양 반도체 층의 게이트 절연막 위에 제1 게이트 전극을 형성하고 p채널형 박막 트랜지스터의 섬모양 반도체 층의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정; 제1 게이트 전극 및 제2 게이트 전극용 도전층을 마스크로 이용하여, 섬모양 반도체 층에 n형 도전성을 부여하는 불순물 원소를 도핑하여, n채널형 박막 트랜지스터용 소스 영역, 드레인 영역 및 게터링 영역을 형성하고 p채널형 박막 트랜지스터용 게터링 영역을 형성하는 제6 공정; n채널형 박막 트랜지스터의 섬모양 반도체 층의 부분을 노출시키는 마스크를 형성하고, p채널형 박막 트랜지스터용 제2 게이트 전극을 규정하는 마스크를 제2 게이트 전극용 도전층 상에 형성하는 제7 공정; 상기 마스크를 사용하여 제2 게이트 전극 용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정; 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 복수의 섬모양 반도체 층의 영역에 대해, p형 도전성을 부여하는 불순물 원소를 도핑하여, n채널형 박막 트랜지스터의 비정질화된 게터링 영역을 형성하고, p채널형 박막 트랜지스터의 소스 영역, 드레인 영역 및 게터링 영역을 형성하는 제9 공정; 및 상기 섬모양 반도체 층들의 촉매 원소의 적어도 일부를 게터링 영역으로 이동시키도록 제2 가열 처리를 행하는 제10 공정을 포함하며, 제5 공정 후 내지 제8 공정 후 사이의 어느 시점에, n채널형 박막 트랜지스터 및/또는 p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막 부분을 박막화하는 공정을 적어도 1회 실행한다.
n채널형 박막 트랜지스터 및 p채널형 박막 트랜지스터의 섬모양 반도체 층의 게터링 영역상의 게이트 절연막 부분을 박막화하는 상기 공정은, n채널형 박막 트랜지스터의 섬모양 반도체 층에서, 섬모양 반도체 층상에 형성된 마스크로 덮혀 있지 않은 영역의 게이트 절연막 부분을 박막화하고 p채널형 박막 트랜지스터의 섬모양 반도체층 상에서 제2 게이트 전극용 도전층으로 덮혀 있지 않은 영역상의 게이트 절연막 부분을 박막화함에 의해 제8 공정과 동시에 실행될 수 있다. 이 방식으로, 상기한 본 발명의 목적을 달성하는 동시에, 제조 공정의 간략화를 실현할 수 있다.
게이트 전극 또는 게이트 전극용 도전층이 마스크로서 사용되는 이 방법들에서, 제2 게이트 전극용 도전층은, 제2 게이트 전극 보다 넓은 폭을 가지도록 형성된다. 이 방식으로, 도핑 공정 또는 게이트 절연막 박막화 공정에서 사용되는 마스 크를 게이트 전극 형성 공정에서 형성하는 것이 가능하다.
또한, 본 발명의 제조 방법에 있어서, 제2 가열처리는 섬모양 반도체 층의 적어도 소스 영역 및 드레인 영역에 주입된 n형 불순물 및/또는 p형 불순물을 활성화하도록 실행된다. 따라서, 제2 가열 처리 공정에서 게터링 프로세스와 불순물 활성화 프로세스를 동시에 실행하게 되어, 제조 공정 단축을 실현하고, 종래 기술에서의 문제로 되었던 부가의 게터링 공정을 생략할 수 있다. 그 결과, 제조 프로세스를 간략화할 수 있고, 제조 비용을 절감할 수 있다.
또한, 본 발명의 반도체 장치에서, 게이트 전극의 재료는, W, Ta, Ti 및 Mo에서 선택된 하나 이상의 원소 또는 그의 합금 재료로 된다. 그 이유는 다음과 같다. 본 발명에서는, 게터링을 위한 제2 가열 처리를 게이트 전극 형성 후에 행할 필요가 있다. 이 가열 처리는 500℃ 이상의 온도에서 실행될 필요가 있기 때문에, 내열성의 관점에서 게이트 전극의 재료는 고융점 금속인 것이 바람직하다. 따라서, 본 발명의 반도체 장치의 게이트 전극은, W, Ta, Ti 및 Mo에서 선택된 하나 이상의 원소 또는 그의 합금 재료로 됨이 바람직하다.
본 발명의 다른 실시예에 따른 제조 방법에서는, 비정질 반도체 막을 제공하는 (제1) 공정은 : 개구부를 가지는 마스크를 비정질 반도체 막위에 형성하는 공정; 및 그 개구부를 통해 촉매 원소를 비정질 반도체 막의 선택된 영역으로 도핑하는 공정을 포함한다. 이 방식으로, 비정질 반도체 막에 선택적으로 촉매 원소를 도핑하고, 제1 가열처리에서, 촉매 원소가 첨가된 부분으로부터 그 주변부로 횡방향으로 결정 성장되어, 결정질 반도체 막을 형성한다. 이 방식으로, 사실상 균일한 결정 성장 방향을 가진 양호한 결정질 반도체 막을 얻을 수 있음으로써, TFT의 전류 구동 능력을 더욱 증가시키는 것이 가능하다. 또한, 이 횡방향 결정 성장 영역에서는, 촉매 원소가 첨가된 영역보다 결정 성장 후에 촉매 원소의 농도가 1∼2 자리수 감소될 수 있기 때문에, 다음의 게터링 공정의 부하를 감소시킬 수 있다.
상기한 방법에 의해 사실상 균일한 결정 성장 방향을 가진 결정질 막이 얻어지는 방법에 대해 도20a 내지 20c를 참조하여 설명한다.
본 발명의 결정질 반도체 막(적어도 채널 영역의 형성을 위해 사용됨)에 있어서는, 결정의 면 배향이 주로 <111> 정대면(晶帶面)(crystal zone plane)으로 되어 있다. 더 구체적으로, 결정질 반도체막의 결정의 면 배향의 비율은, 모든 <111> 정대면 중에서, (110)면 배향 및 (211)면 배향이 전체의 50% 이상을 차지하고 있다. 일반적으로, 촉매 원소를 사용하지 않는 결정화에서는, 반도체 막 아래의 절연 하지막(특히 비정질 이산화 규소의 경우)의 영향으로, 결정질 반도체 막의 면 배향은 (111)로 향하기 쉽다. 이에 대해, 비정질 반도체 막에 촉매 원소를 첨가하여 결정화한 경우에 얻어진 결정질 반도체 막의 면 배향은 주로 <111> 정대면으로 되며, 이 상태를 개략적으로 도 20a에 나타낸다. 도20a에서, 참조 부호(281)는 하지 절연체, 참조 부호(282)는 미결정화된 영역의 비정질 반도체 막, 참조 부호(283)는 결정질 반도체 막, 참조 부호(284)는 결정 성장의 구동력으로 되는, 촉매 원소의 반도체 화합물이다.
도20a에 나타내는 바와 같이, 촉매 원소 화합물(284)은 결정 성장의 앞라인에 존재하며 인접하는 비정질 영역(282)을 도면의 좌측에서 우측으로 점차적으로 결정화한다. 이 때, 촉매 원소 화합물(284)은, <111> 방향으로 강하게 성장하는 경향이 있다. 그 결과, 얻어진 결정질 반도체 막의 면 방위는, 도20a에 나타내는 바와 같이 <111> 정대면으로 배향된다.
도20b는 <111> 정대면을 나타낸다. 도20b에서, 횡축은 (-110)면에 대해 경사 각도로 나타나며, 종축은 표면 에너지를 나타낸다. 참조 부호(285)는, <111> 정대면으로 되는 결정면의 그룹을 나타낸다. (100)면과 (111)면은 <111> 정대면은 아니지만, 비교를 위해서 나타내고 있다.
또한, 도20c는 결정 방위의 표준 삼각형을 나타낸다. 여기에서, <111> 정대면의 분포는 파선으로 나타낸다. 숫자는 대표적인 극점의 지수이다. <111> 정대면 중에서도, 본 발명에서 얻어진 결정질 반도체 막에서는,특히 (110)면 또는 (211)면이 우세하고, 이러한 면이 전체의 50% 이상을 차지할 때 유리한 효과가 얻어진다. 이러한 2개의 결정면은 다른 면에 비해 홀 이동도가 대단히 높고, n채널형 TFT에 비해 성능이 뒤떨어지는 p채널형 TFT의 성능을 특히 향상시킬 수 있어서, 반도체 회로에 있어서도 양호하게 밸런스가 유지되기 쉽다는 장점도 있다.
본 발명의 결정질 반도체 막의 결정립(도메인)이 상기한 바와 같은 특징을 갖는 것은, 예컨대 후방 산란 전자 회절상(EBSP)(Electron BackSCattered diffraction Pattern)에 의해 확인되었다.
또한, 본 발명의 제조 방법에서는, 촉매 원소로서, Ni, Co, Sn, Pb, Pd, Fe, Cu에서 선택된 하나 이상의 원소를 사용한다. 상기 원소들에서 선택된 하나 이상의 원소는 미량으로도 결정 촉진 효과를 제공할 수 있다. 특히, Ni를 사용한 경우에 가장 현저한 효과를 얻을 수 있다. 그 이유는 다음과 같다. 촉매 원소 단독으로는 작용하지 않지만, 규소 막의 규소와 결합하여 실리사이드를 형성할 때 결정 성장을 촉진한다. 그 실리사이드의 결정 구조가, 비정질 규소 막 결정화 시에, 일종의 주형으로서 작용하여, 비정질 규소 막의 결정화를 촉진한다. Ni 원자는 2개의 Si 원자와 결합하여 실리사이드, NiSi2를 형성한다. NiSi2는 형석(螢石)의 결정 구조를 나타내며, 단결정 규소로 된 다이아몬드의 구조와 대단히 유사하다. 또한, NiSi2는 그의 격자 정수가 5.406Å(0.5406nm)으로, 결정 실리콘의 다이아몬드의 격자 정수5.430Å(0.5430nm)에 매우 가까운 값을 가진다. 따라서, NiSi2는, 비정질 규소 막을 결정화하기 위한 최적의 주형이고, 본 발명에서의 촉매 원소로서의 사용이 가장 바람직하다.
이와 같은 촉매 원소를 사용하여 제조된 본 발명의 반도체 장치에서는, 게터링 영역에 비정질 반도체 막의 결정화를 촉진하는 촉매 원소로서 Ni, Co, Sn, Pb, Pd, Fe 및 Cu에서 선택된 하나 이상의 원소가 존재한다. 이 경우에, 게터링 영역에는, 비정질 반도체 막의 결정화를 촉진하는 촉매 원소가 1×1019atoms/cm3 이상의 농도로 존재한다. 채널 영역의 촉매 원소 농도는 1×1015∼1×1017atoms/cm3 정도의 범위내로 감소되어 있고, 그 결과로서 게터링 영역의 촉매 원소 농도는 2∼4자리수 증가된다.
또한, 본 발명의 다른 제조 방법에서는, 제1 가열 처리 후, 결정질 반도체 막에 레이저 광을 조사하는 공정을 포함한다. 본 발명에서 얻어진 결정질 반도체 막이 레이저광으로 조사된 경우, 결정질 영역과 비정질 영역 사이의 융점의 차로 인해 결정립계부 및 미소 잔류 비정질영역(미결정화 영역)이 집중적으로 처리된다. 촉매 원소를 도입하여 결정화한 결정질 규소 막은, 주상 결정으로 형성되어 있고, 그의 내부는 단결정 상태이기 때문에, 레이저 광의 조사에 의해 결정립계부가 처리되면, 기판 전면에 걸쳐 단결정 상태에 가까운 양질의 결정질 반도체 막이 얻어지고, 결정성이 크게 개선된다. 이 결과, TFT의 온 특성이 크게 향상되어, 전류 구동 능력이 개선된 반도체 장치를 실현할 수 있다.
제1 실시예
본 발명의 제1 실시예를 도1a 내지 1h를 참조하여 설명한다. 제1 실시예는 글라스 기판 상에 n채널형 TFT를 제조하는 방법에 대해서 설명한다. 도1a 내지 1h는 n채널형 TFT의 제조 공정을 연속으로 나타내는 단면도이다.
도1a에서, 기판(101)으로는 저알카리 글라스 기판이나 석영 기판을 사용한다. 본 실시예에서는 저알카리 글라스 기판을 사용한다. 이 경우, 글라스 왜곡점보다 10∼20℃정도 낮은 온도로 기판을 사전에 열처리할 수 있다. 이 기판(101)의 TFT를 형성하는 표면에는, 기판(101)으로부터의 불순물의 확산을 막기 위해, 산화 규소막, 질화 규소막 또는 산화 질화 규소막 등의 하지 막이 형성된다. 본 실시예에서는, 예컨대 플라즈마 CVD법에 의해 SiH4, NH3 및 N20의 재료 가스를 이용하여 제조되는 산화 질화 규소 막을 하층의 제1 하지막(102)으로서 성막하고, 그 제1 하지 막(102) 위에 유사하게 플라즈마 CVD법에 의해 SiH4 및 N20를 재료 가스로 이용하여 제2 하지막(103)을 적층 형성한다. 이 때의 제1 하지막(102)의 산화 질화 규소 막의 두께는 25∼200nm(예컨대, 100nm)으로 하고, 제2 하지막(103)의 산화 규소 막의 두께는 25∼300nm(예컨대, 100nm)으로 설정한다. 본 실시예에서는 2층의 하지막을 사용하지만, 예컨대 산화 규소 막의 단층으로도 문제는 없다.
다음, 20∼150nm(바람직하게는 30∼80nm)의 두께를 가진 비정질 규소 막(a-Si막)(104)을, 플라즈마 CVD법이나 스퍼터링법 등의 알려져 있는 방법으로 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 비정질 규소 막을 50nm의 두께로 형성한다. 하지막(102,103)과 비정질 규소 막(104)은 동일의 성막법으로 형성하는 것이 가능하기 때문에, 양자를 연속으로 형성할 수 있다. 상기 막들을 형성한 후, 하지막을 대기 분위기로 노출시키지 않는 것에 의해, 하지막의 표면의 오염을 방지하는 것이 가능하게 되어, 제조되는 TFT의 특성 변화 및 문턱치 전압의 변동을 감소시킬 수 있다.
이어서, a-Si막(104)에 촉매 원소를 첨가하고, 가열 처리를 행한다. a-Si막 상에 중량 환산으로 예컨대 10ppm의 촉매 원소(본 실시예에서는 니켈)를 포함하는 수용액(초산 니켈 수용액)을 스핀 코팅법으로 도포하여, 촉매 원소를 포함하는 층(105)을 형성한다. 본 실시예에서 사용 가능한 촉매 원소는, 니켈 이외에, 철(Fe), 코발트(Co), 주석(Sn), 납(Pb), 팔라듐(Pd), 및 구리(Cu)에서 선택된 하나 이상의 원소이다. 또한, 이들 원소보다 촉매 효과는 작지만, 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au)등도 촉매 원소로서 작용한 다. 이 때, 촉매 원소의 분량은 극 미량이고, a-Si(1O4) 표면상의 촉매 원소 농도는, 전반사 형광 Ⅹ선 분석(TRXRF)법에 의해 제어된다. 본 실시예에서는, 7×1012atoms/cm2 정도이다.
본 실시예에서 스핀 코팅법에 의해 니켈을 첨가하는 방법을 사용하지만, 증착법 또는 스퍼터링법 등에 의해 촉매 원소의 박막(본 실시예의 경우에는 니켈막)을 a-Si막(104)위에 형성할 수 있다.
다음, 불활성 분위기(예컨대, 질소 분위기)에서 가열 처리를 행한다. 이 가열 처리는 550∼600℃로 30분∼4시간 실행됨이 바람직하다. 본 실시예에서는, 580℃에서 1시간의 가열 처리를 행한다. 이 가열 처리에 있어서, a-Si막(104)의 표면에 첨가된 니켈(105)이 a-Si막(104)으로 확산하는 동시에, 실리사이드화가 일어나고, 그 실리사이드를 핵으로 이용하여 a-Si막(104)의 결정화가 진행된다. 그 결과, a-Si막(104)은 결정화된 규소 막(104a)으로 된다. 여기에서는 화로를 이용한 가열 처리에 의해 결정화 프로세스가 실행되었지만, 램프 등을 열원으로서 사용하는 RTA(Rapid Thermal Annealing) 장치에 의해 결정화를 실행할 수 있다.
다음, 도1b에 나타내는 바와 같이, 가열 처리에 의해 얻어진 결정질 규소 막(104a)에 레이저광(106)을 조사함에 의해, 그 결정질 규소 막(104a)을 더욱 재결정화 하여, 결정성을 향상시킨 결정질 규소 막(104b)을 형성한다. 이 공정에서 사용된 레이저광으로서는, ⅩeCl 엑시머 레이저(파장:308nm, 펄스 폭:40nsec) 또는 KrF 엑시머 레이저(파장:248nm)를 적용할 수 있다. 상기 레이저 광은 기판(101)의 표면에 기다란 빔 스폿을 형성하도록 성형되며 상기 기판은 빔 스폿의 길이방향에 대해 수직한 방향으로 순차적으로 레이저빔을 주사함에 의해 기판의 전면에 걸쳐 재결정화를 행한다. 상기 기판 표면은 인접한 빔의 일부가 중첩되도록 하여 주사함으로써 결정질 규소 막(104a)의 표면의 임의의 일점에, 복수의 레이저 광 조사를 행하게 되어, 균일성을 향상시킬 수 있다. 이와 같이 하여 고상 결정화에 의해 얻어진 결정질 규소 막(104a)은, 레이저 조사에 의한 용융/고화 과정에 의해 결정 결함이 감소됨으로써 보다 고품질의 결정성 규소 막(104b)으로 된다.
그 후, 결정질 규소 막(104b)의 불필요한 부분을 제거함에 의해 소자간 분리를 행한다. 상기 공정에 의해, 도1c에 나타내는 바와 같이, 다음에 TFT의 활성 영역(소스/드레인 영역 및 채널 영역)으로 되는 섬모양 결정질 규소 막(반도체 층)(107)이 형성된다. 계속하여, 이러한 섬모양 결정질 규소 막(107)을 덮도록 게이트 절연막(108)이 형성된다. 상기 게이트 절연막(108)은 두께 20∼150nm의 산화 규소 막이 바람직하다. 본 실시예에서는 두께 100nm의 산화 규소막을 사용한다.
다음, 게이트 절연막(108)위에 도전막을 스퍼터링법 또는 CVD법 등에 의해 퇴적하고, 이것을 패터닝하여 게이트 전극(109)을 형성한다. 이 도전막의 재료로는 고융점 금속의 W, Ta, Ti 및 Mo 또는 그의 합금 재료가 있다. 상기 도전막의 두께는 300∼600nm이다. 본 실시예에서는, 도전막으로서 두께 450nm으로서 질소가 미량 첨가된 Ta 막을 사용한다.
다음, 도1d에 나타내는 바와 같이, 게이트 전극(109)을 마스크로 이용하여 이온 도핑법에 의해 반도체층(107)에 n형 불순물(인)(110)이 고농도로 주입된다. 이 공정에 의해, TFT 반도체 층(107)에서, 게이트 전극(109)으로 덮혀 있지 않은 영역(112)에는 고농도의 인(110)이 주입된다. 이 공정에서, 게이트 전극(109)에 마스크되어 인(110)이 주입되지 않는 영역(111)은 후에 TFT의 채널 영역으로 된다.
도1e에 나타내는 바와 같이, 게이트 전극(109)을 덮도록 게이트 절연막(108)위에 레지스트 마스크(113)가 형성된다. 그 후, 마스크(113)를 이 용하여 게이트 절연막(108)을 에칭하여, 선택적으로 에칭된 게이트 절연막(114)을 형성한다. 상기 마스크(113) 및 게이트 절연막(114)이 TFT의 반도체 층(107)을 덮어서, 상기 반도체 층(107)의 일부(외연부)가 노출된 상태로 된다.
그 후, 기판(101)의 전면이 희가스 원소(본 실시예에서는 Ar)(115)로 기판(101) 위로부터 이온 도핑된다. 이 공정에 의해, TFT 활성 영역의 노출된 영역으로 희가스 원소(115)가 주입되어, 게터링 영역(117)이 형성된다. 상기 마스크(113) 및 게이트 절연막(114)에 의해 덮혀 있는 다른 영역은, 희가스 원소로 도프되지 않고, 후에 TFT의 소스 및 드레인 영역(116)이 된다. 이 때의 희가스 원소로는, Ar, Kr, Ⅹe에서 선택된 하나 이상의 희가스 원소를 이용할 수 있다. 또한, 이 공정에 있어서, 게터링 영역(117)의 희가스 원소의 농도는 1×1019∼3×1021atoms/cm3으로 제어된다. 또한, 이 공정에서, 게터링 영역(117)은 게이트 절연막이 없는 상태로 강하게 도핑되기 때문에, 그의 결정 구조가 완전히 파괴되어 비정질화된다. 이 상태가 도1f에 도시된다.
다음, 전 공정에서 마스크로서 사용한 레지스트(113)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 열처리를 행한다. 이 열처리 공정에서, 도1g에 나타내는 바와 같이, 소스/드레인 영역(116) 외측에 형성된 게터링 영역(117)에서, 도핑 시에 비정질화된 것에 의해 발생된 결정 결함 및 게터링 영역(117)에 고농도로 도핑되어 있는 아르곤(115)이, 채널 영역(111) 및 소스/드레인 영역(116)에 존재하는 니켈을, 채널 영역에서 소스/드레인 영역, 및 게터링 영역(117)으로, 화살표(118)로 나타낸 바와 같이 이동시킨다. 따라서, TFT의 반도체 층의 채널 영역 또는 채널영역과 소스 또는 드레인 영역 사이의 접합부에 잔류하고 있는 촉매 원소를 게터링하여, 촉매 원소의 편석에 의한 리크 전류의 발생을 억제할 수 있다.
또한, 소스 영역 또는 드레인 영역 외측의 TFT의 활성 영역의 부분에게터링 영역이 제공되기 때문에, 게터링 영역의 비정질화에 의해 TFT의 소스 영역 또는 드레인 영역의 저항이 증가되는 문제를 방지할 수 있다. 상기 가열 처리 공정에서 게터링 영역에 촉매 원소가 이동하기 때문에, 게터링 영역의 촉매 원소의 농도는 1×1019/cm3 이상으로 된다.
상기 가열 처리에서는 일반적인 가열로를 사용해도 되지만, RTA(Rapid Thermal Annealing) 장치가 바람직하다. 기판 표면에 고온의 불활성 가스를 블로잉함에 의해 급격하게 승온 및 강온을 행할 수 있는 RTA 장치가 바람직하다. 구체적으로, 상기 가열 처리는 온도 550∼750℃의 범위로, 약 30초∼10분 정도 실행된다. 승온 속도 및 강온 속도로는 100℃/분 이상이 바람직하다. 또한, 이 가열 처리 공정은 소스/드레인 영역(116)으로 도핑되는 n형 불순물(인)(110)을 활성화함으로써, 소스/드레인 영역(116)의 시트 저항치는 1kΩ/스퀘어 이하까지 감소된다. 그러나, 게터링 영역(117)은 비정질 성분을 유지한 상태로 남는다. 이 공정 후에, 레이저 라만 분광법에 의해, 채널 영역(111) 또는 소스/드레인 영역(116)과 게터링 영역(117)의 라만 스펙트럼에서의 비정질 Si의 TO-포논 피크 Pa와 결정 Si의 TO-포논 피크 Pc 사이의 비 Pa/Pc를 측정하면, 게터링 영역(117)이 채널 영역(111) 또는 소스/드레인 영역(116)보다 크게 되어 있다. 이 측정은, 본 실시예에서와 같이 투광성이 있는 글라스 기판 등을 사용하는 경우에는, 기판의 하부면에서 행할 수 있다. 또한, 상기 가열 처리 공정 후, 그 이상의 고온의 공정이 행해지지 않기 때문에, 이 상태는 TFT 완성 후에도 유지된다.
다음, 도1h에 나타내는 바와 같이, 산화 규소 막 또는 질화 규소 막을 층간 절연막(119)으로서 형성하고, 콘택트 홀을 형성하여, 금속 재료에 의한 TFT의 전극/배선(120)을 형성한다.
마지막으로, 1기압의 질소 분위기 또는 수소 혼합 분위기에서 350℃로 1시간 동안 어닐링 공정을 실행하여, 도1h에 나타낸 바와 같은 TFT(121)를 얻는다. 필요하다면, TFT(121)를 보호할 목적으로, TFT(121)위에 질화 규소 막 등으로 된 보호막이 제공될 수 있다.
제2 실시예
본 발명의 제2 실시예를 도2a 내지 2h를 참조하여 설명한다. 본 실시예는 제1 실시예와 다른 방법으로, n채널형 TFT를 글라스 기판 상에 제조하는 방법에 관한 것이다. 본 실시예의 TFT는 액티브 매트릭스 액정 표시 장치 또는 유기 EL 표시 장치의 드라이버 회로 또는 화소부는 물론, 박막 집적 회로를 구성하는 소자로서도 이용할 수 있다. 도2a 내지 2h는 n채널형 TFT의 제조 공정을 순차적으로 나타내는 단면도이다.
먼저, 도2a에 나타내는 바와 같이, 글라스 기판(201)위에, 예컨대 플라즈마 CVD법에 의해 산화 규소 막, 질화 규소 막 또는 산화 질화 규소 막 등의 하지막을 형성한다. 이러한 하지막은, 글라스 기판(201)으로부터의 불순물의 확산을 방지하도록 제공된다. 본 실시예에서는, SiH4, NH3, N20의 재료 가스를 이용하여 제조되는 두께 50nm 정도의 산화 질화 규소 막을 하층의 제1 하지막(202)으로서 성막하고 그 위에 SiH4, N20을 재료 가스를 이용하여 두께 100nm 정도의 제2 하지막(203)을 적층 형성한다. 그 후, 두께 20∼80nm 정도(예컨대, 40nm)의 진성(Ⅰ형)의 비정질 규소 막(a-Si막)(204)을 플라즈마 CVD법 등에 의해 성막한다.
다음, a-Si막(204) 표면 상에 니켈(205)을 미량 첨가한다. 미량의 니켈(205) 첨가는, 니켈 용액을 a-Si막(204)위에 유지하고, 스피너(spinner)에 의해 용액을 기판(201)위에 균일하게 확산시키고, 기판(201)을 건조시킴에 의해 실행된다. 본 실시예에서, 용질로서는 초산 니켈을 사용하고, 용매로서는 물을 사용하며, 용액 중의 니켈 농도는 8ppm이 되도록 제어된다. 이 상태가 도2a에 도시된다. 이 때, 도핑하는 촉매 원소의 분량은 극미량이고, a-Si막(204) 표면상의 촉매 원소 농도는, 전반사 형광 Ⅹ선 분석(TRXRF)법에 의해 제어된다. 본 실시예에서는 5×1012atoms/cm2 정도이다. 이 공정에 앞서, 스핀 도포시의 a-Si막(204) 표면의 습윤성(wettability)을 향상시키도록 오존수 등으로 a-Si막(204) 표면을 약하게 산화시킬 수 있다.
다음, 불활성 분위기(예컨대, 질소 분위기)에서 제1 가열 처리를 행한다. 이 때의 어닐링 조건은 530∼600℃로 30분∼8시간 실행하는 것이다. 예컨대, 본 실시예에서는, 550℃로 4시간 동안 가열 처리를 행한다. 이 가열 처리에서, a-Si막 표면에 첨가된 니켈(205)은 a-Si막(204)으로 확산하는 동시에, 실리사이드화가 일어나고, 그 실리사이드를 핵으로 이용하여 a-Si막(204)의 결정화가 진행된다. 그 결과, a-Si막(204)은 결정화되어 결정질 규소 막(204a)으로 된다. 여기에서는 화로를 사용한 가열 처리에 의해 결정화 프로세스가 실행되지만, 램프 등을 열원으로서 사용하는 RTA(Rapid Thermal Annealing) 장치에 의해 결정화를 행할 수 있다. 이와 같이 하여 얻어진 결정질 규소 막(204a)에서, 결정면 배향은, 주로 <111> 정대면으로 되고, <111> 정대면을 따라 배향된 영역들의 50% 이상이 (110)면 또는 (211)면을 따라 배향된 영역이다. 또한, 상기 결정질 규소 막(204a)의 결정 도메인(거의 균일한 배향을 가진 영역)은 2∼10μm의 도메인 직경을 가진다.
다음, 도2b에 나타내는 바와 같이, 가열 처리에 의해 얻어진 결정질 규소 막(204a)에 레이저광(206)을 조사하여 결정질 규소 막(204a)을 더욱 재결정화하여 결정성이 향상된 결정질 규소 막(204b)을 형성한다. 이 공정에서 사용되는 레이저광으로서는, ⅩeCl 엑시머 레이저더(파장:308nm, 펄스 폭:40nsec) 또는 KrF 엑시머 레이저(파장:248nm)를 적용할 수 있다. 이 때의 레이저 광은 기판(201) 표면에서 기다란 빔 스폿을 형성하도록 된 형상으로서, 빔 스폿의 길이 방향에 대해 수직한 방향으로 레이저 빔을 주사함에 의해 기판 전면에 걸친 재결정화를 행한다. 이 때, 인접한 빔의 일부가 겹치도록 하여 기판 표면에 주사하는 것이 바람직하며 결정질 규소 막(204a)의 임의의 일점에 복수의 레이저광이 조사됨으로써, 균일성을 향상시킬 수 있다. 본 실시예에서, 레이저광 조사 공정은 300∼500mJ/cm2(예컨대, 420mJ/cm2)의 에너지 밀도로 실행되었다. 또한, 본 실시예에서, 레이저광은 기판(201) 표면에서 150mmx1mm의 사이즈를 가진 기다란 빔 스폿을 형성하도록 성형되어 있고, 빔 스폿의 길이 방향에 대해 수직한 방향으로 0.05mm의 스텝 폭으로 순차적으로 주사를 행한다. 따라서, 결정질 규소 막(204a)의 임의의 일점에서 합계 20회의 레이저광 조사가 행해지게 된다. 이 때의 레이저광 에너지는, 너무 낮으면 결정성 개선 효과가 적고, 너무 높으면 전 공정에서 얻어진 결정질 규소 막(204a)의 결정 상태가 리세트되어 버리기 때문에, 적절한 범위로 설정될 필요가 있다. 상기한 바와 같은 고상 결정화에 의해 얻어진 결정질 규소 막(204a)은, 레이저 조사에 의한 용융/고화 과정에 의해 결정 결함이 감소되어 보다 고품질의 결정질 규소 막(204b)으로 된다. 이 레이저 조사 공정 후에, 상기 결정질 규소 막(204b)의 결정면 배향 및 결정 도메인 상태는 레이저 조사 전의 결정질 규소 막(204a)의 결정면 배향 및 결정 도메인 상태 그대로 유지되며, EBSP 측정에 있어서 큰 변화는 볼 수 없었다. 그러나, 결정질 규소 막(204b) 표면에는 리지(ridge)가 형성되어 있고, 그의 평균 표면 조도(roughness) Ra는 4∼9nm으로 되었다.
그 후, 결정질 규소 막(204b)의 불필요한 영역을 제거함에 의해 소자간 분리를 행한다. 상기 공정에 의해, 도2c에 나타내는 바와 같이, TFT의 활성 영역(소스/드레인 영역 및 채널 영역)으로 되는 섬모양 결정질 규소 막(반도체 층)(207)이 형성된다.
다음, 상기 활성 영역으로 될 반도체 층(207)을 덮도록 두께 20∼150nm(본 실시예에서는 100nm)의 산화 규소 막을 게이트 절연막(208)으로서 성막한다. 산화 규소 막은 TEOS(Tetra Ethoxy Ortho Silicate)를 산소와 함께 기판 온도 150∼600℃(바람직하게는 300∼450℃)로, RF 플라즈마 CVD법에 의해 분해 및 퇴적하여 형성된다. 이와 다르게, TEOS를 오존 가스와 함께 저압 CVD법 또는 상압 CVD법에 의해 기판 온도 350∼600℃(바람직하게는 400∼550℃)에서 산화 규소 막을 형성할 수 있다. 성막 후에, 게이트 절연막 자신의 벌크 특성 및 결정질 규소 막 및 게이트 절연막 사이의 계면특성을 향상하기 위해, 불활성 가스 분위기하에서 500∼600℃로 1∼4 시간 어닐링을 실행할 수 있다.
다음, 스퍼터링 법에 의해 두께 300∼600nm으로 고융점 금속을 성막한다. 본 실시예에서는, 텅스텐(W)을 두께 300∼600nm(예컨대, 450nm)으로 성막한다. 그 후, 텅스텐 막을 패터닝하여 게이트 전극(209)을 형성한다.
다음, 도2d에 나타내는 바와 같이, 이온 도핑법에 의해 게이트 전극(209)을 마스크로 이용하여 활성 영역에 저농도의 불순물(인)(210)을 주입한다. 도핑 가스로서 인(PH3)을 사용하고, 가속 전압을 60∼90kV(예컨대, 70kV), 도즈량을 1×1012∼1×1014cm-2(예컨대, 8×1012cm-2)으로 설정한다. 이 공정에 의해, 반도체 층(207)에서, 게이트 전극(209)으로 덮혀 있지 않은 영역(212)에는 저농도의 인(210)이 주입되고, 게이트 전극(209)으로 마스크되어 인(210)이 주입되지 않는 영역(211)은, 후에 TFT의 채널 영역(211)으로 된다.
다음, 도2e에 나타내는 바와 같이, 게이트 전극(209)을 덮도록, 게이트 절연막(208)위에 레지스트 마스크(213)를 형성한다. 그리고, 마스크(213)를 사용하여 게이트 절연막(208)을 에칭하여, 선택적으로 에칭된 게이트 절연막(214)을 형성한다. 본 실시예에서, 상기 에칭은 RIE(리액티브 이온 에칭)법을 사용하고, 에칭 가스로서 CHF3을 사용하여 실행된다. 이 때의 하층의 규소막에 대한 에칭 선택비는 10:1 정도로 되고, 충분한 값이 얻어졌다. 이 게이트 절연막의 선택 에칭 방법은 이와 다르게 통상의 플라즈마 에칭법, ICP(Inductively Coupled Plasma)(유도 결합형 플라즈마) 에칭법 등도 적용할 수 있고, 에칭 가스로서는, CF4나 SF6 등의 다른 적절한 CFC 가스도 이용할 수 있다. 본 실시예에서는 드라이 프로세스에서 게이트 절연막(208)의 에칭을 행하였지만, 불화 수소산 등에 의한 웨트 에칭을 이용할 수 있다. 이 공정 후에, 에칭된 게이트 절연막(214)은 반도체 층(207)을 덮고, 그의 일부(외연부)는 노출된 상태가 된다.
다음, 레지스트 마스크(213)를 제거한 후, 도2f에 나타내는 바와 같이, 게이트 전극(209)을 덮도록 두꺼운 측벽을 갖는 다른 포토레지스트 도핑 마스크(215)가 제공된다. 그 후, 이온 도핑법에 의해 레지스트 마스크(215)를 이용하여 반도체 층(207)에 불순물(인)(216)을 고농도로 주입한다. 이온 도핑 가스로서 인(PH3)을 사용하고, 가속 전압을 60∼90kV(예컨대, 70kV), 도즈량을 1×1015∼8×1015cm-2 (예컨대, 4×1015cm-2)으로 설정한다. 이 공정에서는 반도체 층(207)에서, 마스크(215)로 덮혀 있지 않은 영역에 인이 도핑되지만, 위에 게이트 절연막(214)이 있는 영역(217) 및 게이트 절연막(214)으로 마스크되지 않은 영역(218)은 인의 도핑의 상태가 전혀 다르다.
이 때의 도핑 프로파일을 도19에 나타낸다. 영역(217)은 상층의 두께100nm의 게이트 절연막(214)을 통해 인의 도핑이 행해진다. 따라서, 도19에서 깊이 1000∼1400Å(100∼140nm)은 영역(217)의 규소 막으로 도핑되는 인의 농도를 나타낸다. 이에 대조적으로, 영역(218)에서는, 위에 게이트 절연막(214)이 없고, 직접 인의 도핑이 행해진다. 도19에서 깊이 0∼400Å(0∼40nm)의 범위는 영역(218)의 규소 막으로 도핑되는 인의 농도를 나타낸다. 따라서, 영역(217)과 영역(218) 사이에는, 동일의 도핑 공정에서 도핑되어, 1자리 수 이상의 농도 차가 가능하고, 영역(218)에 도핑된 인의 실제 량은 영역(217)의 10배 이상으로 되어 있다. 또한, 영역(218)에서는, 상층의 게이트 절연막이 없으며, 게이트 절연막이 존재하는 영역(217)에 비해 상대적으로 높은 가속 전압으로 인 이온이 반도체 층으로 주입되기 때문에, 서로 충돌하는 이온의 충격 에너지가 크고, 영역(218)에서의 결정성을 파괴함에 의해 반도체 층을 비정질화 한다. 이에 대해, 영역(217)에서는, 게이트 절연막의 존재에 의해 이온의 충격 에너지가 감소되어, 반도체 층이 비정질화되지 않고 결정 상태를 유지할 수 있다.
상기 영역(217)은 TFT의 소스/드레인 영역으로 되고, 영역(218)은 게터링 영역으로 된다. 따라서, 게터링 영역 및 소스/드레인 영역을, 각각의 영역에 적합한 다른 특성이 주어진 채로 용이하게 함께 형성할 수 있다. 반도체 층(207)에서, 레 지스트 마스크(215)로 덮혀 고농도의 인(216p)이 도핑되지 않은 영역은, 저농도의 인이 주입된 영역으로 남고, LDD(Lightly Doped Drain) 영역(216)을 형성한다. 이와 같이 LDD영역(216)을 형성함에 의해, 채널 영역 및 소스/드레인 영역 사이의 접합부에서의 전계 집중을 완화시키고, TFT 오프 동작시의 리크 전류를 감소시킬 수 있는 동시에, 핫 캐리어에 의한 열화를 억제할 수 있어서 TFT의 신뢰성을 향상시킬 수 있다.
다음, 포토레지스트 마스크(215)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 제2 가열 처리를 행한다. 본 실시예에서는, 질소 분위기에서 500℃ 내지 600℃로 30분에서 8시간(예컨대, 550℃로 4시간)의 열처리를 행한다. 이 공정에서, 다량으로 인이 도핑되어 비정질화된 게터링 영역(218)이 소스/드레인 영역(217)보다 강한 게터링 작용을 제공하여, 게터링 공정이 행해진다. 영역(218)에서는, 니켈을 트랩할 수 있는 편석 사이트 등의 결함이 형성되어, 상기 영역(218)이 비정질 상태로 됨으로써, 니켈의 자유 에너지가 감소된다. 또한, 다량의 인의 도핑에 의해 니켈에 대한 규소 막의 고용도가 크게 증가된다. 이러한 게터링 파워를 이용하여, 도2g에 나타내는 바와 같이, 채널 영역(211) 및 소스/드레인 영역(217)에 잔존하는 니켈이 화살표(219)로 나타낸 방향으로 게터링 영역(218)으로 이동된다. 이 가열 공정에서 게터링 영역(218)으로 촉매 원소가 이동하기 때문에, 촉매 원소의 농도는 1×1019/cm3이상으로 된다.
또한, 상기 제2 가열 처리 공정은 소스/드레인 영역(217) 및 LDD 영역(216)으로 도핑된 인의 활성화도 동시에 행한다. 그 결과, 소스/드레인 영역(217)의 시 트 저항은 0.8∼1.5kΩ/스퀘어이고, LDD영역(216)의 시트 저항은 30∼60kΩ/스퀘어로 된다. 게터링 영역(218)은 완전히 결정화가 파괴되어 비정질화되기 때문에, 게터링 영역(218)은 결정 영역으로 회복되지 않고 활성화되지 않는다. 게터링 영역(218)의 저항치는 1MΩ/스퀘어 이상으로 된다. 이 조건하에서, 소스/드레인 영역은 종래 기술의 소스/드레인 영역으로서 전혀 작용하지 않는다. 그러나, 본 발명에서는, 반도체 층에 소스/드레인 영역과 별도의 영역에 게터링 영역을 형성하기 때문에, TFT의 동작에 상기 게터링 영역이 지장을 초래하지 않는다. 또한, 레이저 라만 분광법에 의해 채널 영역(211) 또는 소스/드레인 영역(217) 및 게터링 영역(218)의 라만 분광 스펙트럼의 비정질 Si의 TO-포논 피크 Pa와 결정 Si의 TO-포논 피크 Pc 사이의 비 Pa/Pc를 측정하면, 게터링 영역(218)의 쪽이 채널 영역(211) 또는 소스/드레인 영역(217)보다 크게 되어 있다. 또한, 상기 가열 처리 공정 후 그 이상의 고온 공정은 행하지 않기 때문에, 이 상태는 TFT 완성 후에도 유지된다.
그 후, 도2h에 나타내는 바와 같이, 두께 600nm 정도의 산화 규소 막 또는 질화 규소 막을 층간 절연막(220)으로서 형성한다. 산화 규소 막을 사용하는 경우에, TEOS를 이용하여, 산소와 함께 플라즈마 CVD법, 또는 오존과 함께 저압 CVD법 또는 상압 CVD법에 의해 형성하면, 단차 피복성이 양호한 층간 절연막이 얻어진다. 또한, SiH4와 NH3을 원료 가스로서 이용하여 플라즈마 CVD법에 의해 질화 규소 막을 성막할 때, 활성 영역 및 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT특성을 열화시키는 댕글링 본드 감소 효과를 얻을 수 있다.
다음, 층간 절연막(220)에 콘택트 홀을 형성하고, 금속 막, 예컨대 질화 티탄과 알루미늄의 2층 막에 의해 TFT의 전극/배선(221)을 형성한다. 질화 티탄 막은 알루미늄이 반도체 층으로 확산하는 것을 방지하기 위한 배리어 막이다. TFT(222)(도2h)를 화소 전극을 절환하는 화소 TFT로서 사용하는 경우에는, ITO등 투명 도전막으로 이루어지는 화소 전극이 게이트 전극이 아닌 2개의 전극 중 하나(즉, 드레인 전극)에 접속되고, 소스 버스 라인은 다른 전극(즉, 소스 전극)에 접속된다. 본 실시예에서는, 소스 전극 및 소스 버스 라인이 서로 일체로 형성된다. 소스 버스 라인을 통해 비디오 신호가 공급되고, 게이트 버스 라인(209)에서의 게이트 신호에 따라 화소 전극에 필요한 전하가 기입된다. 또한, 본 TFT는 박막집적회로에 용이하게 응용될 수 있고, 이 경우 게이트 전극(209)위로도 콘택트 홀을 형성하고, 필요로 하는 배선을 제공한다.
마지막으로, 질소 분위기 또는 수소 분위기에서 350℃, 1시간의 어닐링을 행하고, 도2h에 나타낸 TFT(222)를 완성시킨다. 필요에 따라, TFT(222)를 보호할 목적으로, TFT(222)위에 질화 규소 막 등으로 이루어지는 보호막을 제공할 수 있다.
이상의 실시예에 따라 제조된 TFT는, 전계 효과 이동도가 약 200cm2/Vs, 문턱치 전압이 약 1.5V로 대단히 고성능임에도 불구하고, 종래 기술에서 빈번하게 나타나는 TFT 오프 동작시의 리크 전류의 이상 증대가 전혀 없고, 단위 W당 0.1 pA이하의 대단히 낮은 리크 전류 값을 안정적으로 나타내었다. 이 값은, 촉매 원소를 사용하지 않고 제조된 종래의 TFT와 비교해도 전혀 차가 없는 것이다. 따라서, 본 발명에 의해 제조 수율을 크게 향상시킬 수 있다. 또한, 반복되는 작동에 대한 저항, 바이어스 전압에 대한 저항 및 열 스트레스에 대한 저항에 대한 시험에서도 특성 열화는 보이지 않고, 종래 기술에 비교해 대단히 신뢰성이 높았다.
본 실시예에 따라 제조된 듀얼 게이트 구조를 갖는 TFT는 액정 표시 패널의 액티브 매트릭스 기판의 화소 TFT로서 사용된다. 종래의 방법에 의해 제조된 기준 패널과 비교하여, 상기 얻어진 액정 패널은 표시 불균일이 명백히 적고, TFT 리크 전류에 의한 화소 결함도 매우 적고, 콘트라스트 비가 높은 고 표시 품위를 가진다.
제3 실시예
본 발명의 제3 실시예에 대해 설명한다. 본 실시예는, 액티브 매트릭스형의 액정 표시 장치의 주변 구동 회로 또는 일반의 박막 집적회로에 사용되는 n채널형 TFT와 p채널형 TFT의 상보적인 세트를 포함하는 CMOS 구조의 회로를 글라스 기판 상에 제조하는 공정에 대해 설명한다.
도3a 내지 3f 및 도4a 내지 4e는 본 실시예에서 설명하는 TFT의 제조 공정을 순차적으로 나타내는 단면도이다.
도3a를 참조하면, 기판(301)으로는 저 알카리 글라스 기판 또는 석영 기판을 사용할 수 있다. 본 실시예에서는 저 알카리 글라스 기판을 사용한다. 이 경우, 글라스 왜곡점보다 10∼20℃정도 낮은 온도로 사전에 열처리할 수 있다. 이 기판(301)의 TFT를 형성하는 표면에는, 기판(301)으로부터의 불순물 확산을 방지하기 위해, 산화 규소 막, 질화 규소 막 또는 산화 질화 규소 막 등의 하지 막을 형성한다. 본 실시예에서는, 플라즈마 CVD법으로 SiH4, NH3 및 N20의 재료 가스를 이용 하여 제조되는 산화 질화 규소 막을, 하층의 제1 하지막(302)으로서 성막하고, 그 제1 하지막(302)위에 유사하게 플라즈마 CVD법에 의해 TEOS 및 산소를 원료 가스로 이용하여 산화 규소 막으로 구성되는 제2 하지막(303)을 적층 형성한다. 제1 하지막(302)의 산화 질화 규소 막의 두께는 25∼200nm(예컨대, 50nm)으로 하고, 제2 하지막(303)의 산화 규소 막의 두께는 25∼300nm(예컨대, 100nm)으로 한다.
다음, 두께 20∼150nm(바람직하게는, 30∼80nm)의 비정질 구조를 가진 규소 막(a-Si막)(304)이, 플라즈마 CVD법 또는 스퍼터링 법 등에 의해 형성된다. 본 실시예에서는, 플라즈마 CVD법에 의해 비정질 규소 막을 50nm의 두께로 형성한다. 또한, 본 실시예에서는 멀티 챔버형 플라즈마 CVD장치를 사용하여, 상기 하지막(302,303) 및 비정질 규소 막(304)을 대기 분위기에 노출시키지 않고 연속으로 형성한다. 이 방식으로, 하지막 및 a-Si 막 사이의 계면(TFT에서는 백 채널로 된다)의 오염을 방지할 수 있음으로써, 제조된 TFT의 특성 변화 및 문턱치 전압의 변동을 감소시킬 수 있다.
다음, a-Si막(304) 표면에 미량의 촉매 원소(본 실시예에서는 니켈)(305)를 첨가한다. 이 니켈(305)의 미량 첨가는, 니켈 용액을 a-Si막(304)위에 유지하고, 스피너에 의해 용액을 기판(301) 위에 균일하게 분포시키고 기판(301)을 건조시킴에 의해 실행된다. 본 실시예에서, 용질로서는 초산 니켈을 사용하고, 용매로서는 물을 사용하며, 용액중의 니켈 농도는 10ppm으로 제어한다. 이 상태가 도3b에 도시된다. 이와 같이 하여 첨가된 도3b의 상태에서의 a-Si막(304) 표면상의 니켈 농도는, 전반사 형광 X선 분석(TRXRF)법에 의해 측정하면, 약 7×1012atoms/cm2으로 된 다. 촉매 원소를아모르퍼스 실리콘 막으로 도핑하는 방법으로서는, 촉매 원소를 함유하는 용액을 도포하는 방법 이외에, 플라즈마 도핑법, 증착법 및 스퍼터링법 등의 방법이 있다. 용액이 사용될 때, 촉매 원소의 첨가량의 제어가 용이하고, 극히 미량의 촉매 원소의 첨가도 용이하게 된다.
그 후, 불활성 분위기(예컨대, 질소 분위기)에서 가열 처리를 행한다. 이 가열 처리는 520∼600℃로 1∼8시간 실행된다. 본 실시예에서는, 일례로서 580℃에서 1시간의 가열처리를 행한다. 이 가열 처리에 있어서, a-Si막(304) 표면에 첨가된 니켈(305)은 a-Si막(304)으로 확산하는 동시에,실리사이드화 되고, 그 실리사이드를 핵으로 이용하여 a-Si막(304)의 결정화가 진행된다. 그 결과, 도3c에 나타내는 바와 같이, a-Si막(304)이 결정질 규소 막(304a)으로 된다. 여기에서는 화로를 사용한 가열 처리에 의해 결정화 프로세스가 실행되지만, 이와 다르게 급속하게 승온 및 강온을 행하는 RTA(Rapid Thermal Annealing)장치에 의해 결정화를 실행할 수 있다.
다음, 도3d에 나타내는 바와 같이, 레이저광(306)을 결정질 규소 막(304a)에 조사하여 그 결정질 규소 막(304a)을 더욱 재결정화하여, 그의 결정성을 향상시킨다. 이 공정에서, 레이저 광으로는, ⅩeCl 엑시머 레이저(파장:308nm, 펄스폭:40nsec)를 사용한다. 레이저 광 조사는, 에너지 밀도350∼500mJ/cm2(예컨대, 420mJ/cm2)으로 실행된다. 본 실시예에서, 레이저광은, 기판(301)표면에서 150mm x 1mm의 사이즈를 갖는 기다란 빔 스폿을 형성하도록 성형되어 있고, 상기 빔 스폿의 길이 방향에 대해 수직한 방향으로 0.05mm의 스텝폭으로 기판(301)에 순차적으로 주사를 행한다. 따라서, 결정질 규소 막(304a)의 임의의 일점에서, 합계 20회의 레이저광 조사가 행해진다. 이와 같이 고상 결정화에 의해 얻어진 결정질 규소 막(304a)은, 레이저 조사에 의한 용융/고화 과정에 의해 결정 결함이 감소되어, 고품질의 결정성 규소막(304b)으로 된다. 이 공정에서 사용할 수 있는 레이저광은 펄스 발진형 또는 연속 발광형의 KrF 엑시머 레이저,ⅩeCl 엑시머 레이저, YAG 레이저 또는 YVO4 레이저를 사용할 수 있다. 결정화 조건은 각 응용에 따라 적절하게 결정될 수 있다.
그 후, 결정질 규소막(304b)의 불필요한 영역을 제거하여 소자간 분리를 행한다. 상기 공정에 의해, 도3e에 나타내는 바와 같이, 각각 n채널형TFT 및 p채널형 TFT의 활성 영역(소스/드레인 영역 및 채널 영역)으로 될 섬모양의 결정질 규소 막(반도체 층)(307n,307p)이 형성된다.
여기에서, n채널형 TFT 및 p채널형 TFT의 반도체층의 전면에, 문턱치 전압을 제어할 목적으로 1×1016∼5×1017/cm3 정도의 농도로 p형 도전성을 부여하는 불순물 원소로서 보론(B)이 도핑된다. 보론(B)의 첨가는 이온 도핑법에 의해 실행될 수 있고, 이와 다르게 비정질 실리콘막을 성막할 때 비정질 실리콘 막에 첨가될 수 있다.
다음, 상기 반도체 층(307n,307p)을 덮도록 두께 20∼150nm(본 실시예에서는 100nm)의 산화 규소 막을 게이트 절연막(308)으로서 성막한다. 실리콘 산화막은, TEOS(Tetra Ethoxy Ortho Silicate)를 산소와 함께 기판 온도 150∼600℃(바람직하게는 300∼450℃)로, RF 플라즈마 CVD법에 의해 분해 및 퇴적하여 형성된다. 퇴적 공정 후에, 게이트 절연막 자신의 벌크 특성 및 결정성 규소 막 및 게이트 절연막 사이의 계면 특성을 향상시키기 위해, 불활성 가스 분위기에서 500∼600℃로 1∼4시간 어닐링을 실행할 수 있다. 이와 다르게 게이트 절연막(308)은 다른 적절한 실리콘 포함 절연막을 단층 막 또는 적층 막으로 형성할 수 있다.
다음, 도3f에 나타내는 바와 같이, 스퍼터링 법에 의해 고융점 금속을 퇴적하고 패터닝하여 게이트 전극(309n,309p)을 형성한다. 상기 고융점 금속은 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 및 티타늄(Ti)에서 선택된 원소, 또는 주 원소로서 상기 원소들 중 하나를 포함하는 합금, 또는 상기 원소들의 합금(대표적으로는, Mo-W 합금 또는 Mo-Ta 합금)으로 될 수 있다. 이와 다르게, 상기 재료는 텅스텐 실리사이드, 티타늄 실리사이드 또는 몰리브덴 실리사이드로 될 수 있다. 본 실시예에서는, 텅스텐(W)이 300∼600nm(예컨대, 450nm)의 두께로 퇴적된다. 저저항화를 실현하기 위해 함유하는 불순물의 농도는 낮은 것이 바람직하다. 산소 농도를 30ppm 이하로 설정할 때, 20μΩcm 이하의 비저항치를 실현할 수 있다.
다음, 이온 도핑법에 의해 게이트 전극(309n,309p)을 마스크로 이용하여 활성 영역에 저농도의 불순물(인)(310)을 주입한다. 도핑 가스로서 인(PH3)을 사용하고, 가속 전압을 60∼90kV(예컨대, 70kV), 도즈량을 1×1012∼1×1014cm-2(예컨대, 2×1013cm-2)으로 한다. 이 공정에 의해, 섬모양의 규소막(307n,307p)에서, 게이트 전 극(309n,309p)으로 덮혀 있지 않은 영역은 저농도의 인(310)이 주입되는 영역(312)으로 되고, 게이트 전극(309n,309p)으로 마스크 되어 불순물(310)이 도핑되지 않는 영역은 n채널형 TFT 및 p채널형 TFT의 채널 영역(311n,311p)으로 된다. 이 상태가 도3f에 도시된다.
다음, 도4a에 나타내는 바와 같이, 포토레지스트 도핑 마스크(313,314)가 제공된다. 도4a에 나타내는 바와 같이, n채널형 TFT에서, 게이트 전극(309n)을 덮도록 포토레지스트 도핑 마스크(313)가 제공된다. 또한, 도4a에 나타내는 바와 같이, p채널형 TFT에 있어서, 게이트 전극(309p)을 덮고, 반도체 층(307p)의 외연부 만을 노출시키도록 두꺼운 측벽을 가진 포토레지스트 도핑 마스크(314)가 제공된다. 그 후, 이온 도핑법에 의해 레지스트 마스크(313,314)를 이용하여 각각의 반도체 층에 불순물(인)(315)을 주입한다. 도핑 가스로서 인(PH3)을 사용하고, 가속 전압을 60∼90kV(예컨대, 80kV) 및 도즈량을 1×1015∼1×1016cm-2(예컨대, 5×1015cm-2)으로 한다. 이 공정에 의해, n채널형 TFT의 반도체 층(307n)에서는, 레지스트 마스크(313)로 마스크 되지 않은 영역(317)으로 고농도의 불순물(인)(315)이 주입된다. 이 영역(317)의 일부는 후에 n채널형 TFT의 소스/드레인 영역으로 된다. 그리고, 반도체 층(307n)에서, 레지스트 마스크(313)로 덮혀 있고 고농도의 인(315)이 도핑되지 않은 영역(316)은 저농도의 인이 주입된 영역으로 남아서, LDD(Lightly Doped Drain)영역을 형성한다. p채널형 TFT의 반도체 층(307p)에서는, 레지스트 마스크(314)로 마스크되지 않은 영역(318)에 고농도의 불순물(인)(315)이 주입된다. 이 시점에서, 영역(317)과 영역(318)의 n형 불순물 원소(인)(315)의 농도는 1×1019∼1×1021/cm3이다. 또한, n채널형 TFT의 LDD영역(316)에서의 n형 불순물 원소(인)(310)의 농도는, 1×1017∼1×1019/cm3으로 되고, 이와 같은 범위 내일 때 LDD 영역으로서 기능한다. LDD 영역은 채널 영역과 소스/드레인 영역 사이의 접합부에서의 전계 집중을 완화하고, TFT 오프 동작시의 리크 전류를 감소시킬 수 있으면서 핫 캐리어에 의한 열화를 억제하기 위해 제공된다.
다음, 도4b에 나타내는 바와 같이, 상기 n형 불순물의 도핑 공정에서 사용되는, 레지스트 마스크(313,314)를 그대로 이용하여 게이트 절연막(308)을 에칭함으로써, 선택적으로 박막화된 게이트 절연막(319)을 형성한다. 그 후, 레지스트 마스크(313,314)를 제거한다. 본 실시예에서, 플라즈마 에칭에 의한 게이트 절연막(308)의 박막화 공정과 레지스트 마스크(313,314) 제거 공정을 동시에 행한다. 즉, 상기 도핑 공정에 의해 경화된 레지스트 마스크(313,314)를 애싱하면서 게이트 절연막(308)의 박막화를 행하는 것이다. 에칭 가스로서는, 산소 가스와 CF4가스를 사용한다. 산소 가스 만에 의한 플라즈마 에칭처리만으로도, 레지스트 마스크 제거 및 애싱에 대해 충분하지만, 이 때 CF4 등의 CFC 가스의 첨가에 의해 게이트 절연막인 산화 규소 막에 에칭 효과를 더 제공한다. 이 때의 CF4 가스의 도입량 조정에 의해 게이트 절연막의 에칭 레이트를 제어할 수 있다. 따라서, 본 실시예에서는, 레지스트 마스크(313,314)를 완전 애싱하여 제거하는 동시에, 마스크(313,314) 로 마스크되지 않은 게이트 절연막의 에칭 부분의 에칭량이 약 30nm 정도가 되도록 했다.
이와 같이 레지스트 마스크 제거 공정과 게이트 절연막의 박막화 공정을 동시에 행하는 경우, 레지스트 마스크가 제거된 후, 레지스트 마스크로 마스크된 부분도 에칭되기 시작한다. 이를 방지하도록, 에칭 공정의 일정 시점에서 CF4 가스 공급을 중단하고, 산소 가스만을 이용한 애싱으로 절환할 수 있다. 이 방식으로, 레지스트 마스크하의 게이트 절연막의 부분의 박막화가 전혀 발생되지 않도록 할 수 있다. 이 공정 후에, 선택적으로 박막화된 게이트 절연막(319)이 반도체 층의 영역(317) 및 영역(318) 상에 약 70nm 정도로 두께가 감소된 영역을 가진다.
다음, 도4c에 나타내는 바와 같이, n채널형 TFT의 반도체 층(307n)을 덮도록 다른 포토레지스트 도핑 마스크(320)가 제공된다. 그 후, 이온 도핑법에 의해 레지스트 마스크(320) 및 p채널형 TFT의 게이트 전극(309p)을 마스크로 하여, p채널형 TFT의 반도체 층(307p)에 p형 도전성을 부여하는 불순물(보론)(321)을 주입한다. 도핑 가스로서 디보란(B2H6)을 사용하고, 가속 전압을 40kV∼80kV(예컨대, 65kV)로 하며, 도즈량은 1×1015∼1×1016cm-2(예컨대, 5×1015cm-2)으로 한다. 이 공정에서는, p채널형 TFT의 반도체층(307p)에서, 게이트 전극(309p) 하부의 채널 영역(311p) 이외에 고농도 보론(321)이 주입된다. 보론의 도핑은, 게이트 절연막(319)을 통해 행해지고, 상층의 게이트 절연막이 두꺼운 영역(322) 및 게이트 절연막이 박막화된 영역(323)에, 실제로 도핑되는 보론의 분량이 다르고, 따라서 그 결정 상태도 다르다. 게이트 절연막(319)이 박막화된 영역(323)에서는, 영역(322)에 비해 보론 농도가 높다. 또한, 상층의 게이트 절연막(319)이 박막화된 영역(323)에서 영역(322)에 비해 상대적으로 높은 가속 전압으로 보론 이온이 반도체 층으로 주입되기 때문에, 각각의 이온이 더 높은 충격 에너지로 서로 충돌되어, 영역(323)에서는 결정성이 더욱 파괴된 상태로 된다. 이에 대해, 영역(322)에서는, 게이트 절연막에 의해 이온의 충격 에너지가 완화되어, 반도체 층의 양호한 결정 상태를 유지할 수 있다.
이 공정에 의해, 영역(322)의 도전형은 앞 공정에서 저농도로 주입되어 있는 n형 불순물(인)(310)을 반전시켜 p형이 되고, 상기 영역(322)은 후에 TFT의 소스/드레인 영역으로 된다. 또한, 영역(323)은 앞 공정에서 고농도의 인(315)으로 도핑됨에 더하여, 고농도의 보론(321)으로 도핑되고, 그의 결정 상태가 파괴되어, 상기 영역(323)은 게터링 영역으로서 작용한다. 따라서, 게터링 영역 및 소스/드레인 영역을 각 영역에 대해 적합한 다른 특성이 주어진 상태로 용이하게 함께 형성할 수 있다. 이 시점에서, 게터링 영역(323)에서의 p형 불순물 원소(보론)(321)의 농도는 1.5×1019∼3×1021/cm3으로 되어 있다. 상기 공정에서, n채널형 TFT의 활성 영역(307n)은 마스크(320)로 전면이 덮혀 있기 때문에, 보론(321)은 도핑되지 않는다.
다음, 레지스트 마스크(320)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 제2 가열처리를 행한다. 본 실시예에서는, 일반적인 확산로를 사용하여 550℃에서 4시간의 가열처리를 행한다. 상기 가열처리를 위해 다른 방법도 사용 가능하고, 그 조건들도 각각의 특정 응용예에 따라 적절하게 결정될 수 있다. 이 열 처리 공정에서는, n채널형 TFT의 반도체 층(307n)에서의 소스/드레인 영역(317)으로 도핑된 인이 그 영역에서의 니켈의 고용도를 증가시킨다. 그 후, 채널 영역(311n), LDD 영역(316)에 존재하는 니켈을, 채널 영역에서 LDD 영역, 그리고 소스/드레인 영역(317)으로 도4d의 화살표(324)로 나타낸 방향으로 이동되게 한다. 또한, p채널형 TFT의 반도체 층(307p)에 있어서도 소스/드레인 영역 외측에 형성된 게터링 영역(323)에 고농도로 도핑된 인 및 보론, 및 보론 도핑 공정 중에 발생된 격자 결함 등이, 채널 영역(311p), 소스/드레인 영역(322)에 존재하는 니켈을, 채널 영역에서 소스/드레인 영역, 그리고 게터링 영역(323)으로 화살표(324)로 나타낸 방향으로 이동시킨다. 이 가열처리 공정에서 게터링 영역(323)으로 니켈이 이동하게 되기 때문에, 게터링 영역(323)에서의 니켈 농도는 1×1019/cm3 이상으로 된다.
또한, 이 가열처리 공정에서는, n채널형 TFT의 소스/드레인 영역(317) 및 LDD 영역(316)에 도핑된 n형 불순물(인) 및 p채널형 TFT의 소스/드레인 영역(322)에 도핑된 p형 불순물(보론)의 활성화를 동시에 행한다. 그 결과, n채널형 TFT의 소스/드레인 영역(317)의 시트 저항치는 0.5∼1kΩ/스퀘어 정도가 되고, LDD 영역(316)의 시트 저항치는 30∼60kΩ/스퀘어 이다. 또한, p채널형 TFT의 소스/드레인 영역(322)의 시트 저항치는 1∼1.5kΩ/스퀘어 정도로 된다. 게터링 영역(323)에서는, 도핑된 n형 불순물 원소(인) 및 p형 불순물 원소(보론)에 의해 도입된 캐리어(전자와 정공)를 서로 상쇄하고, 상층의 게이트 절연막이 박막화되어 있으므로 게터링 영역(323)은 주입 데미지를 받게된다. 따라서, 게터링 영역(323)의 시트 저항치는 수십kΩ/스퀘어로 되어, 상기 영역(323)은 소스/드레인 영역으로서는 기능 하지 않게된다. 그러나, p채널형 TFT의 반도체 층에 있어서, 게터링 영역(323)은 TFT에 있어서 캐리어의 이동을 방해하지 않는 배치로서, 소스 영역 및 드레인 영역에서 분리된 다른 영역에 형성된다. 따라서, 게터링 영역(323)의 시트 저항치는 트랜지스터의 동작에 문제되지 않는다. 이 공정 후에, 레이저 라만 분광법에 의해 측정된 각각의 영역의 라만 스펙트럼에서의 비정질 Si의 TO-포논 피크 Pa 및 결정 Si의 TO-포논 피크 Pc 사이의 비Pa/Pc를 측정하면, 게터링 영역(323)의 쪽이 채널 영역(311p) 또는 소스/드레인 영역(322)보다 크다.
다음, 도4e에 나타내는 바와 같이, 층간 절연막을 형성한다. 질화 규소막, 산화 규소막 또는 질화 산화 규소막을 400∼1500nm(일반적으로는 600∼1000nm)의 두께로 형성한다. 본 실시예에서는, 두께 200nm의 질화 규소막(325) 및 두께 700nm의 산화 규소막(326)을 적층 형성하여, 2층 막을 제공한다. 이 때의 성막 방법으로는 플라즈마 CVD법을 사용하여, SiH4와 NH3를 원료 가스로 하여 질화 규소 막을 형성하고 TEOS와 02를 원료 가스로 하여 산화 규소 막을 연속으로 형성했다. 물론, 층간 절연막으로서는, 이것으로 한정되지 않고, 실리콘을 포함하는 임의의 다른 적절한 절연막을 단층 또는 다층 구조로 할 수 있고, 그 경우 상층으로는 아크릴 막 등의 유기 절연막으로 할 수 있다.
다음, 300∼500℃로 30분∼4시간 정도의 다른 열처리를 행하고, 반도체 층을 수소화하는 공정을 행한다. 이 공정은, 활성 영역 및 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT 특성을 열화시키는 댕글링 본드를 종단화 및 불활성화하 는 공정이다. 본 실시예에서는, 수소를 약 3% 포함하는 질소 분위기에서 410℃로 1시간의 열처리를 행한다. 층간 절연막(특히, 질화 규소막(325))에 수소의 분량이 충분한 경우에는, 질소 분위기에서 열처리를 실행하여도 효과가 얻어질 수 있다. 사용될 수 있는 다른 수소화 프로세스로는 플라즈마 수소화 프로세스(플라즈마에 의해 여기된 수소 이용)를 포함한다.
다음, 층간 절연막에 콘택트 홀을 형성하고, 금속 막, 예컨대 질화 티탄 및 알루미늄의 2층 막에 의해 TFT의 전극/배선(327)을 형성한다. 질화 티탄 막은, 알루미늄이 반도체 층으로 확산하는 것을 방지하는 목적의 배리어 막이다. 마지막으로, 350℃로 1시간의 어닐링을 행하여, 도4e에 나타낸 n채널형 TFT(328) 및 p채널형 TFT(329)를 완성시킨다. 필요에 따라, 게이트 전극(309n,309p)의 위에도 다른 콘택트 홀을 형성하고, 배선(327)에 의해 전극간에 필요한 접속을 제공한다. 또한, TFT 보호 목적으로 각각의 TFT상에 질화 규소 막 등으로 이루어지는 보호막을 제공할 수 있다.
본 실시예에 따라 제조된 각각의 TFT의 전계 효과 이동도는 n채널형 TFT에서 250∼300cm2/Vs이고, p채널형 TFT에서 120∼150cm2/Vs로서 높고, 문턱치 전압은 n형 TFT에서 1V 정도이고, p형 TFT에서 -1.5V 정도로 대단히 양호한 특성을 나타낸다. 또한, 본 실시예에 따라 제조된 n채널형 TFT와 p채널형 TFT를 상보적으로 구성한 CMOS 회로가 인버터 체인 및 링 오실레이터 등의 여러 회로들에 사용되는 경우, 종래 기술의 것에 비해 신뢰성이 높고, 안정적인 회로 특성을 나타내었다.
제4 실시예
본 발명의 제4 실시예에 대해 설명한다. 본 실시예에서도, n채널형 TFT와 p채널형 TFT를 상보적으로 포함하는 CMOS 구조의 회로를 글라스 기판 상에 제조하는 공정에 대해 설명을 행한다.
도5a 내지 5f 및 도6a 내지 6e는 본 실시예의 TFT의 제조 공정을 순차적으로 나타내는 단면도이다.
도5a를 참조하면, 제1 내지 제3 실시예와 유사한 방법으로, 글라스 기판(401)의 TFT를 형성하는 표면에, 산화 질화 규소 막으로 이루어지는 하층의 제1 하지막(402) 및 산화 규소 막으로 이루어지는 제2 하지막(403)을 적층 형성하고, 계속하여 예컨대 50nm 두께의 a-Si막(404)을 형성한다. 그 후, 도5b에 나타내는 바와 같이, 상기 제1 내지 제3 실시 형태와 유사한 방법에 의해 a-Si막(404) 표면에 미량의 니켈(405)을 첨가한다.
다음, 제1 가열처리를 행하여, a-Si막(404)에 첨가된 니켈(405)을 촉매로 하여, a-Si막(404)을 고상 상태에서 결정화하여, 결정질 규소 막(404a)을 얻는다. 이 상태가 도5c에 도시된다. 그리고, 도5d에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법으로, 레이저광(406)을 조사하여, 상기 결정질 규소 막(404a)의 결정성을 향상시키고, 보다 고품질의 결정질 규소 막(404b)을 얻는다.
다음, 결정질 규소 막(404b)의 불필요한 영역을 제거하여 소자간 분리를 행한다. 상기 공정에 의해, 도5e에 나타내는 바와 같이, n채널형 TFT 및 p채널형 TFT의 반도체 층으로 되는 섬모양의 결정질 규소 막(407n,407p)이 형성된다.
그 후, 상기 제1 내지 제3 실시예와 유사한 방법으로, 활성 영역으로 될 결 정질 규소 막(407n,407p)을 덮도록, 예컨대 두께 100nm의 산화 규소 막을 게이트 절연막(408)으로서 성막한다. 그 후, 도5f에 나타낸 바와 같이, 스퍼터링 법에 의해 고융점 금속(본 실시예에서는 텅스텐)을 퇴적하고, 이것을 패터닝하여 게이트 전극(409n,409p)을 형성한다.
다음, 제3 실시예와 유사한 방법으로 각각의 반도체 층에 저농도의 불순물(인)(410)을 주입한다. 이 공정에 의해, 반도체 층(407n,407p)에서, 게이트 전극(409n,409p)으로 덮혀 있지 않은 영역은 저농도의 인(410)으로 도핑되는 영역(412)으로 되고, 게이트 전극(409n,409p)으로 마스크되어 불순물(410)이 주입되지 않는 영역은, 후에 n채널형 TFT와 p채널형 TFT의 채널 영역(411n,411p)으로 된다. 이 상태가 도5f에 도시된다.
다음, 도6a에 나타내는 바와 같이, n채널형 TFT에는 게이트 전극(409n)을 덮고, 반도체 층(407n)의 외연부를 노출시키도록 포토레지스트 도핑 마스크(413)가 제공된다. 이 때, p채널형 TFT 위에는 마스크가 제공되지 않고, TFT 전체가 노출되어 있다. 이 상태에서, 이온 도핑법에 의해 레지스트 마스크(413) 및 p채널형 TFT의 게이트 전극(409p)을 마스크로 하여, 활성 영역에 p형 도전성을 부여하는 불순물(보론)(414)을 주입한다. 도핑 가스로서 디보란(B2H6)을 사용하고, 가속 전압을 40kV∼80kV(예컨대, 70kV)로 하고, 도즈량은 1×1015∼1×1016cm-2(예컨대, 7×1015cm-2)으로 한다. 이 공정에 의해, n채널형 TFT의 반도체 층(407n)의 영역(415)은, 마스크(413)로 마스크되지 않고 고농도의 보론으로 도핑된다. p채널형 TFT의 반도체 층(407p)에서, 게이트 전극(409p) 하부의 채널 영역(411p) 이외의 영역(416)은 고농도의 보론(414)이 주입된다. 영역(416)의 도전형은, 앞 공정에서 저농도로 주입된 n형 불순물(인)을 고농도의 p형 불순물(보론)로 반전시켜 n형에서 p형으로 된다. 이 때의 영역(415) 및 영역(416)에서의 p형 불순물 원소(보론)(414)의 농도는 1.5×1019∼3×1021/cm3으로 된다.
다음, 도6b에 나타내는 바와 같이, n형 불순물의 도핑 공정에 사용된, 레지스트 마스크(413) 및 p채널형 TFT의 게이트 전극(409p)을 이용하여, 게이트 절연막(408)을 에칭함으로써, 선택적으로 박막화된 게이트 절연막(417)을 형성한다. 본 실시예에서는, RIE(리액티브 이온 에칭) 법에 의해 에칭 가스로서 CHF3을 사용하여 약 50nm의 에칭을 행한다. 이 게이트 절연막의 선택 에칭 방법은 이와 다르게 통상의 플라즈마 에칭 방법으로 될 수 있고, 에칭 가스도 CF4 또는 SF6 등의 임의의 다른 적절한 CFC 가스를 이용할 수 있다. 본 실시예에서는, 드라이 프로세스로 게이트 절연막(408)을 에칭하고 있지만, 불화 수소산 등에 의한 웨트 에칭을 사용해도 된다. 상기 공정에 의해, 마스크(413) 또는 p채널형 TFT의 게이트 전극(409p)으로 덮혀 있지 않은 영역의 게이트 절연막이 박막화된다. 본 실시예에서는, 상기 에칭량이 50nm으로 되도록 에칭 프로세스가 제어된다. 따라서, 선택적으로 박막화된 게이트 절연막(417)의 두께는, n채널형 TFT 반도체 층(407n)의 영역(415) 및 p채널형 TFT 반도체층(407p)의 영역(416) 위로 약 50nm정도가 된다.
다음, 레지스트 마스크(413)를 제거한 후, 도6c에 나타내는 바와 같이, 포토 레지스트 도핑 마스크(418,419)가 제공된다. 두꺼운 측벽을 갖는 포토레지스트 도핑 마스크(418)는, 도6c에 도시된 바와 같이, 게이트 전극(409n)을 덮도록 n채널형 TFT의 반도체 층(407n)상에 제공된다. p채널형 TFT에 있어서는, 보다 두꺼운 측벽을 갖는 포토레지스트 도핑 마스크(419)가, 도6c에 도시된 바와 같이, 활성 영역(407p)의 외연부 만을 노출시킨 상태로, 게이트 전극(409p)을 덮도록 제공된다. 그 후, 이온 도핑법에 의해 레지스트 마스크(418,419)를 마스크로 하여 반도체 층에 고농도의 불순물(인)(420)을 주입한다. 이 때, 도핑 가스로서 포스핀(PH3)을 이용하고, 가속 전압을 60∼90kV(예컨대, 70kV), 도즈량을 2×1015∼1×1016cm-2 (예컨대, 5×1015cm-2)으로 한다. 이 공정에서, 마스크(418,419)로 덮혀 있지 않은 각각의 반도체 층(407n,407p)의 영역은 상층의 게이트 절연막(417)을 통해 인으로 도핑되지만, 위에 존재하는 게이트 절연막(417)의 두께 차이 때문에 게이트 절연막(417)이 박막화된 영역 및 그 이외의 영역에서의 인의 도핑의 상태가 크게 다르게 된다.
도19는 상기 도핑 프로파일을 나타낸다. 영역(422)에는, 두께 100nm의 상층 게이트 절연막(417)을 통해 인의 도핑이 행해진다. 따라서, 도19에 서 깊이 1000∼1500Å(100∼150nm) 범위는 영역(422)의 규소 막으로 주입된 인의 농도를 나타낸다. 이에 대해, 영역(424n,424p)에서는, 상층의 게이트 절연막이 본 실시예에서 50nm으로 박막화된다. 따라서, 도19에서 깊이 500∼1000Å(50∼100nm)의 범위는 영역(424n,424p)의 규소 막으로 주입되는 인의 농도를 나타낸다. 따라서, 영역(422) 및 상층의 게이트 절연막이 박막화된 영역(424n,424p) 사이에는, 동일 도핑 공정으로 도핑됨임에도 불구하고, 큰 농도 차가 발생되고, 영역(424n,424p)에 도핑되는 인의 실제 량은, 영역(422)의 5배 이상으로 된다. 또한, 상층의 게이트 절연막이 박막화된, 영역(424n,424p)에서는, 게이트 절연막이 두꺼운 영역(422)에 비해 상대적으로 높은 가속 전압으로 인 이온이 반도체 층으로 주입되기 때문에, 이온들이 더 큰 충격 에너지로 서로 충돌하게 되어, 영역(424n,424p)에서의 결정성 파괴에 의해 반도체 층이 비정질화된다. 이에 대해, 영역(422)에서는, 게이트 절연막의 존재에 의해 이온의 충격 에너지가 완화되어 반도체 층이 비정질화되지 않고 결정성을 유지할 수 있다.
n채널형 TFT에서, 영역(422)은 후에 TFT의 소스/드레인 영역으로 되고, 영역(424n)은 후에 게터링 영역으로 된다. 반도체 층(407n)에서, 레지스트 마스크(418)로 덮혀 있어서, 고농도의 인(420)으로 도핑 되지 않은 영역은 저농도의 인이 주입된 영역으로 남게 되어, LDD(Lightly Doped Drain)영역(421)을 형성한다. p채널형 TFT에서는, 고농도의 불순물(인)(420)로 주입된 영역(424p)은 후에 게터링 영역으로 되고, 레지스트 마스크(419)로 덮혀 있어서 고농도의 인이 도핑되지 않은 영역은 p형 불순물 영역으로 남게 되어, p채널형 TFT의 소스/드레인 영역(423)을 형성한다. 이 때, 게터링 영역(424n,424p)은, (전 공정에서) 보론(414)으로 도핑된 것에 더하여 (현 공정에서) 고농도의 인(420)으로 도핑된 상태로 된다. 따라서, 게터링 영역 및 소스/드레인 영역을 각 영역에 적합한 다른 특성이 주어진 채로 용이하게 함께 형성할 수 있다. 이 때, 게터링 영역(424n,424p)에서의 n형 불순물 원소(인)(420)의 농도는 1×1019∼1×1021/cm3으로 되어 있다. 또 한, n채널형 TFT의 LDD 영역(421)에서의 n형 불순물 원소(인)(410)의 농도는 1×1017∼1×1019/cm3의 범위 내이고, 이와 같은 범위내일 때 LDD 영역으로서 기능한다.
다음, 레지스트 마스크(418,419)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 제2 열처리를 행한다. 본 실시예에서는, 550℃로 4시간 가열처리를 행한다. 이 열처리 공정에서는, 각각의 반도체층(407n,407p)에서 소스/드레인 영역 외측에 형성된 게터링 영역(424n,424p)에 고농도로 도핑되어 있는 인 및 보론은, 그 영역에서의 니켈에 대한 고용도를 증가시키고, 또한 니켈에 대한 편석 사이트를 형성한다. 또한, 영역(424n,424p)은 상층의 게이트 절연막이 박막화된 관계로, 도핑 시에 비정질화되고, 니켈에 대한 자유 에너지가 감소되어, 결정 결함 및 댕글링 본드도 니켈의 편석 사이트로서 기능한다. 이들이 게터링 효과를 크게 증가시키게 된다. 그 결과, n채널형 TFT의 반도체 층(407n)에서는, 채널 영역(411n), LDD 영역(421) 및 소스/드레인 영역(422)에 존재하는 니켈을, 채널 영역에서 LDD 영역, 또한 소스/드레인 영역, 그리고 게터링 영역(424n)으로 도6d의 화살표(425)로 나타낸 방향으로 이동시킨다. 인만이 도핑된 소스/드레인 영역(422)도 게터링효과를 갖지만, 인이 보다 많이 도핑되어 비정질화되고, 또한 보론도 도핑 된 게터링 영역(424n)의 능력이 압도적으로 높기 때문에, 게터링 영역(424n)에 니켈이 모여질 수 있다. 또한, p채널형 TFT의 반도체 층(407p)에 있어서도, 소스/드레인 영역의 외측에 형성된 게터링 영역(424p)은, n채널형 TFT의 게터링 영역(424n)과 같이 매우 높은 게터링 능력을 가지며, 채널영역(411p), 소스/드레인 영역(423)에 존재하 는 니켈을 채널 영역에서 소스/드레인 영역, 그리고 게터링 영역(424p)으로 화살표(425)로 나타낸 방향으로 이동시킨다. 이 게터링을 위한 제2 열처리 공정에 의해, 게터링 영역(424n,424p)에는 촉매 원소가 이동되기 때문에, 촉매 원소가 1×1019/cm3 이상의 농도가 된다.
또한, 이 가열처리 공정에서는 n채널형 TFT의 소스/드레인 영역(422) 및 LDD 영역(421)에 도핑된 n형 불순물(인), 및 p채널형 TFT의 소스/드레인 영역(423)에 도핑된 p형 불순물(보론)의 활성화도 동시에 행한다. 그 결과, n채널형 TFT의 소스/드레인 영역(422)의 시트 저항치는 약 0.5∼1kΩ/스퀘어 정도가 되고, LDD 영역(421)의 시트 저항치는 약 30∼60kΩ/스퀘어로 된다. 또한, p채널형 TFT의 소스/드레인 영역(423)의 시트 저항치는 약 1∼1.5kΩ/스퀘어 정도이다. 그러나, 게터링 영역(424n,424p)은 거의 완전하게 비정질화되기 때문에, 상기 가열처리에 의해 그의 결정이 회복될 수 없고, 그 영역들은 비정질 성분을 가진 상태로 남게 된다. 이 영역의 저항은 매우 높지만, TFT의 동작 중에 캐리어의 이동에 방해되지 않도록 소스 영역 또는 드레인 영역에서 분리되어 형성된다. 이 공정 후에, 레이저 라만 분광법에 의해 측정된 라만 스펙트럼에서의 비정질 Si의 TO-포논 피크 Pa 및 결정 Si의 TO-포논 피크 Pc 사이의 비 Pa/Pc는 게터링 영역 쪽이 채널 영역 및 소스/드레인 영역 보다 크게되어 있다. 이 가열 처리 공정 후, 그 이상의 고온 공정은 행해지지 않기 때문에, 그 상태는 TFT 완성 후에도 유지된다.
다음, 도6e에 나타내는 바와 같이, 층간 절연막을 형성한다. 본 실시예에서는, 두께 200nm의 질화 규소 막(426) 및 두께 700nm의 산화 규소 막(427)을 적층 형성하여, 2층 막으로 한다. 그 후, 300∼500℃로 1시간 정도의 다른 열처리를 행한다. 이 공정은 층간 절연막(특히, 질화 규소 막(426))으로부터, 반도체 층 및 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT 특성을 열화시키는 댕글링 본드를 종단화하고 비활성화 하도록 실행된다.
다음, 층간 절연막에 콘택트 홀을 형성하고, 금속 막, 예컨대 질화 티탄과 알루미늄의 2층 막에 의해 TFT의 전극/배선(428)을 형성한다. 상기 질화 티탄 막은 알루미늄이 반도체 층으로 확산하는 것을 방지하는 목적의 배리어 막이다. 마지막으로, 350℃로 1시간의 어닐링을 행하여, 도6e에 나타낸 n채널형 TFT(429) 및 p채널형 TFT(430)를 얻는다. 필요에 따라, 게이트 전극(409n,409p)의 위에도 다른 콘택트 홀을 형성하여 배선(428)에 의해 전극간의 필요한 접속을 제공한다. 또한, TFT를 보호할 목적으로 각각의 TFT상에 질화 규소 막 등으로 이루어지는 보호막을 제공할 수 있다.
본 실시예에 따라 제조된 각각의 TFT의 전계 효과 이동도 및 문턱치 전압은 제3 실시예에서와 같은 양호한 특성을 나타낸다. 또한, 본 실시예의 n채널형 TFT 및 p채널형 TFT는, 각각 반도체 층에 강한 게터링 능력을 가진 전용 게터링 영역을 갖기 때문에, 강한 게터링 프로세스를 실행할 수 있고, 채널 영역 및 소스/드레인 영역 사이의 접합부에서의 니켈 농도를 더욱 감소시킬 수 있다. 본 실시예에 따라 제조된 n채널형 TFT 및 p채널형 TFT에서는, 종래 기술에서 빈번하게 보였던 TFT 오프 동작시의 리크 전류의 이상 증대가 전혀 없고, 반복된 동작, 바이어스 전압 및 온도 스트레스에 대한 저항성 시험에서도 사실상의 특성 열화는 관찰되지 않고, 반 도체 장치로서의 신뢰성을 종래 기술보다 더욱 높일 수 있었다.
또한, 본 실시예에서는, n채널형 TFT와 p채널형 TFT의 각각에서 소스/드레인 영역 형성 공정을 이용하여 동시에 게터링 영역을 형성할 수 있다. 따라서, 게터링 프로세스를 위한 부가 공정(포토리소그라피 공정, 도핑 공정 및 어닐링 공정)이 전혀 필요 없다. 그 결과, 제조 공정을 간략화할 수 있고 반도체 장치의 제조 코스트를 절감할 수 있으며 수율의 향상을 실현할 수 있었다. 또한, 본 실시예에 따라 제조된 n채널형 TFT와 p채널형 TFT를 상보적으로 구성한 CMOS구조 회로가, 인버터 체인 및 링 오실레이터 등의 여러 회로에 사용됨으로써, 제3 실시예에서 제조된 것과 비교하여 더욱 신뢰성이 높고 안정적인 회로 특성을 나타내었다.
제5 실시예
본 발명의 제5 실시예에 대해 설명한다. 본 실시예에서도, n채널형 TFT와 p채널형 TFT를 상보적으로 구성한 CMOS구조의 회로를 글라스 기판 상에 제조하는 공정에 대해, 설명을 행한다.
도7a 내지 7f 및 도8a 내지 8e는 본 실시예의 TFT의 제조 공정을 순차적으로 나타내는 단면도이다.
도7a를 참조하면, 제1 내지 제3 실시예와 유사한 방법으로, 글라스 기판(501)의 TFT를 형성하는 표면에, 산화 질화 규소 막으로 이루어지는 하층의 제1 하지막(502) 및 산화 규소 막으로 이루어지는 제2 하지막(503)을 적층 형성하고, 계속하여, 예컨대 50nm 두께의 a-Si막(504)을 형성한다. 그리고, 도7b에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법에 의해 a-Si막(504) 표 면상에 미량의 니켈(505)을 첨가한다.
다음, 제1 가열처리를 행하여, a-Si막(504)에 첨가된 니켈(505)을 촉매로 이용하여, a-Si막(504)을 고상 상태에서 결정화하여, 결정질 규소 막(504a)을 얻는다. 이 상태가 도7c에 도시된다. 그리고, 도7d에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법으로, 레이저광(506)을 조사하여, 상기 결정질 규소 막(504a)의 결정성을 향상시킴으로써, 보다 고품질의 결정질 규소 막(504b)을 얻는다.
다음, 결정질 규소 막(504b)의 불필요한 부분을 제거하여 소자간 분리를 행한다. 상기 공정에 의해, 도7e에 나타내는 바와 같이, n채널형 TFT 및 p채널형 TFT의 반도체 층으로 되는 섬모양의 결정질 규소 막(507n,507p)이 형성된다.
그 후, 상기 제1 내지 제3 실시예와 유사한 방법으로, 활성 영역으로 될 결정질 규소 막(507n,507p)을 덮도록, 예컨대 두께 100nm의 산화 규소 막을 게이트 절연막(508)으로서 성막한다. 그 후, 도7f에 나타낸 바와 같이, 스퍼터링 법에 의해 고융점 금속(본 실시예에서는 텅스텐)을 퇴적하고, 이것을 패터닝하여 게이트 전극(509n,509p)을 형성한다.
다음, 제3 실시예와 유사한 방법으로 각각의 반도체 층에 저농도의 불순물(인)(510)을 주입한다. 이 공정에 의해, 반도체 층(507n,507p)에서, 게이트 전극(509n,509p)으로 덮혀 있지 않은 영역은 저농도의 인(510)으로 도핑되는 영역(512)으로 되고, 게이트 전극(509n,509p)으로 마스크되어 불순물(510)이 주입되지 않는 영역은, 후에 n채널형 TFT와 p채널형 TFT의 채널 영역(511n,511p)으로 된다. 이 상태가 도7f에 도시된다.
다음, 도8a에 나타내는 바와 같이, 포토레지스트 도핑 마스크(513,514)가 제공된다. 두꺼운 측벽을 갖는 포토레지스트 도핑 마스크(513)는, 도8a에 도시된 바와 같이, 게이트 전극(509n)을 덮도록 n채널형 TFT의 반도체 층(507n)상에 제공된다. p채널형 TFT에 있어서는, 보다 두꺼운 측벽을 갖는 포토레지스트 도핑 마스크(514)가, 도8a에 도시된 바와 같이, 활성 영역(507p)의 외연부 만을 노출시킨 상태로, 게이트 전극(509p)을 덮도록 제공된다. 그 후, 이온 도핑법에 의해 레지스트 마스크(513,514)를 이용하여 반도체 층에 고농도의 불순물(인)(515)을 주입한다. 이 때, 도핑 가스로서 포스핀(PH3)을 이용하고, 가속 전압을 60∼90kV(예컨대, 80kV), 도즈량을 2×1015∼1×1016cm-2(예컨대, 5×1015cm -2)으로 한다. 이 공정에서는, n채널형 TFT의 반도체 층(507a)에서, 마스크(513)로 덮혀 있지 않은 영역(517)은 고농도의 인으로 도핑된다. 반도체 층(507n)에서, 레지스트 마스크(513)로 덮혀 있어서, 고농도의 인(515)으로 도핑 되지 않은 영역은 저농도의 인이 주입된 영역으로 남게 되어, LDD(Lightly Doped Drain)영역(516)을 형성한다. 또한, p채널형 TFT에서는, 마스크(514)로 마스크되지 않은 영역(518)은 고농도의 인으로 도핑된다. 상기 영역(517,518)의 n형 불순물 원소(인)(515)의 농도는 1×1019∼1×1021/cm3으로 되어 있다. 또한, n채널형 TFT의 LDD 영역(516)에서의 n형 불순물 원소(인)(510)의 농도는 1×1017∼1×1019/cm3의 범위 내이고, 이와 같은 범 위내일 때 LDD 영역으로서 기능한다.
다음, 도8b에 나타내는 바와 같이, p형 불순물의 도핑 공정에 사용된, 레지스트 마스크(513,514)를 이용하여, 게이트 절연막(508)을 에칭함으로써, 선택적으로 박막화된 게이트 절연막(519)을 형성한다. 본 실시예에서는, RIE(리액티브 이온 에칭) 법에 의해 에칭 가스로서 CHF3을 사용하여 에칭 공정을 행한다. 상기 공정에 의해, 마스크(513,514)로 덮혀 있지 않은 영역의 게이트 절연막(508)이 박막화된다. 본 실시예에서는, 상기 에칭 량이 50nm으로 되도록 에칭 프로세스가 제어된다. 따라서, 선택적으로 박막화된 게이트 절연막(519)의 두께는, n채널형 TFT 반도체 층(507n)의 영역(517) 및 p채널형 TFT 반도체층(507p)의 영역(518) 위로 약 50nm정도가 된다.
다음, 레지스트 마스크(513,514)를 제거한 후, 도8c에 나타내는 바와 같이, 다른 포토레지스트 도핑 마스크(520)가 게이트 전극(509n)을 덮도록 n채널형 TFT의 반도체 층(507n)상에 제공되며, 반도체 층(507n)의 외연부는 노출된다. 이 때 p채널형 TFT 상에는 마스크가 제공되지 않게 되어, 그 TFT는 전면이 노출된다. 이 상태에서, 이온 도핑법에 의해 레지스트 마스크(520) 및 p채널형 TFT의 게이트 전극(509p)을 마스크로 이용하여, 반도체 층에 p형 도전성을 부여하는 불순물(보론)(521)을 주입한다. 도핑 가스로서 디보란(B2H6)을 사용하고, 가속 전압을 40kV∼80kV(예컨대, 70kV)로 하고, 도즈량은 1×1015∼1×1016cm-2(예컨대, 7×1015cm-2)으로 한다. 이 때, 각각의 반도체 층(507n,507p)에서, 마스크(520) 및 p채널형 TFT의 게이트 전극(509p)으로 덮혀 있지 않은 영역에, 상층의 게이트 절연막(519)을 통해 보론이 도핑되지만, 상층의 게이트 절연막(519)이 박막화된 영역(524n,524p) 및 다른 영역(523)은 보론의 도핑 량이 다르게 되고, 그 결과의 영역들은 다른 결정 상태를 가진다. 게이트 절연막이 박막화된 영역(524n,524p)에서는, 영역(523)에 비해, 보론 농도가 높다. 또한, 상층의 게이트 절연막이 박막화된, 영역(524n,524p)에서는, 영역(523)에 비해 상대적으로 높은 가속 전압으로 보론 이온이 반도체 층으로 주입되고, 이온들이 더 높은 충격 에너지로 충돌하게 되어, 그 영역(524n,524p)의 결정성이 더 파괴된 상태로 된다. 이에 대해, 영역(523)에서는, 게이트 절연막의 존재에 의해 이온의 충격 에너지가 완화되어, 반도체 층의 양호한 결정 상태를 유지할 수 있다.
이 공정에 의해, p채널형 TFT의 반도체층(507p)의 영역(523)은, 앞 공정에서 저농도로 주입되어 있는 저농도 n형 불순물(인)(510)을 반전시켜 도전형이 n형에서 p형으로 되고, 그 영역(523)은 후에 TFT의 소스/드레인 영역으로 된다. 또한, 영역(524p)은, 앞 공정에서 주입된 고농도의 인(515)에 더하여, 고농도의 보론(521)이 더 주입되고, 또한 그의 결정 상태가 파괴되어, 상기 영역(524p)은 게터링 영역으로서 기능한다. 유사하게, n채널형 TFT의 반도체층(507n)의 영역(524n)은, 영역(524p)과 같이 고농도의 인 및 보론이 도핑되고, 그의 결정 상태가 파괴되어, 상기 영역(524n)이 게터링 영역으로 된다. 레지스트 마스크(520)로 덮혀 있어서 보론이 도핑되지 않는 영역은, n형 불순물 영역으로서 남게되어, 후에 n채널형 TFT의 소스/드레인 영역을 형성한다. 따라서, 게터링 영역 및 소스/드레인 영역을, 각 영역에 대해 적합한 다른 특성을 부여한 상태로 함께 형성할 수 있다. 이 때, 게터링 영역(524n,524p)에서의 p형 불순물 원소(보론)(521)의 농도는 1.5×1019∼3×1021/cm3으로 되어 있다.
다음, 레지스트 마스크(520)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 제2 열처리를 행한다. 본 실시예에서는, RTA(Rapid Thermal Annealing) 프로세스가 사용된다. 상기 RTA 장치는 질소 분위기에서 기판 표면에 고온의 질소 가스를 블로잉함에 의해 급격하게 승온 및 강온시키면서 어닐링 프로세스를 실행할 수 있는 장치이다. 상기 기판은 550℃ 내지 750℃로 약 30초 내지 10분간, 더 바람직하게는 600℃ 내지 700℃로 약 1분 내지 7분간 유지된다. 본 실시예에서 RTA 프로세스는 670℃로 5분간 실행된다. 온도 증가율 및 온도 감소율은 100℃/분 이상(본 실시예에서는 약 250℃/분)이 바람직하다. 이 열처리 공정에서는, 각각의 반도체층(507n,507p)에서 소스/드레인 영역 외측에 형성된 게터링 영역(524n,524p)에 고농도로 도핑되어 있는 인 및 보론은, 그 영역에서의 니켈에 대한 고용도를 증가시키고, 또한 니켈에 대한 편석 사이트를 형성한다. 또한, 상기 영역(524n,524p)은 상층의 게이트 절연막이 박막화된 관계로, 도핑 시에 비정질화되고, 결정 결함 및 댕글링 본드가 니켈의 편석 사이트로서 기능한다. 이들이 게터링 효과를 크게 증가시키게 된다. 그 결과, n채널형 TFT의 반도체 층(507n)에서는, 채널 영역(511n), LDD 영역(516) 및 소스/드레인 영역(522)에 존재하는 니켈을, 채널 영역에서 LDD 영역, 소스/드레인 영역, 및 게터링 영역(424n)으로 도8d의 화살표(525)로 나타낸 방향으로 이동시킨다. 인만이 도핑된 소스/드레인 영역(522)도 게터링 효과를 갖지만, 인과 보론이 도핑되어 더욱 비정질화된 게터링 영역(524n)의 게터링 능력이 압도적으로 높기 때문에, 게터링 영역(524n)으로 니켈이 모여질 수 있다. 또한, p채널형 TFT의 반도체 층(507p)에 있어서도, 소스/드레인 영역의 외측에 형성된 게터링 영역(524p)은, n채널형 TFT의 게터링 영역(524n)과 같이 매우 높은 게터링 능력을 가지며, 채널영역(511p) 및 소스/드레인 영역(523)에 존재하는 니켈을 채널 영역에서 소스/드레인 영역, 그리고 게터링 영역(524p)으로 화살표(525)로 나타낸 방향으로 이동시킨다. 이 게터링을 위한 제2 열처리 공정에 의해, 게터링 영역(524n,524p)에 촉매 원소가 이동되기 때문에, 그 촉매 원소는 1×1019/cm3 이상의 농도로 된다.
또한, 이 가열처리 공정에서는 n채널형 TFT의 소스/드레인 영역(522) 및 LDD 영역(516)에 도핑된 n형 불순물(인), 및 p채널형 TFT의 소스/드레인 영역(523)에 도핑된 p형 불순물(보론)의 활성화도 동시에 행한다. 그 결과, n채널형 TFT의 소스/드레인 영역(522)의 시트 저항치는 약 0.5∼1.5kΩ/스퀘어 정도가 되고, LDD 영역(516)의 시트 저항치는 약 40∼80kΩ/스퀘어로 된다. 또한, p채널형 TFT의 소스/드레인 영역(523)의 시트 저항치는 약 1∼2kΩ/스퀘어 정도이다. 게터링 영역(524n,524p)에서는, n형 불순물 원소(인) 및 p형 불순물 원소(보론)에 의해 도입된 캐리어(전자 및 정공)가 서로 상쇄되고, 상기 게터링 영역(524n,524p)은 상층의 게이트 절연막이 박막화되었기 때문에 주입 데미지를 받게된다. 따라서, 상기 게터링 영역(524n,524p)의 시트 저항치는 수십kΩ/스퀘어 정도로서, 그 게터링 영 역(524n,524p)은 소스/드레인 영역으로서 기능할 수 없다. 그러나, 상기 게터링 영역(524n,524p)은 TFT에 있어서 캐리어의 이동을 방해하지 않도록 배치되어 소스 영역 및 드레인 영역에서 분리되어 형성된다. 따라서, 게터링 영역(524n,524p)의 시트 저항치는 트랜지스터 동작상 문제로 되지 않는다. 이 공정 후, 레이저 라만 분광법에 의해 측정된 라만 스펙트럼에 있어서 비정질 Si의 TO-포논 피크 Pa 및 결정 Si의 TO-포논 피크 Pc 사이의 비 Pa/Pc는, 게터링 영역(524n,524p)의 쪽이 채널 영역 또는 소스/드레인 영역 보다 크다.
다음, 도8e에 나타내는 바와 같이, 층간 절연막을 형성한다. 본 실시예에서는, 두께 200nm의 질화 규소 막(526) 및 두께 700nm의 산화 규소 막(527)을 적층 형성하여, 2층 막으로 한다. 그 후, 300∼500℃로 1시간 정도의 다른 열처리를 행한다. 이 공정은 층간 절연막(특히, 질화 규소 막(526))으로부터, 반도체 층 및 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT 특성을 열화시키는 댕글링 본드를 종단화하고 비활성화 하도록 실행된다.
다음, 층간 절연막에 콘택트 홀을 형성하고, 금속 막, 예컨대 질화 티탄과 알루미늄의 2층 막에 의해 TFT의 전극/배선(528)을 형성한다. 마지막으로, 350℃로 1시간의 어닐링을 행하여, 도8e에 나타낸 n채널형 TFT(529) 및 p채널형 TFT(530)를 얻는다. 필요에 따라, 게이트 전극(509n,509p)의 위에도 다른 콘택트 홀을 형성하여 배선(528)에 의해 전극간의 필요한 접속을 제공한다. 또한, TFT를 보호할 목적으로 각각의 TFT상에 질화 규소 등으로 이루어지는 보호막을 제공할 수 있다.
본 실시예에 따라 제조된 각각의 TFT의 전계 효과 이동도 및 문턱치 전압은 제3 및 제4 실시예에서와 같은 양호한 특성을 나타낸다. 또한, 제4 실시예에서와 같이, 본 실시예의 n채널형 TFT 및 p채널형 TFT는, 각각 반도체 층에 강한 게터링 능력을 가진 전용 게터링 영역을 갖기 때문에, 강한 게터링 프로세스를 실행할 수 있고, 채널 영역 및 소스/드레인 영역 사이의 접합부 및 채널 영역에서의 니켈 농도를 더욱 감소시킬 수 있다. 본 실시예에 따라 제조된 n채널형 TFT 및 p채널형 TFT에서는, 종래 기술에서 빈번하게 보였던 TFT 오프 동작시의 리크 전류의 이상 증대가 전혀 없고, 반복된 동작, 바이어스 전압 및 온도 스트레스에 대한 저항성 시험에서도 사실상의 특성 열화는 관찰되지 않고, 반도체 장치로서의 신뢰성을 종래 기술보다 더욱 높일 수 있었다.
또한, 본 실시예에서는, 제4 실시예에서와 같이, n채널형 TFT와 p채널형 TFT의 각각에서 소스/드레인 영역 형성 공정을 이용하여 동시에 게터링 영역을 형성할 수 있다. 따라서, 게터링 프로세스를 위한 부가 공정(포토리소그라피 공정, 도핑 공정 및 어닐링 공정)이 전혀 필요 없다. 그 결과, 제조 공정을 간략화할 수 있고 반도체 장치의 제조 코스트를 절감할 수 있으며 제품 수율의 향상을 실현할 수 있었다.
제6 실시예
본 발명의 제6 실시예에 대해 설명한다. 본 실시예에서도, n채널형 TFT와 p채널형 TFT를 상보적으로 구성한 CMOS 구조의 회로를 글라스 기판 상에 제조하는 공정에 대해 설명한다.
도9a 내지 9f 및 도10a 내지 10e는 본 실시예의 TFT의 제조 공정을 순차적으 로 나타내는 단면도들이다.
도9a를 참조하면, 제1 내지 제3 실시예와 유사한 방법으로, 글라스 기판(601)의 TFT를 형성하는 표면에, 산화 질화 규소 막으로 이루어지는 하층의 제1 하지막(602) 및 산화 규소 막으로 이루어지는 제2 하지막(603)을 적층 형성하고, 계속하여, 예컨대 50nm 두께의 a-Si막(604)을 형성한다. 그리고, 도9b에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법에 의해 a-Si막(604) 표면상에 미량의 니켈(605)을 첨가한다.
다음, 제1 가열처리를 행하여, a-Si막(604)에 첨가된 니켈(605)을 촉매로 이용하여, a-Si막(604)을 고상 상태에서 결정화하여, 결정질 규소 막(604a)을 얻는다. 이 상태가 도9c에 도시된다. 그리고, 도9d에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법으로, 레이저광(606)을 조사하여, 상기 결정질 규소 막(604a)의 결정성을 향상시킴으로써, 보다 고품질의 결정질 규소 막(604b)을 얻는다.
다음, 결정질 규소 막(604b)의 불필요한 부분을 제거하여 소자간 분리를 행한다. 상기 공정에 의해, 도9e에 나타내는 바와 같이, n채널형 TFT 및 p채널형 TFT의 반도체 층으로 되는 섬모양의 결정질 규소 막(607n,607p)이 형성된다.
다음, 도9f에 나타내는 바와 같이, 예컨대 두께 100nm의 게이트 절연막(608)을 형성하고, 그 위에 도전막(609)을 스퍼터링 법 또는 CVD 법 등을 이용하여 형성한다. 도전막의 재료로서는 고융점 금속의 W, Ta, Ti 및 Mo 또는 그의 합금 재료 중 하나를 사용하면 된다.
다음, 도전막(609)위에 레지스트 마스크(610,611)를 형성한다. 이 상태가 도9f에 도시된다. 그 후, 도전막(609)을 에칭하여 제2 게이트 전극용 도전층(612) 및 제1 게이트 전극(613)을 형성한다. 제2 게이트 전극용 도전층(612)은, n채널형 TFT의 반도체 층(607n) 전체를 덮도록 형성되어 있다. 제1 게이트 전극(613)은 p채널형 TFT의 게이트 전극을 구성한다.
다음, 레지스트 마스크(610,611)를 제거한 후, 도10a에 도시된 바와 같이, 이온 도핑법에 의해 제2 게이트 전극용 도전층(612) 및 제1 게이트 전극(613)을 마스크로 이용하여, p채널형 TFT의 반도체 층(607p)에 p형 도전성을 부여하는 불순물(보론)(614)을 주입한다. 도핑 가스로서, 디보란(B2H6)을 사용하고, 가속 전압을 40kV∼80kV(예컨대, 70kV), 및 도즈량을 1×1015∼1×1016cm-2(예컨대, 5×1015cm-2)으로 한다. 이 공정에 의해, p채널형TFT의 반도체층(607p)의 영역에는, 제1 게이트 전극(613) 하부의 채널 영역(615p) 이외에 고농도로 보론(614)이 주입되어, p형 불순물이 주입된 영역(616)을 형성한다. 한편, n채널형 TFT의 반도체층(607n)에 있어서는, 제2 게이트 전극용 도전층(612)에 의해 전면이 덮혀져 있기 때문에, 보론(614)은 주입되지 않는다. 본 실시예에서는 레지스트 마스크(610,611)를 제거한 후에 도핑 고정이 실행되지만, 이와 다르게 레지스트 마스크(610,611)의 존재 하에 실행하고, 그 도핑 공정 후에 레지스트 마스크(610,611)를 제거해도 된다.
다음, 도10b에 나타내는 바와 같이, 제2 게이트 전극용 도전층(612)상에, 제2 게이트 전극용 도전층(612)보다 마스크(617)의 폭이 적어지도록 포토레지스트 도핑 마스크(617)를 제공하고, p채널형 TFT에서는, 제1 게이트 전극(613)을 덮고, 반도체 층(607p)의 외연부 만을 노출시키도록, 반도체 층(607p) 위에 두꺼운 측벽을 가진 포토레지스트 도핑 마스크(618)가 형성된다.
다음, 레지스트 마스크(617,618)를 이용하여, 제2 게이트 전극용 도전층(612)을 에칭함으로써 제2 게이트 전극(619)을 형성함과 동시에, 게이트 절연막(608)의 비마스크된 부분을 에칭하여, 선택적으로 박막화된 게이트 절연막(620)을 형성한다. 제2 게이트 전극(619)은 n채널형 TFT의 게이트 전극으로 된다. 이 공정에서, 레지스트 마스크(618) 또는 제2 게이트 전극용 도전층(612)으로 덮혀 있지 않은 게이트 절연막(608)의 부분들이 에칭 공정의 최초로부터 에칭 처리되는 상태로 된다. 따라서, 제2 게이트 전극(619)의 형성과 함께 게이트 절연막(608)의 부분들이 박막화된다. 본 실시예에서는, 게이트 절연막(608)의 에칭 량이 30nm으로 되도록 에칭 프로세스가 제어된다. 그 결과, 선택적으로 박막화된 게이트 절연막(620)의 박막화된 부분의 두께는 약 70nm정도로 되어 있다.
다음, 도10c에 나타내는 바와 같이, n형 불순물 원소(본 실시예에서는 인)(621)를 주입한다. 도핑 가스로서, 포스핀(PH3)을 사용하고, 가속 전압을 60∼90kV(예컨대, 80kV), 및 도즈량을 1x1015∼1×1016cm-2(예컨대, 5×10 15cm-2)으로 한다. 이 공정에 의해, n채널형 TFT의 반도체층(607n)에서, 제2 게이트 전극(619)으로 마스크되지 않은 영역(622)에 불순물(인)(621)이 도핑되어, 후에 n채널형 TFT 의 소스/드레인 영역(622)으로 된다. 제2 게이트 전극(619) 하부의 인이 주입되지 않는 영역(615n)은, 후에 n채널형 TFT의 채널 영역으로 된다. p채널형 TFT의 반도체 층(607p)에 있어서는, 레지스트 마스크(618)로 마스크되지 않고, 상층의 게이트 절연막(620)이 박막화된 영역(624)에 고농도의 인(621)이 주입된다. 상기 영역(624)의 n형 불순물 원소(인)의 농도는 1×1019∼1×1021/cm3이고, 상기 영역(624)은 p채널형 TFT에서 게터링 영역으로서 기능한다. 또한, 레지스트 마스크(618)로 덮혀 있어서 인으로 도핑되지 않은 영역(623)은 p형 불순물 영역으로서 남게 되고, 후에 p채널형 TFT의 소스/드레인 영역으로 된다.
p채널형 TFT의 게터링 영역(624) 및 n채널형 TFT의 소스/드레인 영역(622)은 동일의 도핑 공정에서 형성되지만, 이 영역들은 게터링 영역(624) 위의 상층의 게이트 절연막(620)의 두께가 상기 소스/드레인 영역(622) 위의 것과 다르기 때문에, 인의 도핑 상태가 다르다. 상기 영역(622)은, 상층의 두께 100nm의 게이트 절연막(620)을 통해 인의 도핑이 행해지는 것에 비해, 영역(624)에서는, 본 실시예에서 두께 70nm의 상층의 게이트 절연막을 통해 인이 도핑되어, 상기 영역(624)이 더 고농도의 인으로 도핑된다. 도19는 가속 전압 70kV의 도핑 프로파일을 나타낸다. 본 실시예에서와 같이 가속 전압 80kV의 도핑 프로파일은, 도19의 횡축에 8/7을 곱하여 대략적으로 계산될 수 있다. 따라서, n채널형 TFT의 소스/드레인 영역(622)에 대해 p채널형 TFT의 게터링 영역(624)의 인 농도가 약 3배 정도로 높게되어 있다. 또한, 영역(624)에서는, 상층의 게이트 절연막의 두께가 감소되어 있고, 게이트 절연막이 두꺼운 영역(622)에 비해 상대적으로 높은 가속 전압으로 인 이온이 반도체 층으로 주입되기 때문에, 이온들이 서로 더 높은 충격 에너지로 충돌하여, 상기 영역(624)에서 그의 결정성이 파괴되어 반도체 층의 비정질화가 진행한다. 이에 대해, 영역(622)에서는, 게이트 절연막의 존재에 의해 이온의 충격 에너지가 감소되어, 반도체 층이 비정질화되지 않고 그의 결정 상태를 유지할 수 있다.
다음, 레지스트 마스크(617,618)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 제2 열처리를 행한다. 본 실시예에서는, 일반적인 확산로를 이용하여 550℃로 4시간의 가열 처리를 행한다. 상기 가열 처리를 위해 다른 방법도 사용 가능하며, 그의 조건은 각각의 응용에 대해 적절하게 결정될 수 있다. 이 열처리 공정에서는, n채널형 TFT의 반도체층(607n)의 소스/드레인 영역(622)으로 도핑되어 있는 인이, 그 영역에서의 니켈에 대한 고용도를 증가시킨다. 그 후, 채널 영역(615n)에 존재하는 니켈은 도10d에 화살표(625)로 나타낸 방향으로 채널 영역에서 소스/드레인 영역(622)으로 이동된다. 또한, p채널형 TFT의 반도체층(607p)에서 소스/드레인 영역 외측에 형성된 게터링 영역(624)에 고농도로 도핑되어 있는 인 및 보론, 및 인 도핑 고정 중에 발생되는 비정질 성분의 격자 결함 등이, 채널 영역(615p) 및 소스/드레인 영역(623)에 존재하는 니켈을, 채널 영역에서 소스/드레인 영역 및 게터링 영역(624)으로 화살표(625)로 나타낸 방향으로 이동시킨다. 이 가열 처리 공정에서 니켈이 게터링 영역(624)으로 이동되기 때문에, 게터링 영역(624)의 니켈 농도는 1×1019/cm3 이상으로 된다. 본 실시예에서는, n채널형 TFT의 게터링 영역으로서 소스/드레인 영역(622)이 사용된다. 따라서, n채널형 TFT의 게 터링 효과는 전용 게터링 영역(624)을 가진 p채널형 TFT보다 낮다. 그러나, 상기 게터링 영역은 면적이 크게 형성될 수 있고 게터링에 필요한 거리가 감소되기 때문에 어느 정도의 게터링 효과는 얻어질 수 있다.
또한, 이 가열처리 공정에서는 n채널형 TFT의 소스/드레인 영역(622) 에 도핑된 n형 불순물(인), 및 p채널형 TFT의 소스/드레인 영역(623)에 도핑된 p형 불순물(보론)의 활성화도 동시에 행한다. 그 결과, n채널형 TFT의 소스/드레인 영역(622)의 시트 저항치는 약 0.5∼1kΩ/스퀘어 정도가 되고, p채널형 TFT의 소스/드레인 영역(623)의 시트 저항치는 약 1∼1.5kΩ/스퀘어 정도이다. 게터링 영역(624)에서는, n형 불순물 원소(인) 및 p형 불순물 원소(보론)에 의해 도입된 캐리어(전자 및 정공)가 서로 상쇄되고, 상기 게터링 영역(624)은 상층의 게이트 절연막이 박막화되었기 때문에 주입 데미지를 받게된다. 따라서, 상기 게터링 영역(624)의 시트 저항치는 수십kΩ/스퀘어 정도로서, 그 게터링 영역(624)은 소스/드레인 영역으로서 기능할 수 없다. 그러나, 상기 게터링 영역(624)은 TFT에 있어서 캐리어의 이동을 방해하지 않도록 배치되어 소스 영역 및 드레인 영역에서 분리되어 p채널형 TFT의 반도체 층에 형성된다. 따라서, 게터링 영역(624)의 시트 저항치는 트랜지스터 동작상 문제로 되지 않는다. 이 공정 후, 레이저 라만 분광법에 의해 측정된 라만 스펙트럼에 있어서 비정질 Si의 TO-포논 피크 Pa 및 결정 Si의 TO-포논 피크 Pc 사이의 비 Pa/Pc는, 게터링 영역(624)의 쪽이 채널 영역(615p) 또는 소스/드레인 영역(623) 보다 크다.
다음, 도10e에 나타내는 바와 같이, 층간 절연막을 형성한다. 본 실시예에서 는, 두께 200nm의 질화 규소 막(626) 및 두께 700nm의 산화 규소 막(627)을 적층 형성하여, 2층 막으로 한다.
그 후, 300∼500℃로 1시간 정도의 다른 열처리를 행한다. 이 공정은 층간 절연막(특히, 질화 규소 막(626))으로부터, 활성 영역 및 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT 특성을 열화시키는 댕글링 본드를 종단화하고 비활성화하도록 실행된다.
다음, 층간 절연막에 콘택트 홀을 형성하고, 금속 막을 사용하여 TFT의 전극/배선(628)을 형성하여, 도10e에서와 같은 n채널형 TFT(629) 및 p채널형 TFT(630)를 얻는다. 필요에 따라, 게이트 전극(619,613)의 위에도 다른 콘택트 홀을 형성하여 배선(628)에 의해 전극간의 필요한 접속을 제공한다. 본 실시예에 따라 제조된 각각의 TFT의 전계 효과 이동도는 다른 실시예에서와 같은 양호한 특성을 나타낸다. 또한, 본 실시예에서는, 제3 내지 제5 실시예에 비해, n채널형 TFT 및 p채널형 TFT 각각의 소스/드레인 영역 및 게터링 영역을 형성하는 공정에서 도핑 마스크로서 게이트 전극이 사용될 수 있다. 따라서, 포토리소그라피 공정을 더 소거할 수 있어서, 제조 공정을 간략화할 수 있고 반도체 장치의 제조 코스트를 절감할 수 있으며 제품 수율의 향상을 실현할 수 있었다.
제7 실시예
본 발명의 제7 실시예에 대해 설명한다. 본 실시예에서도, n채널형 TFT와 p채널형 TFT를 상보적으로 구성한 CMOS 구조의 회로를 글라스 기판 상에 제조하는 공정에 대해 설명한다.
도11a 내지 11f 및 도 12a 내지 12e는 본 실시예의 TFT의 제조 공정을 순차적으로 나타내는 단면도이다.
도11a를 참조하면, 제1 내지 제3 실시예와 유사한 방법으로, 글라스 기판(701)의 TFT를 형성하는 표면에, 산화 질화 규소 막으로 이루어지는 하층의 제1 하지막(702) 및 산화 규소 막으로 이루어지는 제2 하지막(703)을 적층 형성하고, 계속하여, 예컨대 50nm 두께의 a-Si막(704)을 형성한다. 그리고, 도11b에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법에 의해 a-Si막(704) 표면상에 미량의 니켈(705)을 첨가한다.
다음, 제1 가열처리를 행하여, a-Si막(704)에 첨가된 니켈(705)을 촉매로 이용하여, a-Si막(704)을 고상 상태에서 결정화하여, 결정질 규소 막(704a)을 얻는다. 이 상태가 도11c에 도시된다. 그리고, 도11d에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법으로, 레이저광(706)을 조사하여, 상기 결정질 규소 막(704a)의 결정성을 향상시킴으로써, 보다 고품질의 결정질 규소 막(704b)을 얻는다.
다음, 결정질 규소 막(704b)의 불필요한 부분을 제거하여 소자간 분리를 행한다. 상기 공정에 의해, 도11e에 나타내는 바와 같이, n채널형 TFT 및 p채널형 TFT의 반도체 층으로 되는 섬모양의 결정질 규소 막(707n,707p)이 형성된다.
다음, 예컨대, 두께 100nm의 게이트 절연막(708)을 형성하고, 그 위에 도전막(709)을 스퍼터링 법, CVD 법 등을 이용하여 형성한다. 도전막의 재료로서는 고융점 금속의 W, Ta, Ti 및 Mo 또는 그의 합금 재료 중 어느 하나를 사용할 수 있 다. 본 실시예에서는, W를 사용한다. 그 후, 도전막(709)위에 레지스트 마스크(710,711)를 형성한다. 상기 마스크(710,711)는 게이트 전극을 형성하도록 사용된다. 본 실시예에서는, n채널형 TFT의 반도체 층에, p형 도전성을 부여하는 불순물 원소가 첨가되는 영역(게터링 영역)을 형성하기 위한 마스크로서 제2 게이트 전극용 도전층이 사용된다. 따라서, n채널형 TFT의 마스크(710)의 폭은 p채널형 TFT의 마스크(711)의 폭 보다 조금 크게 설계되어 있다. 이 상태가 도11f에 도시된다.
그 후, 상기 도전막(709)을 에칭하여 제2 게이트 전극용 도전층(712) 및 제1 게이트 전극(713)을 형성한다. n채널형 TFT에서는, 제2 게이트 전극용 도전층(712)에 의해 반도체 층(707n)의 외연부 만이 노출된 상태로 반도체 층(707n)을 덮고 있다. 제1 게이트 전극(713)은 p채널형 TFT의 게이트 전극이다. 레지스트 마스크(710,711)를 제거한 후, 도12a에 나타내는 바와 같이, 이온 도핑 법에 의해 제2 게이트 전극용 도전층(712) 및 제1 게이트 전극(713)을 마스크로 이용하여, 각각의 반도체 층에 p형 도전성을 부여하는 불순물(보론)(714)을 주입한다. 도핑 가스로서 디보란(B2H6)을 사용하고, 가속 전압을 40kV∼80kV(예컨대, 70kV)로 하고, 도즈량을 1×1015∼1×1016cm-2(예컨대, 7×1015cm-2)으로 한다. 이 공정에 의해, n채널형 TFT의 반도체 층(707n)에서, 제2 게이트 전극용 도전층(712)으로 마스크되지 않은 영역(716)에 보론이 도핑된다. p채널형 TFT의 반도체 층(707p)에서는, 게이트 전극(713) 하부의 채널 영역(715p) 이외의 영역(717)에 보론(714)이 도핑된다. 이 때, 상기 영역(716)과 영역(717)에서의 p형 불순물 원소(보론)(714)의 농도는 1.5×1019∼3×1021/cm3으로 된다.
다음, n채널형 TFT의 제2 게이트 전극용 도전층(712)을 소정의 형태로 에칭하기 위한 레지스트 마스크(718), 및 p채널형 TFT의 반도체 층에 게터링 영역을 형성하기 위한 레지스트 마스크(719)를 형성한다. 마스크(718)의 폭은 제2 게이트 전극용 도전층(712)의 폭 보다 적게 되도록 형성된다. 이 상태가 도12b에 도시된다.
그 후, 에칭에 의해 n채널형 TFT에 소정의 형상을 가진 제2 게이트 전극(720)을 형성한다. 본 실시예에서, 이 때의 에칭 조건으로서, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법에 의해, 에칭용 가스로 CF4, Cl2 및 02를 사용하여, 각각의 가스 유량비를 25/25/10(sccm)으로 하고, 1Pa의 압력으로 코일형의 전극을 통해 500W의 RF(13.56MHz)전력을 공급하여 플라즈마를 생성함에 의해 에칭 프로세스를 실행한다. 또한, 기판 측(시료 스테이지)에도, 150W의 RF(13.56MHz)전력을 공급하여, 실질적으로 부의 자기 바이어스 전압을 인가한다. 이 에칭 공정에서, 제2 게이트 전극용 도전층(712) 또는 레지스트 마스크(719)로 마스크되지 않은 게이트 절연막(708)의 부분은, 에칭 프로세스의 시초부터 에칭 분위기 상태에 있게 된다. 따라서, 상기 게이트 절연막(708)의 부분은 박막화된다. 게이트 절연막(708)이 박막화되는 량은 에칭 가스들의 유량비에 의해 제어될 수 있다. 본 실시예에서, 상기 에칭 프로세스는 게이트 절연막(708)이 50nm의 에칭량으로 에칭되도록 제어된다. 따라서, 이 공정에 의해, 게이트 전극(720)의 형성 공정 과 겸하여, 게이트 절연막(708)이 박막화되어, 선택적으로 박막화된 게이트 절연막(721)이 얻어진다. 본 실시예에서, 게이트 절연막(721)의 박막화된 부분의 두께는 약 50nm정도이다. 제2 게이트 전극(720)은 n채널형 TFT의 게이트 전극이다.
그 후, 도12c에 나타내는 바와 같이, 이온 도핑법에 의해 반도체 층에 불순물(인)(722)을 고농도로 주입한다. n채널형 TFT의 반도체 층(707n)에 있어서, 게이트 전극(720) 하부 이외의 영역에 인이 주입되며, p채널형 TFT에 있어서는, 게이트 전극(713)을 덮고, 반도체 층(707p)의 외연부만을 노출시키도록 형성된 두꺼운 측벽을 가진 포토레지스트 마스크(719)로 마스크 되지 않은 영역으로 인이 주입된다. 이 때 도핑 가스로서 포스핀(PH3)을 사용하고, 가속 전압을 60∼90kV(예컨대, 70kV), 도즈량을 2×1015∼1×1016cm-2(예컨대, 5x1015cm-2 )으로 한다. 상기 반도체 층은 상층의 게이트 절연막(721)을 통해 인(722)으로 도핑된다. 따라서, 위에 존재하는 게이트 절연막(721)이 박막화된 영역 및 그 이외의 영역은 상기 상층의 게이트 절연막(721)의 두께 차로 인해 인의 도핑 상태가 다르게 된다.
도19는 도핑 프로파일을 나타낸다. 상기 영역(723)은 상층의 두께 100nm의 게이트 절연막(721)을 통해 인으로 도핑된다. 따라서, 도19에서 깊이 1000∼1500Å(100∼150nm)의 범위는 영역(723)의 규소 막으로 주입되는 인의 농도를 나타낸다. 이에 대해, 영역(725n,725p)에서는, 본 실시예에서 상층의 게이트 절연막이 50nm으로 박막화된다. 따라서, 도19에서 깊이 500∼1000Å(50∼100nm)의 범위는 영역(725n,725p)의 규소 막으로 주입된 인의 농도를 나타낸다. 따라서, 영역(723) 및 상층의 게이트 절연막이 박막화된 영역(725n,725p) 사이에는, 동일 도핑 공정으로 도핑됨에도 불구하고, 큰 농도 차가 발생되고, 영역(725n,725p)의 인의 실제 량은 영역(723)의 5배 이상으로 되어 있다. 또한, 상층의 게이트 절연막이 박막화된, 영역(725n,725p)에서는, 게이트 절연막이 두꺼운 영역(723)에 비해 상대적으로 높은 가속 전압으로 반도체 층에 인 이온이 주입되며, 이온들이 더 높은 충격 에너지로 서로 충돌하여, 영역(725n,725p)에서의 결정성을 파괴함에 의해 반도체 층을 비정질화한다. 이에 대해, 영역(723)에서는, 게이트 절연막의 존재에 의해 이온 충격 에너지가 감소되어, 반도체 층이 비정질화되지 않고 그의 결정성을 유지할 수 있다.
n채널형 TFT에 있어서, 게이트 전극(720) 하부에 인이 주입되지 않은 영역(715n)은 후에 채널 영역으로 되고, 영역(723)은 후에 n채널형 TFT의 소스/드레인 영역으로 되고, 영역(725n)은 n채널형 TFT의 게터링 영역으로 된다. p채널형 TFT에 있어서, 고농도 불순물(인)(722)이 주입된 영역(725p)은 후에 게터링 영역으로 되고, 레지스트 마스크(719)에 덮혀 있어서 고농도의 인이 도핑되지 않은 영역(724)은 p형 불순물 영역으로서 남게 되고, 후에 p채널형 TFT의 소스/드레인 영역으로 된다. 이 때, 게터링 영역(725n,725p)은, (전 공정에서) 보론(714)으로 도핑되고 또한 (현 공정에서) 고농도의 인(722)으로 도핑된 상태로 되어 있다. 따라서, 게터링 영역 및 소스/드레인 영역을 각각의 영역에 대해 적합한 다른 특성이 주어진 채 용이하게 함께 형성할 수 있다. 이 때, 게터링 영역(725n,725p)에서의 n형 불순물 원소(인)(722)의 농도는 1×1019∼1×1021/cm3으로 된다.
다음, 레지스트 마스크(718,719)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 제2 열처리를 행한다. 본 실시예에서는, RTA(Rapid Thermal Annealing) 프로세스가 사용된다. 상기 RTA 프로세스는 질소 분위기에서 기판 표면에 고온의 질소 가스를 블로잉함에 의해 급격하게 승온 및 강온시킬 수 있는 RTA 장치를 이용하여 670℃로 5분간 실행한다. 이 가열 처리 공정에서, 반도체층(707n,707p)의 소스/드레인 영역 외측에 형성된 게터링 영역(725n,725p)으로 고농도로 도핑되어 있는 인 및 보론은, 그 영역에서의 니켈에 대한 고용도를 증가시키며, 또한 니켈에 대한 편석 사이트를 형성한다. 또한, 영역(725n,725p)은 상층의 게이트 절연막이 박막화되기 때문에 도핑 공정에서 비정질화되고, 니켈의 자유 에너지가 감소되어, 결정 결함 및 댕글링 본드도 니켈의 편석 사이트로서 기능한다. 이로써 게터링 효과가 크게 증가한다. 그 결과, n채널형 TFT의 반도체 층(707n)에서, 채널 영역(715n) 및 소스/드레인 영역(723)에 존재하는 니켈은 도12d에 화살표(726)로 나타낸 방향으로 채널 영역에서 소스/드레인 영역 및 게터링 영역(725n)으로 이동된다. 인으로만 도핑된 소스/드레인 영역(723)도 게터링 효과를 갖지만, 더 많은 인으로 도핑되어 비정질화되고 또한 보론으로도 도핑된 게터링 영역(725n)이 더 높은 게터링 능력을 갖게 되어, 상기 게터링 영역(725n)으로 니켈이 모여진다. 또한, p채널형 TFT의 반도체층(707p)에서, 소스/드레인 영역 외측에 형성된 게터링 영역(725p)은 n채널형 TFT의 게터링 영역(725n)과 같이 매우 높은 게터링 능력을 가지며, 따라서 채널 영역(715p) 및 소스/드레인 영역(724)에 존재하는 니켈은 화살표(726)로 나타낸 방향으로 채널 영역에서 소스/드레인 영역 및 게터링 영역(725p)으로 이동된다. 게터링을 위한 제2 가열 처리에서, 촉매 원소가 게터링 영역(725n,725p)으로 이동되기 때문에, 촉매 원소의 농도는 1×1019/cm3 이상으로 된다.
또한, 이 가열처리 공정에서는 n채널형 TFT의 소스/드레인 영역(723) 으로 도핑된 n형 불순물(인), 및 p채널형 TFT의 소스/드레인 영역(724)으로 도핑된 p형 불순물(보론)의 활성화도 동시에 행한다. 그 결과, n채널형 TFT의 소스/드레인 영역(723)의 시트 저항치는 약 0.5∼1.5kΩ/스퀘어 정도가 되고, p채널형 TFT의 소스/드레인 영역(724)의 시트 저항치는 약 1∼2kΩ/스퀘어 정도이다. 그러나, 게터링 영역(725n,725p)은 거의 완전하게 비정질화되어, 상기한 열처리에 의해 그의 결정 상태가 회복될 수 없고, 그 영역들은 비정질 성분이 남게된다. 상기 영역들은 매우 높은 저항을 갖지만, TFT의 동작 중에 캐리어의 이동을 방해하지 않도록 배치되어 소스 영역 및 드레인 영역에서 분리되어 형성된다. 이 공정 후, 레이저 라만 분광법에 의해 측정된 라만 스펙트럼에 있어서 비정질 Si의 TO-포논 피크 Pa 및 결정 Si의 TO-포논 피크 Pc 사이의 비 Pa/Pc는, 게터링 영역(725n,725p)의 쪽이 채널 영역 또는 소스/드레인 영역 보다 크다. 또한, 이 조건은 이 가열 처리 후의 공정에서 그보다 고온의 공정이 실행되지 않기 때문에, TFT의 완성 후에도 유지된다.
다음, 도12e에 나타내는 바와 같이, 층간 절연막을 형성한다. 본 실시예에서는, 두께 200nm의 질화 규소 막(727) 및 두께 700nm의 산화 규소 막(728)을 적층 형성하여, 2층 막으로 한다.
그 후, 300∼500℃로 1시간 정도의 다른 열처리를 행한다. 이 공정은 층간 절연막(특히, 질화 규소 막(727))으로부터, 활성 영역 및 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT 특성을 열화시키는 댕글링 본드를 종단화하고 비활성화하도록 실행된다.
다음, 층간 절연막에 콘택트 홀을 형성하고, 금속 막을 사용하여 TFT의 전극/배선(729)을 형성하여, 도12e에 도시된 바와 같이 n채널형 TFT(730) 및 p채널형 TFT(731)를 얻는다. 필요에 따라, 게이트 전극(713,720)의 위에도 다른 콘택트 홀을 형성하여 배선(729)에 의해 전극간의 필요한 접속을 제공한다.
본 실시예에 따라 제조된 각각의 TFT의 전계 효과 이동도 및 문턱치 전압은 다른 실시예에서와 같은 양호한 특성을 나타낸다. 또한, 종래 기술에서 빈번하게 보였던 TFT 오프 동작시의 리크 전류의 이상 증대가 전혀 없고, 반복된 동작, 바이어스 전압 및 온도 스트레스에 대한 저항성 시험에서도 사실상의 특성 열화는 관찰되지 않았다. 또한, 본 실시예에 따라 제조된 n채널형 TFT와 p채널형 TFT를 이용한 CMOS 회로가, 인버터 체인 및 링 오실레이터 등의 여러 회로에 사용되어, 그 회로들이 종래 기술에 비해 더욱 신뢰성이 높고 안정적인 회로 특성을 나타내었다.
또한, 본 실시예에서는, 제4 및 제5 실시예에 비해, n채널형 TFT 및 p채널형 TFT 각각의 소스/드레인 영역 및 게터링 영역을 형성하는 공정에서 도핑 마스크로서 게이트 전극이 사용될 수 있다. 따라서, 포토리소그라피 공정을 더 소거할 수 있어서, 제조 공정을 간략화할 수 있고 반도체 장치의 제조 코스트를 절감할 수 있으며 제품 수율의 향상을 실현할 수 있었다.
제8 실시예
본 발명의 제8 실시예에 대해 설명한다. 본 실시예에서도, n채널형 TFT와 p채널형 TFT를 상보적으로 구성한 CMOS 구조의 회로를 글라스 기판 상에 제조하는 공정에 대해 설명한다.
도13a 내지 13f 및 도14a 내지 14e는 본 실시예에서 설명하는 TFT의 순차적인 제조 공정을 나타내는 단면도이다.
도13a를 참조하면, 제1 내지 제3 실시예와 유사한 방법으로, 글라스 기판(801)의 TFT를 형성하는 표면에, 산화 질화 규소 막으로 이루어지는 하층의 제1 하지막(802) 및 산화 규소 막으로 이루어지는 제2 하지막(803)을 적층 형성하고, 계속하여 예컨대 50nm 두께의 a-Si막(804)을 형성한다. 그리고, 도13b에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법에 의해 a-Si막(804) 표면상에 미량의 니켈(805)을 첨가한다.
다음, 제1 가열처리를 행하여, a-Si막(804)에 첨가된 니켈(805)을 촉매로 이용하여, a-Si막(804)을 고상 상태에서 결정화하여, 결정질 규소 막(804a)을 얻는다. 이 상태가 도13c에 도시된다. 그리고, 도13d에 나타내는 바와 같이, 상기 제1 내지 제3 실시예와 유사한 방법으로, 레이저광(806)을 조사하여, 상기 결정질 규소 막(804a)의 결정성을 향상시킴으로써, 보다 고품질의 결정질 규소 막(804b)을 얻는다.
다음, 결정질 규소 막(804b)의 불필요한 부분을 제거하여 소자간 분리를 행한다. 상기 공정에 의해, 도13e에 나타내는 바와 같이, n채널형 TFT 및 p채널형 TFT의 반도체 층으로 되는 섬모양의 결정질 규소 막(807n,807p)이 형성된다.
다음, 예컨대, 두께 100nm의 게이트 절연막(808)을 형성하고, 그 위에 도전막(809)을 스퍼터링 법, CVD 법 등을 이용하여 형성한다. 도전막의 재료로서는 고융점 금속의 W, Ta, Ti 및 Mo 또는 그의 합금 재료 중 어느 하나를 사용할 수 있다. 본 실시예에서는, 약 450nm의 두께로 W 막이 형성된다. 그 후, 도전막(809)위에 레지스트 마스크(810,811)를 형성한다. 상기 마스크(810,811)는 게이트 전극을 형성하도록 사용된다. 본 실시예에서는, n형 도전성을 부여하는 불순물 원소가 반도체 층(807p)에 첨가되는 영역(게터링 영역)을 형성하기 위한 마스크로서 p채널형 TFT의 게이트 전극이 사용된다. 따라서, p채널형 TFT의 마스크(811)의 폭은 n채널형 TFT의 마스크(810)의 폭 보다 크게 설계되어 있다. 이 상태가 도13f에 도시된다.
그 후, 상기 도전막(809)을 에칭하여 제2 게이트 전극용 도전층(813) 및 제1 게이트 전극(812)을 형성한다. 상기 제1 게이트 전극(812)은 n채널형 TFT의 게이트 전극이다. 다음, 레지스트 마스크(810,811)를 제거한 후, 도14a에 나타내는 바와 같이, n형 불순물 원소를 1×1019∼1×1021/cm3의 농도로 포함하는 n형 불순물 영역(816,817)을 형성하도록 n형 불순물 원소(본 실시예에서는 인)가 첨가된다(제1 도핑 공정). 제1 게이트 전극(812) 하부에 배치된 반도체 층(807n)의 영역(815n)은 인으로 도핑되지 않고, 후에 n채널형 TFT의 채널 영역으로 된다.
다음, p채널형 TFT의 제2 게이트 전극용 도전층(813)을 소정의 형태로 에칭하기 위한 레지스트 마스크(819), 및 n채널형 TFT의 반도체 층에 게터링 영역을 형성하기 위한 레지스트 마스크(818)를 형성한다. 마스크(819)의 폭은 제2 게이트 전 극용 도전층(813)의 폭 보다 적게 되도록 형성된다. 또한, n채널형 TFT에서, 마스크(818)는 게이트 전극(812)을 덮고, 반도체 층(807p)의 부분만이 노출되도록 두꺼운 측벽을 가진 채 형성된다. 이 상태가 도14b에 도시된다.
그 후, 에칭에 의해 p채널형 TFT에 소정의 형상을 가진 제2 게이트 전극(820)을 형성한다. 제7 실시예에서와 같이, 에칭 공정은 ICP 에칭 방법에 의해, 에칭용 가스로 CF4, Cl2 및 02를 사용하여 실행된다. 이 에칭 공정에서, 제2 게이트 전극용 도전층(813) 또는 레지스트 마스크(818)로 마스크되지 않은 게이트 절연막(808)의 부분은, 에칭 프로세스의 시초부터 에칭 분위기 상태에 있게 된다. 따라서, 상기 게이트 절연막(808)의 부분은 박막화된다. 게이트 절연막(808)이 박막화되는 량은 에칭 가스들의 유량비를 조정함에 의해 제어될 수 있다. 본 실시예에서, 상기 에칭 프로세스는 게이트 절연막(808)이 30nm의 에칭량으로 에칭되도록 제어된다. 따라서, 이 공정에 의해, 제2 게이트 전극(820)의 형성 공정과 겸하여, 게이트 절연막(808)이 박막화되어, 선택적으로 박막화된 게이트 절연막(821)이 얻어진다. 본 실시예에서, 게이트 절연막(821)의 박막화된 부분의 두께는 약 70nm정도이다. 제2 게이트 전극(820)은 p채널형 TFT의 게이트 전극이다.
그 후, 도14c에 나타내는 바와 같이, 이온 도핑법에 의해 반도체 층에 p형 도전성을 부여하는 불순물(보론)(822)을 레지스트 마스크(818) 및 p채널형 TFT의 게이트 전극(820)을 마스크로 이용하여 주입한다. 도핑 가스로서 디보란(B2H6)을 사용하고, 가속 전압을 70kV, 도즈량을 7x1016cm-2으로 한다. 마스크(818) 및 p채널형 TFT의 게이트 전극(820)으로 덮혀 있지 않은 반도체 층(807n,807p)의 영역들은 이 공정에서 상층의 게이트 절연막(821)을 통해 보론으로 도핑되는 한편, 위에 존재하는 게이트 절연막(821)이 박막화된 영역(825n,825p) 및 그 이외의 영역(824)은 다른 량의 보론으로 도핑되며, 그 결과의 영역들은 다른 결정 상태를 가진다. 게이트 절연막(821)이 박막화된, 영역(825n,825p)에서는, 영역(824)에 비해 보론 농도가 높다. 또한, 상층의 게이트 절연막(821)이 박막화된, 영역(825n,825p)에서는, 영역(824)보다 상대적으로 높은 가속 전압으로 반도체 층에 보론 이온이 주입되며, 이온들이 더 높은 충격 에너지로 서로 충돌하여, 영역(825n,825p)에서의 결정성을 파괴한다. 이에 대해, 영역(824)에서는, 게이트 절연막의 존재에 의해 이온 충격 에너지가 감소되어, 반도체 층이 바람직한 결정성을 유지할 수 있다.
p채널형 TFT의 반도체 층(807p)의 영역(824)은 후에 p채널형 TFT의 소스/드레인 영역으로 되고, 앞 공정에서 인(814)으로 도핑된 영역(825p)은, 다시 고농도의 보론(822)으로 더 도핑되어, 그의 결정 상태가 파괴됨에 의해, 게터링 영역으로서 기능한다. 게이트 전극(820) 하부의 보론이 주입되지 않은 영역(815p)은 후에 p채널형 TFT의 채널 영역으로 된다. 유사하게, n채널형 TFT의 반도체 층(807n)의 영역(825n)은, 영역(825p)에서와 같이 고농도의 인 및 보론으로 도핑되어, 그의 결정 상태가 파괴됨에 의해, 게터링 영역으로 된다. 레지스트 마스크(818)로 덮혀서 보론이 도핑되지 않은 영역(823)은 n형 불순물 영역으로 남게 되어 후에 n채널형 TFT의 소스/드레인 영역을 형성한다. 따라서, 게터링 영역 및 소스/드레인 영역을, 각 영역에 대해 적합한 다른 특성이 주어진 채로 용이하게 함께 형성할 수 있다. 이 때, 게터링 영역(825n,825p)에서의 p형 불순물 원소(보론)(822)의 농도는 1.5x1019∼3×1021/cm3으로 되어 있다.
다음, 레지스트 마스크(818,819)를 제거한 후, 불활성 분위기(예컨대, 질소 분위기)에서 제2 열처리를 행한다. 본 실시예에서, RTA 프로세스는 670℃로 5분간 실행한다. RTA 장치는 질소 분위기에서 기판 표면에 고온의 질소 가스를 블로잉함에 의해 급격하게 승온 및 강온시켜서 어닐링 프로세스를 실행할 수 있는 장치이다. 이 가열 처리 공정에서, 반도체층(807n,807p)의 소스/드레인 영역 외측에 형성된 게터링 영역(825n,825p)으로 고농도로 도핑되어 있는 인 및 보론은, 그 영역에서의 니켈에 대한 고용도를 증가시키며, 또한 니켈에 대한 편석 사이트를 형성한다. 또한, 영역(825n,825p)은 상층의 게이트 절연막이 박막화되어 도핑 공정에서 비정질화됨에 의해, 결정 결함 및 댕글링 본드도 니켈의 편석 사이트로서 기능한다. 이로써 게터링 효과가 크게 증가한다. 그 결과, n채널형 TFT의 반도체 층(807n)에서, 채널 영역(815n) 및 소스/드레인 영역(823)에 존재하는 니켈은 도14d에 화살표(826)로 나타낸 방향으로 채널 영역에서 소스/드레인 영역 및 게터링 영역(825n)으로 이동된다. 인으로만 도핑된 소스/드레인 영역(823)도 게터링 효과를 갖지만, 보론 및 인으로 도핑되어 더욱 비정질화된 게터링 영역(825n)이 더 높은 게터링 능력을 갖게되어, 상기 게터링 영역(825n)으로 니켈이 모여진다. 또한, p채널형 TFT의 반도체 층(807p)에서, 소스/드레인 영역 외측에 형성된 게터링 영역(825p)은 n채널형 TFT의 게터링 영역(825n)과 같이 매우 높은 게터링 능력을 가지며, 따라서 채널 영역(815p) 및 소스/드레인 영역(824)에 존재하는 니켈은 화살표(826)로 나타낸 방향으로 채널 영역에서 소스/드레인 영역 및 게터링 영역(825p)으로 이동된다. 게터링을 위한 제2 가열 처리에서, 촉매 원소가 게터링 영역(825n,825p)으로 이동되기 때문에, 촉매 원소의 농도는 1×1019/cm3 이상으로 된다.
또한, 이 가열처리 공정에서는 n채널형 TFT의 소스/드레인 영역(823) 으로 도핑된 n형 불순물(인), 및 p채널형 TFT의 소스/드레인 영역(824)으로 도핑된 p형 불순물(보론)의 활성화도 동시에 행한다. 그 결과, n채널형 TFT의 소스/드레인 영역(823)의 시트 저항치는 약 0.5∼1.5kΩ/스퀘어 정도가 되고, p채널형 TFT의 소스/드레인 영역(824)의 시트 저항치는 약 1∼2kΩ/스퀘어 정도이다. 게터링 영역(825n,825p)에서는, n형 불순물 원소(인) 및 p형 불순물 원소(보론)에 의해 도입된 캐리어(전자 및 정공)가 서로 상쇄되고, 상기 게터링 영역(825n,825p)은 상층의 게이트 절연막이 박막화되었기 때문에 주입 데미지를 받게된다. 따라서, 상기 게터링 영역(825n,825p)의 시트 저항치는 수십kΩ/스퀘어 정도로서, 그 게터링 영역(825n,825p)은 소스/드레인 영역으로서 기능할 수 없다. 그러나, 상기 게터링 영역(825n,825p)은 TFT에 있어서 캐리어의 이동을 방해하지 않도록 배치되어 소스 영역 및 드레인 영역에서 분리되어 형성된다. 따라서, 게터링 영역(825n,825p)의 시트 저항치는 트랜지스터 동작상 문제로 되지 않는다. 이 공정 후, 레이저 라만 분광법에 의해 측정된 라만 스펙트럼에 있어서 비정질 Si의 TO-포논 피크 Pa 및 결정 Si의 TO-포논 피크 Pc 사이의 비 Pa/Pc는, 게터링 영역(825n,825p)의 쪽이 채널 영 역 또는 소스/드레인 영역 보다 크다.
다음, 도14e에 나타내는 바와 같이, 층간 절연막을 형성한다. 본 실시예에서는, 두께 200nm의 질화 규소 막(827) 및 두께 700nm의 산화 규소 막(828)을 적층 형성하여, 2층 막으로 한다.
그 후, 300∼500℃로 1시간 정도의 다른 열처리를 행한다. 이 공정은 층간 절연막(특히, 질화 규소 막(827))으로부터, 활성 영역 및 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT 특성을 열화시키는 댕글링 본드를 종단화하고 비활성화하도록 실행된다.
다음, 층간 절연막에 콘택트 홀을 형성하고, 금속 막을 사용하여 TFT의 전극/배선(829)을 형성하여, 도14e에 도시된 바와 같이 n채널형 TFT(830) 및 p채널형 TFT(831)를 얻는다. 필요에 따라, 게이트 전극(812,820)의 위에도 다른 콘택트 홀을 형성하여 배선(829)에 의해 전극간의 필요한 접속을 제공한다.
본 실시예에 따라 제조된 각각의 TFT의 전계 효과 이동도는 상기한 다른 실시예에서와 같은 양호한 특성을 나타낸다. 또한, 종래 기술에서 빈번하게 보였던 TFT 오프 동작시의 리크 전류의 이상 증대가 전혀 없고, 반복된 동작, 바이어스 전압 및 온도 스트레스에 대한 저항성 시험에서도 사실상의 특성 열화는 관찰되지 않았다. 또한, 본 실시예에 따라 제조된 n채널형 TFT와 p채널형 TFT를 이용한 CMOS 회로가, 인버터 체인 및 링 오실레이터 등의 여러 회로에 사용되어, 그 회로들이 종래 기술에 비해 더욱 신뢰성이 높고 안정적인 회로 특성을 나타내었다.
또한, 본 실시예에서는, 제3 실시예에 비해, n채널형 TFT 및 p채널형 TFT 각 각의 소스/드레인 영역 및 게터링 영역을 형성하는 공정에서 도핑 마스크로서 게이트 전극이 사용될 수 있다. 따라서, 포토리소그라피 공정을 더 소거할 수 있어서, 제조 공정을 간략화할 수 있고 반도체 장치의 제조 코스트를 절감할 수 있으며 제품 수율의 향상을 실현할 수 있었다.
제9 실시예
본 실시예는, 제1∼제8 실시예와 다른 결정화 방법에 대해 설명한다. 본 실시예는 도15a 내지 15e를 참조하여 설명한다. 도15a 내지 15e는 본 실시예의 제조 공정을 순차적으로 나타낸 단면도이다.
먼저, 제1∼제8 실시예에서와 같이, 기판(본 실시예에서는 글라스 기판)(901) 위에, 기판(901)으로부터의 불순물 확산을 방지하도록, 산화 규소막, 질화 규소 막 또는 산화 질화 규소 막 등의 하지막을 형성한다. 본 실시예에서는, 질화 규소 막이 하층의 제1 하지막(902)으로서 성막되고, 그 제1 하지막(902) 위에 산화 규소 막을 제2 하지막(903)으로서 적층 형성한다. 다음, 30∼80nm의 두께로 a-Si막(904)을, 제1∼제8 실시예와 유사한 방법으로 형성한다. 이 공정에서, 하지 절연막과 비정질 반도체 막은 기판을 대기에 노출시키지 않고 연속적으로 형성될 수 있다.
다음, 산화 규소 막으로 된 마스크 절연막(905)을 200nm 정도의 두께로 형성한다. 상기 마스크 절연막은, 도15a에 나타내는 바와 같이, 반도체 막에 촉매 원소를 첨가하기 위한 개구부(900)를 포함한다.
다음, 도15b에 나타내는 바와 같이, 중량 환산으로 100ppm의 촉매 원소(본 실시예에서는 니켈)을 포함하는 수용액(초산 니켈 수용액)을 스핀 코팅법에 의해 도포하여, 촉매 원소층(906)을 형성한다. 이 공정에서, 촉매 원소(906)는, 마스크 절연막(905)의 개구부(900)에서, 선택적으로 a-Si막(904)에 접촉하여, 촉매 원소 첨가 영역을 형성한다.
본 실시예에서 스핀 코팅법에 의해 니켈이 첨가되지만, 증착법 또는 스퍼터링 법 등에 의해 촉매 원소의 박막(본 실시예에서는 니켈)을 a-Si막(904) 상에 형성할 수 있다.
다음, 500∼650℃(바람직하게는 550∼600℃)로 6∼20시간(바람직하게는 8∼15시간)의 가열처리를 행한다. 본 실시예에서는, 570℃로 14시간 동안 가열처리를 행한다. 그 결과, 도15c에 나타내는 바와 같이, 촉매 원소 첨가 영역(900)에 결정 핵이 형성되고, 영역(900)의 a-Si막이 먼저 결정화 되어 결정질 규소 막(904a)으로 된다. 결정화 영역을 기점으로 하여, 대략 기판과 평행한 방향(화살표(907)로 나타낸 방향)으로 결정화가 더욱 진행되어, 거시적인 결정 성장 방향이 균일한 결정질 규소 막(904b)이 형성된다. 이 공정에서, 마스크(905)위에 존재하는 니켈(906)은, 마스크 막(905)에 의해 차단되어, 하층의 a-Si막에는 도달하지 않는다. 따라서, 영역(900)으로 도입된 니켈만으로 a-Si막(904)의 결정화가 행해진다. 또한, 횡방향으로의 결정의 앞라인이 도달되지 않는 영역은 비정질 영역(904c)으로 남게된다. 그러나, 레이아웃에 따라서는, 인접한 개구부에서 횡방향으로 결정 성장하는 영역은 서로 충돌하여 그들 사이에 경계를 형성하는 경우가 있고, 이 경우에는 비정질 영역이 존재하지 않는다.
마스크로서 사용된 산화 규소 막(905)을 제거한 후, 얻어진 결정질 규소 막에 도15d에 나타내는 바와 같이 레이저광을 조사하여, 제1∼제8 실시예에서와 같이, 결정성을 개선할 수 있다. 따라서, 횡방향으로 결정 성장하는 영역(904b)의 결정질 규소 막은 보다 고품질화 되어, 결정질 규소 막(904d)을 형성한다.
다음, 횡방향으로 결정 성장한 영역(904d)의 결정질 규소 막을 소정의 형상으로 에칭하여, TFT의 반도체층(909)을 형성한다.
본 실시예의 결정화 방법을 제1∼제8 실시예에서의 결정화 공정에 적용함으로써, 전류 구동 능력이 높고 고성능을 가진 TFT를 실현하는 것이 가능하다.
제10 실시예
본 실시예는 제1∼제8 실시예에서 나타낸 반도체 막의 결정화를 위해 사용한 촉매 원소를 이동시키기 위한 게터링 영역의 TFT의 반도체층에서의 배치 예를 나타내는 것이다. 본 실시예는 도16a 내지 16d, 및 도17a 및 17b를 참조하여 설명한다.
제1 내지 제8 실시예 중 하나의 TFT 제조 공정에 본 실시예를 적용함에 의해, n채널형 TFT 및 p채널형 TFT의 반도체 층에 여러가지 형상의 게터링 영역을 형성하는 것이 가능하다. 또한, n채널형 TFT의 반도체 층의 게터링 영역 및 p채널형 TFT의 활성 영역의 게터링 영역의 면적을 대략 동일하게 제어하고, n채널형 TFT의 게터링 영역에서 채널 영역까지의 거리 및 p채널형 TFT의 게터링 영역에서 채널 영역까지의 거리를 대략 동일하게 제어함에 의해 n채널형 TFT 및 p채널형 TFT의 촉매 원소에 대한 게터링 효율을 매칭시킬 수 있다. 이하에, 반도체 층에 형성되는 게터링 영역의 형상의 예를 나타낸다.
n채널형 TFT의 반도체 층에서의 게터링 영역과 p채널형 반도체 층에서의 게터링 영역의 면적을 대략 동일하게 제어한다는 것은, 각각의 TFT에 있어서, 반도체 층(채널 영역)의 폭을 W, 게터링 영역의 면적을 S로 할 때 n채널형 TFT의 S/W 비를 p채널형 TFT의 S/W 비와 대략 동일하게 함을 의미한다.
도16a는, 게터링 영역(13a,14a)이, 게이트 전극(15a) 하부의 반도체 층에 형성되는 채널 영역에서 떨어진 위치(반도체 층의 외연부)에 배치되어, 게이트 전극(15a)에 평행하게 연장하는 장방형으로 되며, 그의 코너 부분은 반도체 층의 코너부와 정렬되어 배치된 예를 나타낸다.
도16b는, 게터링 영역(13b,14b)이 게이트 전극(15b) 하부의 반도체 층에 형성되는 채널 영역에서 떨어진 위치(반도체 층의 외연부)에 배치되어, 게이트 전극(15b)에 수직한 방향으로 연장하는 장방형으로 되며, 그의 코너부는 반도체 층의 코너부에 정렬되어 배치된 예를 나타낸다.
도16c는, 게터링영역(13c,14c)이 게이트 전극(15c) 하부의 반도체 층에 형성되는 채널 영역에서 떨어진 위치(반도체 층의 외연부)에 배치되어, 게이트 전극(15c)에 평행한 방향으로 연장하는 장방형 성분 및 게이트 전극(15c)에 수직한 방향으로 연장하는 다른 장방형 성분을 포함하는 복잡한 형상으로 되며, 그의 코너부는 반도체 층의 코너부에 정렬되어 배치된 예를 나타낸다. 이 배열에서는, 도16a 및 16b와 비교하여, 게터링 영역의 면적을 크게 할 수 있어서, 촉매 원소 게터링 효율을 증가시키게 된다.
상기 배열들 중 어느 것에서도, 게터링 영역은 소스 영역 및 드레인 영역에 각각 형성되는 콘택트 부들(각 TFT를 전기적으로 접속하는 배선이 반도체 층에 접속되는 부분을 본 명세서에서 "콘택트 부"라 함) 사이로 흐르는 전류를 차단하지 않는 위치에 배치되어 있다. 특히, 도16a의 게터링 영역(13a,14a)은, 소스 영역(11a)에 형성되어 있는 콘택트 부(16a) 및 드레인 영역(12a)에 형성되어 있는 콘택트 부(17a) 사이로 흐르는 전류를 차단하지 않는 위치에 배치되어 있다.
또한, 도16b의 게터링 영역(13b,14b)은, 소스 영역(11b)에 접속된 콘택트 부(16b)와 드레인 영역(12b)에 형성되어 있는 콘택트 부(17b) 사이로 흐르는 전류를 차단하지 않는 위치에 배치되어 있다.
또한, 도16c의 게터링 영역(13c,14c)은, 소스 영역(11c)에 형성되어 있는 콘택트 부(16c)와 드레인 영역(12c)에 형성되어 있는 콘택트 부(17c) 사이로 흐르는 전류를 차단하지 않는 위치에 배치되어 있다.
도16d는, 기본적으로 도16c와 동일한 배치 예이지만, 게터링 영역(13d,14d)의 게터링 효율 증대를 위해, 게터링 영역(13d,14d)의 면적을 확대시키도록, 게터링 영역(13d,14d)이 콘택트 부(16d,17d)에 겹쳐있도록 하고 있다. 기본적으로, 게터링 영역(13d,14d) 및 콘택트 부(16d,17d) 사이에서 일부 겹치는 것은 문제로 되지 않는다. 그러나, 겹치는 면적이 콘택트 부(16d,17d)의 면적의 절반을 초과하지 않아야 한다. 따라서, 콘택트 부(16d,17d)와 게터링 영역(13d,14d) 사이의 거리는, 형성될 각각의 영역에 대한 포토리소그라피 공정에 사용되는 노광 장치의 얼라인먼트 정밀도를 고려하여 적절하게 결정할 필요가 있다. 게터링 영역의 배열 위치는 본 실시예의 구성으로 한정되지 않고, 소스 영역과 드레인 영역 사이로 흐르는 전 류에 영향(차단)을 주지 않는 한 임의의 다른 위치에 설치해도 된다.
도17a는, 반도체 층을 복수의 게이트 전극(15e)이 통과하고, 게이트 전극(15e) 하부에 복수의 채널 영역이 형성된 예를 나타낸다. 복수의 게이트 전극들 사이에는, 소스 영역(11e)(또는 드레인 영역(12e)), 게터링 영역(18e) 및 콘택트 부(19e)가 형성되어 있다. 반도체 층의 외연부에는 도16a∼16d에 도시된 바와 같이 게터링 영역(13e,14e)이 형성되고, 게터링 영역(13e,14e) 사이에 소스 영역(11e) 또는 드레인 영역(12e) 및 콘택트 부(16e,17e)가 형성되어 있다. 이와 다르게, 도17a에 나타낸 경우도, 게터링 영역(13e)이 콘택트 부(16e)의 일부에 겹쳐있을 수 있지만, 기본적으로, 겹치는 면적이 콘택트 부(16e,17e)의 면적의 절반을 초과하지 않도록 유의할 필요가 있다.
도17b는, 반도체 층을 복수의 게이트 전극(15f)이 통과하고, 그 게이트 전극(15f) 하부에 복수의 채널 영역이 형성되는 예를 나타낸다. 도17b에서는, 2개의 TFT가 반도체 층을 공유하여 직렬로 연결되어 있고, 그들 사이의 연결부에 콘택트 부가 제공되지 않는다. 따라서, 연결부로부터 전기 신호를 인출할 필요가 없는 경우에 이러한 배열이 이용될 수 있다. 이와 같은 TFT 회로는 클록 인버터, 래치 회로 등에 실제로 사용된다. 복수의 게이트 전극 사이에는, 소스 영역(11f)(또는 드레인 영역(12f)) 및 게터링 영역(18f)이 형성되어 있다. 반도체 층의 외연부에는 도16a∼16d에서와 같이 게터링 영역(13f,14f)이 형성되고, 그 게터링 영역(13f,14f) 사이에 소스 영역(11f) 또는 드레인 영역(12f) 및 콘택트 부(16f,17f)가 형성되어 있다. 접합 영역에서, 게터링 영역(18f)은, 적어도 콘택트 부(16f)로부터 콘택트 부(17f)로 흐르는 전류를 차단하지 않는 위치에 배치되어 있다.
TFT의 반도체 층의 형상은 그 TFT에 요구되는 전류 량에 따라 변화한다. 본 발명은 도16a 내지 16d, 및 도17a 및 17b에 도시된 바와 같이, 소스/드레인 영역과 채널 영역의 폭이 동일한 "동형(waistless)(胴形)" 배열, 또는 소스/드레인 영역의 폭보다 채널 영역의 폭이 좁은 "모래 시계 형" 배열 중 하나로 이용될 수 있다.
게터링 영역의 형상에도 불구하고, 게터링을 위한 가열 처리에 의해 게터링 영역으로 촉매 원소가 이동되기 때문에, 게터링 영역의 촉매 원소의 농도는 1×1019/cm3 이상으로 된다.
본 실시예는 상기 제1 내지 제8 실시예와 조합하여 사용될 수 있다.
제11 실시예
본 발명에 따라 제조된 반도체 장치를 각각 나타내는 블록도를 도18a 및 18b에 나타낸다. 도18a는 아날로그 구동을 하기 위한 회로 구성을 나타낸다. 본 실시예의 반도체 장치는 소스 구동 회로(20), 화소부(21) 및 게이트 구동 회로(22)를 포함한다. 본 명세서에서, "구동 회로"는 소스 구동 회로 및 게이트 구동 회로를 포함시킨 총칭으로서 사용된다.
소스 구동 회로(20)는 시프트 레지스터(20a), 버퍼(20b) 및 샘플링 회로(트랜스퍼 게이트)(20c)를 포함한다. 게이트 구동 회로(22)는 시프트 레지스터(22a), 레벨 시프터(22b) 및 버퍼(22c)를 포함한다. 필요하다면, 샘플링 회로와 시프트 레지스터 사이에 레벨 시프터 회로가 제공될 수 있다.
또한, 본 실시예에서, 화소부(21)는 복수의 화소를 포함하고, 상기 화소는 각각 TFT소자를 포함하고 있다.
이와 다르게, 게이트 구동 회로(22)로부터 화소부(21)의 다른 측면에 다른 게이트 구동 회로(도시 안됨)를 제공할 수 있다.
도18b는 디지탈 구동을 하기 위한 회로 구성을 나타낸다. 본 실시예의 반도체 장치는 소스 구동 회로(23), 화소부(24) 및 게이트 구동 회로(25)를 포함한다. 디지털 구동을 위해, 도18b에 나타내는 바와 같이, 샘플링 회로 대신에 래치(A)(23b) 및 래치(B)(23c)를 제공할 수 있다. 소스 구동 회로(23)는, 시프트 레지스터(23a), 래치(A)(23b), 래치(B)(23c), D/A컨버터(23d) 및 버퍼(23e)를 포함한다. 게이트 구동 회로(25)는 시프트 레지스터(25a), 레벨 시프터(25b) 및 버퍼(25c)를 포함한다. 필요에 따라, 래치(B)(23c) 및 D/A컨버터(23d) 사이에 레벨 시프터 회로를 제공할 수 있다.
상기 구성은 상기한 제1 내지 제10 실시예의 제조 공정에 의해 실현될 수 있다. 본 실시예에서는 화소부와 구동 회로 만이 나타나 있지만, 본 발명의 제조 공정에 따라 메모리 또는 마이크로프로세서도 형성될 수 있다.
제12 실시예
본 발명예 따라 제조된 CMOS 회로 및 화소부는 액티브 매트릭스 액정 표시 장치 또는 유기 EL 표시 장치에 사용될 수 있다. 따라서, 그 액정 표시 장치 또는 유기 EL 표시 장치를 표시부에 조합시킨 전자 기기에 본 발명을 이용할 수 있다.
이러한 전자 기기로는, 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또 는 프론트형), 헤드 마운트 디스플레이(고글형 디스플레이), 퍼스널 컴퓨터, 휴대 정보 단말(예컨대, 모바일 컴퓨터, 휴대 전화 또는 전자 서적 등)을 들 수 있다.
본 발명에서는, 촉매 원소를 사용하는 양호한 결정성을 가진 결정질 반도체 막을 형성할 수 있다. 또한, 충분히 촉매 원소를 게터링하기 때문에, n채널형 TFT와 p채널형 TFT의 특성을 향상시키고, 따라서 신뢰성이 높고 안정한 회로 특성을 갖는 양호한 CMOS 구동 회로를 실현할 수 있다. 또한, 오프 동작시의 리크 전류가 문제로 되는, 화소 스위칭 TFT 및 아날로그 스위치 부의 샘플링 회로의 TFT를 포함하는 TFT에서도, 촉매 원소의 편석에 의한 것으로 믿어지는 리크 전류의 발생을 충분히 억제할 수 있다. 그 결과, 표시 불균일이 없는 양호한 표시가 가능하게 된다. 또한, 표시 불균일이 없는 양호한 표시이기 때문에, 광원을 필요 이상으로 사용할 필요가 없어서 소비전력을 절감할 수 있다. 따라서, 저소비 전력화가 가능한 전자 기기(휴대 전화, 휴대 서적, 디스플레이)를 실현할 수 있다.
상기한 바와 같이, 본 발명의 적용 범위는 매우 넓고, 온갖 분야의 전자 기기에 적용하는 것이 가능하다. 또한, 상기 제12 실시예의 전자 기기는 상기 제1 내지 제 11 실시예 중 하나 이상에 따라 제조된 표시 장치를 사용하여 실현하는 것이 가능하다.
본 발명은 상기한 구체적인 실시예로 한정되지 않고, 본 발명의 기술적 개념에 따라 각종의 변형이 실시될 수 있다.
예컨대, 본 발명의 반도체 막으로는, 상기 실시예들에 나타낸 순수 규소 막으로 한정되지 않고, 그 이외에 게르마늄과 규소의 혼성막(실리콘-게르마늄 막) 또 는 순수 게르마늄 막으로 될 수 있다.
또한, 상기 실시예들에서 니켈을 도입하는 방법으로, 비정질 규소 막의 표면에 니켈 염을 용해한 용액을 도포하는 방법을 채용하였지만, 비정질규소 막 성막 전에 하지막 표면에 니켈을 도입하여, 비정질 규소 막 하층으로부터 니켈을 확산시켜 결정 성장을 실행하는 방법으로 될 수도 있다. 또한, 니켈의 도입 방법으로서도 임의의 다른 적절한 방법을 사용할 수 있다. 예컨대, 니켈 염을 녹일 수 있는 용매로서 SOG(스핀 온 글라스) 재료를 사용하여, SiO2 막으로부터 니켈을 확산시키는 방법도 있다. 이와 다르게, 스퍼터링 법, 증착법, 도금법에 의해 박막을 형성할 때 니켈을 도입하는 방법, 또는 이온 도핑 법에 의해 직접 니켈을 도입하는 방법 등도 이용할 수 있다.
또한, 상기 실시예들에서는 게터링 공정에서 인을 사용하였지만, 그것 이외에 비소 또는 안티몬을 이용해도 된다. 또한, 게터링 프로세스를 위한 희가스 원소로서 아르곤 및 크립톤 이외에 크세논에서도 큰 효과가 있다.
또한, 상기 실시예들 중 일부에서는, 소스/드레인 영역과 채널 영역 사이에 LDD 영역을 제공하지만, 이 LDD 영역은 상기한 실시예에서와 같이 게이트 전극 외측에 설치되는 것 뿐만 아니라, 게이트 전극의 아래에 직접 제공될 수 있다. 이러한 구성으로 함에 의해, TFT 오프 동작시의 리크 전류의 감소 효과는 작아지지만, 핫 캐리어 내성이 증가하여, 더욱 신뢰성이 높은 TFT가 얻어진다.
또한, 반도체 층으로 주입되는 n형 불순물 원소와 p형 불순물 원소의 도핑 공정 순서는 상기한 실시예들에 나타낸 것으로 한정되지 않고, 각각의 특정 응용예 에 대해 적절하게 결정될 수 있다. 또한, 게이트 절연막의 박막화 공정을 실행할 때, 상기한 실시예들로 한정되는 것은 아니다. 본 발명의 효과는 게터링 영역의 형성을 목적으로 하는 도핑 공정 전에 실행된다면, 어느 단계에서 행하여도 얻어진다. 또한, 게이트 절연막의 박막화 분량은 특정 응용예에 대해 적절하게 결정될 수 있다.
본 발명에서는, 촉매 원소를 이용하여 제조되는 양호한 결정성을 가진 결정질 반도체 막의 소자 영역(특히, 채널 영역, 또는 채널 영역과 소스 영역 사이의 접합부 또는 채널 영역과 드레인 영역 사이의 접합부)에 잔류하는 촉매 원소 량을 충분히 감소시킬 수 있게 된다. 이러한 반도체 막을 이용한 TFT에 의하면, 리크 전류의 발생을 억제하고 신뢰성도 향상시킬 수 있으며, 또한 특성 변동이 적은 안정적인 특성의 고성능 반도체 소자를 실현할 수 있다. 또한, 게터링 공정을 위한 부가 공정을 감소시킬 수 있어서, 제조 공정을 간략화할 수 있다. 그 결과, 제조 공정에 있어서 제품 수율을 크게 향상할 수 있는 동시에, 반도체 장치의 제조 코스트를 감소시킬 수 있다.
본 발명에 의하면, 고성능 반도체 소자를 실현할 수 있고, 또한 고집적도의 고성능 반도체 장치를 간단한 제조 프로세스로 얻을 수 있다. 특히, 액정 표시 장치에 있어서, 본 발명은 액티브 매트릭스 기판에 요구되는 화소 스위칭 TFT의 스위칭 특성의 향상, 및 주변 구동 회로부를 구성하는 TFT에 요구되는 고성능화 및 고집적화를 제공한다. 따라서, 동일 기판 상에 액티브 매트릭스 부와 주변 구동 회로 부를 갖는 드라이버 모노리틱 액티브 매트릭스 기판에 있어서, 모듈의 콤팩트화, 고성능화, 및 저비용화를 실현할 수 있다.
이상 본 발명이 바람직한 실시예들에서 설명되었지만, 상기 개시된 발명은 여러 가지 방식으로 개조될 수 있고 구체적으로 상술한 것과 다른 많은 실시예들의 형태로 될 수 있음은 당업자들에게 명백할 것이다. 따라서, 첨부된 특허 청구의 범위는 본 발명의 정신과 범위 내에 속하는 모든 개조 사항들을 커버하도록 의도하는 것이다.
본 출원은 본 발명에 참조되어 포함된 2003년 1월 7일자 출원된 일본 특허 출원 제2003-001434호에 근거하고 있다.

Claims (69)

  1. 채널 영역, 소스 영역 및 드레인 영역을 포함하는 결정질 영역을 가진 반도체 층, 상기 반도체 층의 적어도 채널 영역, 소스 영역 및 드레인 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막을 통해 상기 채널영역에 대향하도록 형성된 게이트 전극을 구비하는 적어도 하나의 박막 트랜지스터를 포함하는 반도체 장치로서,
    상기 반도체 층의 적어도 일부는 결정화를 촉진하는 촉매 원소를 포함하고,
    상기 반도체 층은 상기 채널 영역 또는 상기 소스 영역 및 드레인 영역보다 고농도의 촉매 원소를 갖는 게터링 영역을 더 포함하며,
    상기 게터링 영역은 상기 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성되고,
    상기 게터링 영역 상의 상기 게이트 절연막의 두께는 상기 소스 영역 및 드레인 영역상의 상기 게이트 절연막의 두께보다 얇거나, 또는 상기 게이트 절연막은 상기 게터링 영역 상에 형성되지 않는, 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 층은 비정질 영역을 더 포함하고, 상기 게터링 영역의 적어도 일부는 상기 비정질 영역에 형성되어 있는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 게터링 영역의 적어도 일부는 상기 결정질 영역에 형성되어 있는 반도체 장치.
  4. 제3항에 있어서, 상기 결정질 영역에 형성되어 있는 상기 게터링 영역의 적어도 일부는 상기 채널 영역 또는 상기 소스 영역 및 드레인 영역 보다 비정질 성분은 많이 포함하고, 결정질 성분은 적게 포함하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, p채널형 박막 트랜지스터 및 n채널형 박막 트랜지스터를 포함하며, 상기 적어도 하나의 박막 트랜지스터는 상기 p채널형 박막 트랜지스터인 반도체 장치.
  6. 제1항 또는 제2항에 있어서, p채널형 박막 트랜지스터 및 n채널형 박막 트랜지스터를 포함하며, 상기 적어도 하나의 박막 트랜지스터는 상기 n채널형 박막 트랜지스터인 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 박막트랜지스터는 p채널형 박막 트랜지스터 및 n채널형 박막 트랜지스터를 포함하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서, 상기 게터링 영역은 상기 적어도 하나의 박막 트랜지스터의 동작 시에 전자 또는 정공이 이동하는 영역 외측에 형성되어 있는 반도체 장치.
  9. 제1항 또는 제2항에 있어서, 상기 게터링 영역은 상기 채널 영역에 인접하지 않도록 형성되어 있는 반도체 장치.
  10. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 박막트랜지스터에 접속된 배선을 더 포함하며, 상기 게터링 영역은 상기 반도체 층의 외연부에 형성되어 있고, 상기 배선은 소스 영역 또는 드레인 영역의 적어도 일부의 영역에 전기적으로 접속되어 있고, 상기 게터링 영역에는 상기 배선이 접속되어 있지 않은 반도체 장치.
  11. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 박막트랜지스터에 접속된 배선을 더 포함하고, 상기 게터링 영역은 상기 반도체 층의 외연부에 형성되어 있고, 상기 배선은 소스 영역 또는 드레인 영역의 적어도 일부 및 상기 게터링 영역의 일부에 전기적으로 접속되어 있는 반도체 장치.
  12. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 박막트랜지스터는 n채널형 박막 트랜지스터를 포함하고,
    상기 n채널형 박막 트랜지스터의 게터링 영역은 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소를 상기 소스 영역 또는 드레인 영역보다 고농도로 포함하는 반도체 장치.
  13. 제1항 또는 제2항에 있어서, 상기 게터링 영역은 촉매 원소를 끌어당기는 작용을 갖는 게터링 원소를 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 게터링 영역은 상기 게터링 원소로서, n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소 및 p형 도전성을 부여하는 주기율표 제3B족에 속하는 불순물 원소를 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 게터링 영역은, 1×1019∼1×1021/cm3의 농도로 상기 n형 도전성을 부여하는 불순물 원소 및 1.5×1019∼3×1021/cm3의 농도로 상기 p형 도전성을 부여하는 불순물 원소를 포함하는 반도체 장치.
  16. 제13항에 있어서, 상기 게터링 원소는, Ar, Kr 및 Ⅹe로 이루어지는 그룹으로부터 선택되는 적어도 하나의 희가스 원소를 포함하는 반도체 장치.
  17. 제16항에 있어서, 상기 게터링 영역에서의 적어도 하나의 희가스 원소의 농도는 1×1019∼3×1021atoms/cm3인 반도체 장치.
  18. 제1항 또는 제2항에 있어서, 상기 촉매 원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 이루어지는 그룹에서 선택된 적어도 하나의 원소를 포함하는 반도체 장치.
  19. 제1항 또는 제2항에 있어서, 상기 게터링 영역에서의 촉매 원소의 농도는 5×1018atoms/cm3 이상인 반도체 장치.
  20. 제1항 또는 제2항에 있어서, 상기 게이트 전극은 W, Ta, Ti 및 Mo로 이루어지는 그룹에서 선택된 적어도 하나의 금속 원소를 포함하는 반도체 장치.
  21. 제1항 또는 제2항에 있어서, 상기 결정질 영역은 채널 영역 및 소스 영역의 접합부, 또는 채널 영역 및 드레인 영역의 접합부에 LDD 영역을 더 포함하는 반도체 장치.
  22. 비정질 반도체 막의 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 공정;
    상기 비정질 반도체 막에 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 공정;
    상기 반도체 막을 패터닝하여 상기 결정질 영역을 포함하는 섬모양 반도체 층을 형성하는 공정;
    상기 섬모양 반도체 층 위에 게이트 절연막을 형성하는 공정;
    상기 섬모양 반도체층의, 채널 영역, 소스 영역 및 드레인 영역이 형성되는 영역 외측에 위치하는 상기 게이트 절연막의 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정;
    상기 섬모양 반도체 층위의 상기 게이트 절연막이 박막화 또는 제거된 영역에, 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 상기 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성하는 공정;
    상기 섬모양 반도체 층의 결정질 영역에 소스 영역 및 드레인 영역을 형성하기 위해 불순물을 도핑하는 공정; 및
    제2 가열 처리를 행함에 의해 상기 섬모양 반도체 층의 촉매 원소의 적어도 일부를 상기 게터링 영역으로 이동시키는 공정을 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 섬모양 반도체 층은 비정질 영역을 더 포함하고, 상기 게터링 영역의 적어도 일부는 상기 비정질 영역에 형성되는 반도체 장치의 제조 방법.
  24. 제22항 또는 23항에 있어서, 상기 게터링 영역의 적어도 일부는 상기 결정질 영역에 형성되는 반도체 장치의 제조 방법.
  25. 제22항 또는 제23항에 있어서, 상기 불순물 도핑 공정은 상기 제2 가열처리를 실행하기 전에, n형 불순물 또는 p형 불순물을 도핑하는 공정을 포함하는 반도체 장치의 제조 방법.
  26. 제22항 또는 제23항에 있어서, 상기 게터링 영역을 형성하는 공정은 촉매 원소를 끌어당기는 작용을 갖는 게터링 원소를 상기 섬모양 반도체 층에 도핑하는 공정을 포함하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서, 상기 불순물 도핑 공정의 적어도 일부는 상기 게터링 원소 도핑 공정 전에 실행되는 반도체 장치의 제조 방법.
  28. 제26항에 있어서, 상기 불순물 도핑 공정의 적어도 일부는 상기 게터링 원소 도핑 공정 후에 실행되는 반도체 장치의 제조 방법.
  29. 제26항에 있어서, 상기 불순물 도핑 공정의 적어도 일부는 상기 게터링 원소 도핑 공정과 동시에 실행되는 반도체 장치의 제조 방법.
  30. 제26항에 있어서, 상기 게터링 원소 도핑 공정은, 상기 게이트 절연막이 박막화 또는 제거된 섬모양 반도체층의 영역을 게터링 원소로 선택적으로 도핑함에 의해 실행되는 반도체 장치의 제조 방법.
  31. 제26항에 있어서, 상기 게터링 원소 도핑 공정은, 상기 게이트 절연막이 박막화 또는 제거된 섬모양 반도체층의 영역에, 상기 소스 영역 및 드레인 영역보다 높은 농도로 게터링 원소를 도핑하는 공정을 포함하는 반도체 장치의 제조 방법.
  32. 제26항에 있어서, 상기 게터링 원소는 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소를 포함하는 반도체 장치의 제조 방법.
  33. 제26항에 있어서, 상기 게터링 원소는 n형 도전성을 부여하는 주기율표 제5B족에 속하는 불순물 원소 및 p형 도전성을 부여하는 주기율표 제3B족에 속하는 불순물 원소를 포함하는 반도체 장치의 제조 방법.
  34. 제26항에 있어서, 상기 게터링 원소는, Ar, Kr 및 Ⅹe로 이루어지는 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 반도체 장치의 제조 방법.
  35. 제26항에 있어서, 상기 게터링 영역에서의 게터링 원소의 농도는 1×1019∼3×1021atoms/cm3인 반도체 장치의 제조 방법.
  36. 제22항 또는 제23항에 있어서, 상기 게터링 영역 형성 공정은 상기 게이트 절연막이 박막화 또는 제거된 상기 섬모양 반도체 층의 영역을 상기 소스 영역 및 드레인 영역보다 높은 정도로 비정질화하는 공정을 포함하는 반도체 장치의 제조 방법.
  37. 제22항 또는 제23항에 있어서, 상기 게터링 영역은, 전자 또는 정공이 이동하는 영역 외측의 상기 섬모양 반도체 층에 형성되는 반도체 장치의 제조 방법.
  38. 제22항 또는 제23항에 있어서, 상기 게터링 영역은, 소스 영역 또는 드레인 영역과 인접하고, 또한 채널 영역과는 인접하지 않도록 형성되는 반도체 장치의 제조 방법.
  39. 제22항 또는 제23항에 있어서, 상기 제2 가열처리 공정 후, 적어도 상기 소스 영역 또는 드레인 영역의 일부를 포함하는 영역과 접촉하는 배선을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  40. 비정질 반도체 막의 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 공정;
    상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 공정;
    상기 반도체 막을 패터닝하여 각각 상기 결정질 영역을 포함하는 복수의 섬모양 반도체 층을 형성하는 공정;
    상기 각각의 섬모양 반도체 층상에 게이트 절연막을 형성하는 공정;
    상기 각각의 섬모양 반도체 층상의 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정;
    상기 복수의 섬모양 반도체 층의 적어도 하나의, 소스 영역 및 드레인 영역이 형성된 영역 외측에 위치하고, 상기 게이트 전극이 형성되지 않은 영역에 위치한 상기 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정;
    상기 복수의 섬모양 반도체 층의 각각에 소스 영역 및 드레인 영역을 형성하고, 상기 적어도 하나의 섬모양 반도체 층의, 상기 게이트 절연막이 박막화 또는 제거된 영역에 상기 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 상기 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성하기 위한 도핑 프로세스를 실행하는 공정; 및
    제2 가열처리를 행함에 의해 상기 적어도 하나의 섬모양 반도체 층의 촉매 원소 중 적어도 일부를 상기 게터링 영역으로 이동시키는 공정을 포함하는 반도체 장치의 제조 방법.
  41. 제40항에 있어서, 상기 섬모양 반도체 층은 비정질 영역을 더 포함하고, 상 기 게터링 영역의 적어도 일부는 상기 비정질 영역에 형성되는 반도체 장치의 제조 방법.
  42. 제40항 또는 41항에 있어서, 상기 게터링 영역의 적어도 일부는 결정질 영역에 형성되는 반도체 장치의 제조 방법.
  43. 제40항 또는 제41항에 있어서, 상기 적어도 하나의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 도핑 공정은 :
    상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역 및 드레인 영역이 형성되는 영역 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에 n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정; 및
    상기 n형 도핑 공정 후, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정을 포함하는 반도체 장치의 제조 방법.
  44. 제40항 또는 제41항에 있어서, 상기 적어도 하나의 섬모양 반도체 층은 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 복수의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층을 더 포함하고, 상기 도핑 공정은 :
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정; 및
    상기 p형 도핑 공정 후, 상기 n채널형 박막 트랜지스터의 상기 소스 영역 및 드레인 영역이 형성되는 영역 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정을 포함하는 반도체 장치의 제조 방법.
  45. 제40항 또는 제41항에 있어서, 상기 적어도 하나의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 도핑 공정은 :
    상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정; 및
    상기 n형 도핑 공정 후, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정을 포함하는 반도체 장치의 제조 방법.
  46. 제40항 또는 제41항에 있어서, 상기 적어도 하나의 섬모양 반도체 층은 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하고, 상기 도핑 공정은 :
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, p형 도전성을 부여하는 불순물 원소를 도핑하는 p형 도핑 공정; 및
    상기 p형 도핑 공정 후, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 소스 영역, 드레인 영역 및 게터링 영역이 형성되는 영역, 및 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 게터링 영역이 형성되는 영역에, n형 도전성을 부여하는 불순물 원소를 도핑하는 n형 도핑 공정을 포함하는 반도체 장치의 제조 방법.
  47. 제40항 또는 제41항에 있어서, 상기 적어도 하나의 섬모양 반도체 층의 상기 게이트 절연막의 일부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 적어도 하나의 섬모양 반도체 층의 상기 소스 영역 및 드레인 영역 상에 마스크를 형성하는 공정, 및 상기 마스크를 사용하여 상기 게이트 절연막을 에칭하는 공정을 포함하고,
    상기 마스크는 상기 도핑 공정에서 사용되는 반도체 장치의 제조 방법.
  48. 제43항에 있어서, 상기 적어도 하나의 섬모양 반도체 층의 상기 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 n형 도핑 공정 및 p형 도핑 공정 사이에 실행되는 반도체 장치의 제조 방법.
  49. 제44항에 있어서, 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 n형 도핑 공정 및 p형 도핑 공정 사이에 실행되는 반도체 장치의 제조 방법.
  50. 제48항에 있어서, 상기 p형 도핑 공정은 상기 복수의 섬모양 반도체 층의 각각에 대해, p형 도전성을 부여하는 불순물 원소의 도핑이 불필요한 영역을 덮는 마스크를 형성하는 공정을 포함하고,
    상기 마스크는 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정에서 사용되는 반도체 장치의 제조 방법.
  51. 제49항에 있어서, 상기 n형 도핑 공정은 상기 복수의 섬모양 반도체 층의 각각에 대해, n형 도전성을 부여하는 불순물 원소의 도핑이 불필요한 영역을 덮는 마스크를 형성하는 공정을 포함하고;
    상기 마스크는 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정에서 사용되는 반도체 장치의 제조 방법.
  52. 제50항 또는 51항에 있어서, 상기 적어도 하나의 섬모양 반도체 층의 게이트 절연막의 일 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 마스크를 제거하는 공정을 포함하는 반도체 장치의 제조 방법.
  53. 비정질 반도체 막의 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정;
    상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정;
    상기 반도체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, p채널형 박막 트랜지스터용 섬모양 반도체 층 및 n채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정;
    상기 복수의 섬모양 반도체 층상에 게이트 절연막을 형성하는 제4 공정;
    상기 게이트 절연막 상에 도전막을 형성하고, 상기 도전막을 가공하여 p채널형 박막 트랜지스터용 섬모양 반도체층 상의 상기 게이트 절연막 상에 제1 게이트 전극을 형성하는 제5 공정;
    상기 제1 게이트 전극을 마스크로 이용하여, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층에 p형 도전성을 부여하는 불순물 원소를 도핑함으로써, 소스 영역 및 드레인 영역을 형성하고, 상기 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 상기 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성하는 제6 공정;
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 일부를 노출시키고, 상기 제1 게이트 전극을 덮으며, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층상에 형성된 제2 게이트 전극을 규정하는 마스크를, 상기 도전막 상에 형성하는 제7 공정;
    상기 마스크를 사용하여 상기 도전막을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정;
    상기 복수의 섬모양 반도체 층 중에, 상기 마스크, 제1 게이트 전극 또는 제2 게이트 전극으로 덮혀있지 않은 영역에, n형 도전성을 부여하는 불순물 원소를 도핑함에 의해, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역에 n형 불순물을 더욱 도핑함과 동시에, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 소스 영역 및 드레인 영역을 형성하는 제9 공정; 및
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체 층의 소스 영역 및 드레인 영역 각각에, 상기 촉매 원소 중 적어도 일부를 이동시키기 위해 제2 가열처리를 행하는 제10 공정을 포함하고,
    상기 제7 공정 후부터 제8 공정후 사이의 어느 시점에, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 상의 게이트 절연막 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행하는 반도체 장치의 제조 방법.
  54. 제53항에 있어서, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 상의 게이트 절연막 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정은, 상기 p채널형 박막트랜지스터용 섬모양 반도체 층의 일부를 노출시키는 마스크를 사용하여 상기 제8 공정과 동시에 실행되는 반도체 장치의 제조 방법.
  55. 비정질 반도체 막의 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정;
    상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정;
    상기 반도체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정;
    상기 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정;
    상기 n채널형 박막 트랜지스터용 섬모양 반도체층상의 게이트 절연막 상에 제1 게이트 전극을 형성하고, p채널형 박막 트랜지스터용 섬모양 반도체층 상의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극용 도전층을 마스크로 이용하여, n형 도전성을 부여하는 불순물 원소를 섬모양 반도체 층에 도핑함으로써, n채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성함과 동시에, p채널형 박막 트랜지스터용 섬모양 반도체 층에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성하는 제6 공정;
    상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 및 제2 게이트 전극용 도전층의 일부를 덮는 마스크를 형성하는 제7 공정;
    상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정;
    상기 복수의 섬모양 반도체 층의, 상기 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 영역에, p형 도전성을 부여하는 불순물 원소를 도핑함으로써, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역에 p형 불순물을 더욱 도핑함과 동시에, 소스 영역 및 드레인 영역을 형성하는 제9 공정; 및
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체층의 소스 영역 및 드레인 영역 각각에, 상기 촉매 원소의 적어도 일부를 이동시키기 위해 제2 가열처리를 실행하는 제10 공정을 포함하고,
    상기 제5 공정 후부터 제8 공정 후 사이의 어느 시점에, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막 부분을 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행하는 반도체 장치의 제조 방법.
  56. 제55항에 있어서, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막을 선택적으로 박막화 또는 선택적으로 제거하는 공정은, 상기 제2 게이트 전극을 마스크로 이용하여 상기 제8 공정과 동시에 실행되는 반도체 장치의 제조 방법.
  57. 비정질 반도체 막의 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정;
    상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정;
    상기 반도체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정;
    상기 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정;
    상기 p채널형 박막 트랜지스터용 섬모양 반도체층상의 게이트 절연막 상에 제1 게이트 전극을 형성하고, n채널형 박막 트랜지스터용 섬모양 반도체층 상의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극용 도전층을 마스크로 이용하여, p형 도전성을 부여하는 불순물 원소를 섬모양 반도체 층에 도핑함으로써, p채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성하고 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 상기 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성함과 동시에, n채널형 박막 트랜지스터용 섬모양 반도체 층에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성하는 제6 공정;
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 일부를 노출시키고 제2 게이트 전극용 도전층의 일부 및 제1 게이트 전극을 덮는 마스크를 형성하는 제7 공정;
    상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정;
    상기 복수의 섬모양 반도체 층의, 상기 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 영역에, n형 도전성을 부여하는 불순물 원소를 도핑함으로써, 상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역을 비정질화함과 동시에, n채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성하고 n형 도전성을 부여하는 불순물 원소를 게터링 영역에 더욱 도핑하는 제9 공정; 및
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체층의 게터링 영역 각각에, 상기 촉매 원소 중 적어도 일부를 이동시키기 위해 제2 가열처리를 실행하는 제10 공정을 포함하고,
    상기 제5 공정 후부터 제8 공정 후 사이의 어느 시점에, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행하는 반도체 장치의 제조 방법.
  58. 제57항에 있어서, 상기 n채널형 박막 트랜지스터용 섬모양 반도체층 또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 위의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정은, 상기 제8 공정과 동시에 실행되고, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 제2 게이트 전극용 도전층으로 덮혀 있지 않은 영역의 게이트 절연막의 일부, 및 p채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 마스크로 덮혀 있지 않은 영역상의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 포함하는 반도체 장치의 제조 방법.
  59. 비정질 반도체 막의 결정화를 촉진하는 촉매 원소를 적어도 일부에 포함하는 비정질 반도체 막을 제공하는 제1 공정;
    상기 비정질 반도체 막에 대해 제1 가열처리를 행함에 의해 상기 비정질 반도체 막의 적어도 일부를 결정화하여, 결정질 영역을 포함하는 반도체 막을 얻는 제2 공정;
    상기 반도체 막을 패터닝함에 의해 각각 상기 결정질 영역을 포함하고, n채널형 박막 트랜지스터용 섬모양 반도체 층 및 p채널형 박막 트랜지스터용 섬모양 반도체 층을 포함하는 복수의 섬모양 반도체 층을 형성하는 제3 공정;
    상기 복수의 섬모양 반도체층상에 게이트 절연막을 형성하는 제4 공정;
    상기 n채널형 박막 트랜지스터용 섬모양 반도체층상의 게이트 절연막 상에 제1 게이트 전극을 형성하고, p채널형 박막 트랜지스터용 섬모양 반도체층 상의 게이트 절연막 위에 제2 게이트 전극용 도전층을 형성하는 제5 공정;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극용 도전층을 마스크로 이용하여, n형 도전성을 부여하는 불순물 원소를 섬모양 반도체 층에 도핑함으로써, n채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성하고 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 상기 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성함과 동시에, p채널형 박막 트랜지스터용 섬모양 반도체 층에 촉매 원소를 끌어당기는 작용을 갖는 게터링 영역을 소스 영역 및 드레인 영역과는 별개의 영역으로서 형성하는 제6 공정;
    상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 일부를 노출시키고, 제2 게이트 전극용 도전층의 일부 및 제1 게이트 전극을 덮는 마스크를 형성하는 제7 공정;
    상기 마스크를 사용하여 제2 게이트 전극용 도전층을 가공함에 의해 제2 게이트 전극을 형성하는 제8 공정;
    상기 복수의 섬모양 반도체 층의, 상기 마스크 또는 제2 게이트 전극으로 덮혀 있지 않은 영역에, p형 도전성을 부여하는 불순물 원소를 도핑함으로써, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역을 비정질화함과 동시에, p채널형 박막 트랜지스터용 섬모양 반도체 층에 소스 영역 및 드레인 영역을 형성하고 p형 도전성을 부여하는 불순물 원소를 게터링 영역에 더욱 도핑하는 제9 공정; 및
    상기 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 및 n채널형 박막 트랜지스터용 섬모양 반도체층의 게터링 영역 각각에, 상기 촉매 원소 중 적어도 일부를 이동시키도록 제2 가열처리를 실행하는 제10 공정을 포함하고,
    상기 제5 공정 후부터 제8 공정 후 사이의 어느 시점에, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역상의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 적어도 1회 실행하는 반도체 장치의 제조 방법.
  60. 제59항에 있어서, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층 또는 p채널형 박막 트랜지스터용 섬모양 반도체 층의 게터링 영역 위의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정은 상기 제8 공정과 동시에 행해지고, 상기 n채널형 박막 트랜지스터용 섬모양 반도체 층의 상기 마스크로 덮혀 있지 않은 영역상의 게이트 절연막의 일부, 및 p채널형 박막 트랜지스터용 섬모양 반도체 층의 제2 게이트 전극용 도전층으로 덮혀 있지 않은 영역 위의 게이트 절연막의 일부를 선택적으로 박막화 또는 선택적으로 제거하는 공정을 포함하는 반도체 장치의 제조 방법.
  61. 제55항 내지 60항 중 어느 한 항에 있어서, 상기 제2 게이트 전극용 도전층의 채널 폭 방향의 폭은 상기 제2 게이트 전극의 폭보다 큰 반도체 장치의 제조 방법.
  62. 제40항, 제53항, 제55항, 제57항, 제59항 중 어느 한 항에 있어서, 상기 게터링 영역으로 도핑하는 n형 도전성을 부여하는 불순물 원소의 농도는 1×1019∼1×1021atoms/cm3이고, 상기 게터링 영역으로 도핑하는 p형 도전성을 부여하는 불순물 원소의 농도는 1.5×1019∼3×1021atoms/cm3인 반도체 장치의 제조 방법.
  63. 제22항, 제40항, 제53항, 제55항, 제57항, 제59항 중 어느 한 항에 있어서, 상기 제2 가열처리는 적어도 상기 복수의 섬모양 반도체 층의 소스 영역 및 드레인 영역으로 도핑된 n형 도전성을 부여하는 불순물 또는 p형 도전성을 부여하는 불순물을 활성화하도록 실행되는 반도체 장치의 제조 방법.
  64. 제22항, 제40항, 제53항, 제55항, 제57항, 제59항 중 어느 한 항에 있어서,
    상기 비정질 반도체 막을 제공하는 공정은,
    개구부를 가지는 마스크를 상기 비정질 반도체 막 상에 형성하는 공정; 및
    상기 개구부를 통해 촉매 원소를 비정질 반도체 막의 선택된 영역에 도핑하는 공정을 포함하는 반도체 장치의 제조 방법.
  65. 제22항, 제40항, 제53항, 제55항, 제57항, 제59항 중 어느 한 항에 있어서, 상기 촉매 원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 이루어지는 그룹에서 선택된 적어도 하나의 원소인 반도체 장치의 제조 방법.
  66. 제22항, 제40항, 제53항, 제55항, 제57항, 제59항 중 어느 한 항에 있어서, 상기 제1 가열처리 후, 상기 반도체 막에 레이저광을 조사하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  67. 제22항, 제40항, 제53항, 제55항, 제57항, 제59항 중 어느 한 항에 따른 제조 방법에 의해 제조된 반도체 장치.
  68. 제1항에 따른 반도체 장치를 포함하는 전자 기기.
  69. 제68항에 있어서, 제1항에 따른 반도체 장치를 포함하는 표시부를 더 포함하는 전자 기기.
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