KR100578910B1 - Plasma display panel having address electrode with variable width - Google Patents

Abstract

어드레스 전극의 제조 과정에 일어나는 어드레서 전극의 수축 현상에 따라 이 어드레스 전극이 결선되는 것을 방지하도록 하기 위하여, 임의의 폭을 가지고 형성되는 제1 면적부와, 이 제1 면적부의 폭보다 큰 폭을 가지고 형성되는 제2 면적부를 기판 상에 반복 배치하여 형성되는 어드레스 전극을 포함하고, 상기 제2 면적부 내에 이 제2 면적부의 전제 면적을 감소시키는 면적 감소부를 형성시킨다.In order to prevent the address electrode from being connected due to the shrinkage of the address electrode in the manufacturing process of the address electrode, a first area portion having an arbitrary width and a width larger than the width of the first area portion are formed. And an address electrode formed by repeatedly arranging the second area formed on the substrate, and forming an area reduction part in the second area that reduces the total area of the second area.

플라즈마 디스플레이, 어드레스전극, 선폭, 격벽, 면적, 결선Plasma Display, Address Electrode, Line Width, Bulkhead, Area, Wiring

Description

가변 폭을 지닌 어드레스 전극을 갖는 플라즈마 디스플레이 패널{PLASMA DISPLAY PANEL HAVING ADDRESS ELECTRODE WITH VARIABLE WIDTH}Plasma display panel with address electrode with variable width {PLASMA DISPLAY PANEL HAVING ADDRESS ELECTRODE WITH VARIABLE WIDTH}

도 1은 본 발명에 따른 플라즈마 디스플레이 패널을 도시한 부분 분해 사시도이다.1 is a partially exploded perspective view showing a plasma display panel according to the present invention.

도 2는 본 발명에 따른 플라즈마 디스플레이 패널이 결합된 상태를 도시한 부분 단면도이다.2 is a partial cross-sectional view showing a state in which the plasma display panel according to the present invention is coupled.

도 3 및 도 4는 본 발명의 제1 실시예에 따른 어드레스 전극을 도시한 개략도이다.3 and 4 are schematic diagrams showing an address electrode according to a first embodiment of the present invention.

도 5 내지 도 7은 본 발명의 제2 실시예에 따른 어드레스 전극을 도시한 개략도이다.5 to 7 are schematic diagrams illustrating an address electrode according to a second embodiment of the present invention.

도 8은 본 발명의 제3 실시예에 따른 어드레스 전극을 도시한 개략도이다.8 is a schematic diagram showing an address electrode according to a third embodiment of the present invention.

도 9는 종래의 플라즈마 디스플레이 장치가 갖는 어드레스 전극을 설명하기 위해 도시한 개략도이다.9 is a schematic diagram illustrating an address electrode of a conventional plasma display apparatus.

본 발명은 플라즈마 디스플레이 패널의 어드레스 전극에 관한 것으로서, 보 다 상세하게는 길이 방향을 따라 그 폭이 가변되어 형성된 어드레스 전극을 갖는 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to an address electrode of a plasma display panel, and more particularly, to a plasma display panel having an address electrode formed by varying a width thereof in a length direction.

일반적으로 플라즈마 디스플레이 패널(PDP; Plasma Display Panel, 이하 편의상 'PDP'라 칭한다)은 기체 방전으로 생성된 자외선으로 형광체를 여기시켜 소정의 영상을 구현하는 표시장치로서, 고해상도의 대화면 구성이 가능한 장점으로 차세대 박형 표시장치로 각광받고 있다.In general, a plasma display panel (hereinafter referred to as a 'PDP' for convenience) is a display device that realizes a predetermined image by exciting phosphors by ultraviolet rays generated by gas discharge. It is attracting attention as the next generation thin display device.

상기 PDP를 방전셀의 배열 패턴에 따라 구분하면, 이는 크게 격벽에 의해 구획되는 방전셀 즉, 가스 방전을 행하는 공간이 스트라이프 패턴으로 배열되는 스트라이프형과, 상기 방전셀이 삼각형 패턴으로 배열되는 델타형을 나뉘어진다.When the PDP is classified according to an arrangement pattern of discharge cells, it is divided into a discharge cell largely partitioned by a partition, that is, a stripe type in which a space for gas discharge is arranged in a stripe pattern, and a delta type in which the discharge cells are arranged in a triangular pattern. Are divided.

상기한 PDP의 종류에 있어, 공지의 델타형 PDP는, 상부 기판과 하부 기판 사이에 델타형으로 배열되는 복수의 R,G,B 방전셀들을 배치하고, 상기 방전셀들에 대응하여 상기 상부 기판에는 방전 유지 전극을, 상기 하부 기판에는 어드레스 전극을 형성하여 구성된다.In the above-described type of PDP, a known delta PDP arranges a plurality of R, G, B discharge cells arranged in a delta between an upper substrate and a lower substrate, and corresponds to the upper cells in response to the discharge cells. Is formed by forming a discharge sustain electrode and an address electrode on the lower substrate.

상기에서 각 방전셀들의 실질적인 델타형 배열은, 가령 사각 형상의 격벽에 의해 이루질 수도 있다.The substantially delta arrangement of the respective discharge cells may be made by, for example, a rectangular partition wall.

이러한 델타형 PDP는, 선택된 방전셀에 대응하여 상기 어드레스 전극과 한 쌍의 방전 유지 전극들 중, 어느 하나의 방전 유지 전극 사이에 어드레스 전압을 인가하여 어드레싱 단계를 행하고, 여기에 상기 한 쌍의 방전 유지 전극들에 교호적으로 방전 유지 전압을 인가하여 유지 단계를 행하게 되면, 이 유지 단계에서 발생한 자외선이 상기 방전셀에 제공된 형광체를 여기시켜 이 때 발생되는 가시광으 로 임의의 화상을 구현하게 된다. 이러한 델타형 PDP와 관련한 기술로는 미국 특허 5,182,489를 들 수 있다.The delta type PDP performs an addressing step by applying an address voltage between the address electrode and one of the pair of sustain electrodes among the pair of discharge sustain electrodes in response to the selected discharge cell, wherein the pair of discharges are performed. When the sustain step is performed by alternately applying the discharge sustain voltage to the sustain electrodes, the ultraviolet rays generated in the sustain step excite the phosphors provided to the discharge cells, thereby realizing any image with the visible light generated at this time. Techniques related to such delta PDPs include US Pat. No. 5,182,489.

한편, 상기한 델타형 PDP와 같은 플라즈마 디스플레이 패널에 제공되는 어드레스 전극은, 도 9에 도시한 바와 같이, 그 길이 방향(도면에 표기한 X 방향)을 따라 폭이 가변되는 형상을 가지고 형성될 수 있다. 즉, 상기 어드레스 전극(2)은 상기 X 방향을 따라 넓은 폭(Ww)을 가진 대면적 부위(2a)와 좁은 폭(Wn)을 가진 소면적 부위(2b)를 격벽이 형성되는 기판(4) 상에 반복 배치하여 하나의 어드레스 전극 라인으로서 형성되는 바, 이 때 상기 대면적 부위(2a)는 상기 기판 상으로 델타형 배열되는 방전셀 내에 배치되고, 상기 소면적 부위(2b)는 상기 방전셀을 실질적으로 형성하는 격벽 부위에 배치되게 된다.Meanwhile, as shown in FIG. 9, the address electrode provided in the plasma display panel such as the delta-type PDP may be formed to have a shape having a variable width along its length direction (X direction shown in the drawing). have. That is, the address electrode 2 is a substrate 4 in which a partition wall is formed between a large area portion 2a having a wide width Ww and a small area portion 2b having a narrow width Wn along the X direction. Formed repeatedly as one address electrode line, wherein the large-area portion 2a is disposed in a discharge cell delta-shaped onto the substrate, and the small-area portion 2b is the discharge cell. It is disposed on the partition wall portion that substantially forms the.

이러한 어드레스 전극(2)은 통상, 전극 페이스트를 이용한 프린팅 방법에 의해 형성되는데, PDP 제조 공정시, 상기 어드레스 전극(2)에 대해서는 이 어드레스 전극(2)이 실질적인 PDP 제품으로 사용될 수 있는지 그 품질 검사를 받게 된다.Such an address electrode 2 is usually formed by a printing method using an electrode paste. In the PDP manufacturing process, the address electrode 2 is inspected for whether the address electrode 2 can be used as a practical PDP product. Will receive.

그런데, 상기와 같은 종래의 어드레스 전극(2)에 있어서는 이 어드레스 전극(2)의 형상이 폭이 큰 부분과 폭이 작은 부분으로 나뉘고 있어 아무래도 그 폭이 큰 대면적 부위(2a)에는 도면에서 나타낸 것과 같이, 막치밀도 저하로 인해 미세한 핀홀(2c)이 형성되게 된다, 이러한 핀홀(2c)은 실질적으로 상기 어드레스 전극(2)에는 영향을 미치지는 않지만, 그 수가 워낙 많기(대략, 200∼1,000개) 때문에 상기 어드레스 전극(2)의 자체 품질 검사에 방해를 주는 요인으로 작용하게 된다.By the way, in the conventional address electrode 2 as described above, the shape of the address electrode 2 is divided into a portion having a large width and a portion with a small width. As described above, the fine pinholes 2c are formed due to the decrease in film density. The pinholes 2c do not substantially affect the address electrode 2, but the number is large (approximately 200 to 1,000 pieces). Therefore, it acts as a factor that interferes with the quality inspection of the address electrode 2.

더욱이, 상기한 어드레스 전극(2)에 있어서는, 이의 제조 과정시, 소성 과정에서 상기 대면적 부위(2a)와 소면적 부위(2b)가 각기 수축될 때, 그 수축률 차이로 인해 이들 양 부분이 맞닿는 경계 부위(2d)가 균열되는 문제도 있다.Furthermore, in the address electrode 2 described above, when the large area 2a and the small area 2b are respectively shrunk during firing, the two parts of the address electrode 2 come into contact with each other due to the difference in shrinkage. There is also a problem that the boundary 2d is cracked.

즉, 이러한 문제점은 상기 어드레스 전극(2)에 대한 소성 과정시, 상기 소면적 부위(2b)가 수축되는 양(대략, 20㎛)에 비해 상기 대면적 부위(2a)가 수축되는 양(대략, 40㎛)이 크기 때문에 일어나게 되는데, 이러한 수축률의 차이는 상기 양 부위의 이음매 균열에 의한 어드레스 전극 라인의 단선을 불러일으킨다.That is, this problem is caused by shrinking the large-area portion 2a relative to the amount of the small-area portion 2b contracted (approximately 20 μm) during the firing process for the address electrode 2 (approximately, 40 µm) is large, and this difference in shrinkage causes disconnection of the address electrode line due to seam cracking at both sites.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 어드레스 전극에 대한 소성 과정시, 어드레스 전극 구조에 따라 일어나는 어드레스 전극 라인의 단선 현상을 방지할 수 있는 플라즈마 디스플레이 패널을 제공함에 있다.Accordingly, the present invention is to solve the above problems, an object of the present invention is to provide a plasma display panel that can prevent the disconnection of the address electrode line caused by the address electrode structure during the firing process for the address electrode. .

이에 본 발명에 따른 플라즈마 디스플레이 패널은,The plasma display panel according to the present invention,

임의의 폭을 가지고 형성되는 제1 면적부와, 이 제1 면적부의 폭보다 큰 폭을 가지고 형성되는 제2 면적부를 기판 상에 반복 배치하여 형성되는 어드레스 전극을 포함하고, 상기 제2 면적부 내에 이 제2 면적부의 전제 면적을 감소시키는 면적 감소부를 형성시킨다.A first area portion formed with an arbitrary width, and an address electrode formed by repeatedly arranging a second area portion formed with a width greater than the width of the first area portion on a substrate, and within the second area portion; An area reducing portion for reducing the total area of the second area portion is formed.

상기에서 면적 감소부는 상기 제2 면적부 내부에 형성되는 구멍으로 이루어질 수 있는데, 이 때, 이 면적 감소부는 상기 제2 면적부의 외곽 형상과 상이한 형 상 예를 들어 원형으로 형성될 수 있다.In this case, the area reducing part may be formed as a hole formed inside the second area part. In this case, the area reducing part may be formed in a shape different from an outer shape of the second area part, for example, in a circular shape.

다른 한편으로, 상기 면적 감소부는 상기 제2 면적부의 외곽 형상과 실질적으로 동일한 형상으로 형성될 수도 있다.On the other hand, the area reduction portion may be formed in a shape substantially the same as the outer shape of the second area portion.

또 다른 한편으로, 상기 면적 감소부는 상기 제2 면적부 내에 다수로 분할되어 형성될 수 있으며, 이 때, 이 면적 감소부 다각형으로 이루어진다.On the other hand, the area reduction portion may be formed by dividing into a plurality in the second area portion, wherein the area reduction portion is made of a polygon.

더욱이, 본 발명에 있어, 상기 면적 감소부는 상기 제2 면적부의 중심을 두고 대향 배치되는 꼴로 상기 제2 면적부에 형성되는 홈을 이루어질 수 있다.Further, in the present invention, the area reducing part may be formed in the groove formed in the second area portion so as to face the center of the second area portion.

이러한 본 발명에 있어, 상기 제2 면적부의 외곽 형상은 육각형으로 이루어질 수 있다.In the present invention, the outer shape of the second area portion may be formed in a hexagon.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 플라즈마 디스플레이 패널을 도시한 부분 분해 사시도이고, 도 2는 본 발명에 따른 플라즈마 디스플레이 패널이 결합된 상태를 도시한 부분 단면도이다.1 is a partially exploded perspective view showing a plasma display panel according to the present invention, Figure 2 is a partial cross-sectional view showing a state in which the plasma display panel according to the present invention is coupled.

도시한 바와 같이 본 발명의 플라즈마 디스플레이 패널(이하, 편의상 'PDP'라 칭한다)은 다수의 R, G, B 방전 공간들이 사각형상의 격벽에 의해 구획되고, 한 세트의 R, G, B 방전 공간들이 삼각 형상으로 배열하는 이른바 델타형 교류 PDP로서, 각 방전 공간에 제어를 독립적으로 이루어 소정의 영상을 구현하게 된다.As shown, the plasma display panel of the present invention (hereinafter referred to as 'PDP' for convenience) is divided into a plurality of R, G, and B discharge spaces by a rectangular partition wall, and a set of R, G, and B discharge spaces is As a so-called delta AC PDP arranged in a triangular shape, control is independently performed in each discharge space to implement a predetermined image.

상기 PDP의 구성을 보다 구체적으로 살펴보면, 우선 상기 PDP는 임의의 간격을 두고 실질적으로 평행하게 배치되는 제1 기판(20)(이하, 편의상 하부 기판이라 칭한다)과 제2 기판(22)(이하, 편의상 상부 기판이라 칭한다)을 구비한다.Looking at the configuration of the PDP in more detail, first, the PDP is a first substrate 20 (hereinafter referred to as a lower substrate for convenience) and a second substrate 22 (hereinafter referred to as being disposed substantially parallel in a predetermined interval) For convenience, referred to as an upper substrate).

상기 하부 기판(20)과 상기 상부 기판(22) 사이에는 소정의 높이를 가지고 임의의 패널을 지니면서 복수의 방전 공간들(24R,24G,24B)을 구획 형성하는 격벽들(26)이 배치된다.Partition walls 26 are formed between the lower substrate 20 and the upper substrate 22 to partition a plurality of discharge spaces 24R, 24G, and 24B, having a predetermined height, and having an arbitrary panel. .

본 실시예에서 상기 격벽들(26)은, 상기 방전 공간들(24R,24G,24B)의 R,G,B 방전 공간들의 한 셋트가 삼각형상으로 배열되도록 하면서, 상기 R,G,B 방전 공간들(24R,24G,24B)의 횡단면이 사각형상으로 이루어지도록 형성된다.In the present embodiment, the barrier ribs 26 have the R, G, and B discharge spaces while a set of R, G, and B discharge spaces of the discharge spaces 24R, 24G, and 24B are arranged in a triangle shape. The cross sections of the fields 24R, 24G, and 24B are formed to have a rectangular shape.

상기 하부 기판(20) 위에는 복수의 어드레스 전극들(28)이 상기 하부 기판(20)의 일 방향(y)을 따라 상기 방전 공간들(24R,24G,24B)의 내,외에 배치되도록 형성되고, 유전층(30)이 상기 어드레스 전극들(28)을 덮으면서 상기 하부 기판(20) 전면에 형성된다.A plurality of address electrodes 28 are formed on the lower substrate 20 so as to be disposed inside and outside the discharge spaces 24R, 24G, and 24B along one direction y of the lower substrate 20. A dielectric layer 30 is formed on the entire surface of the lower substrate 20 while covering the address electrodes 28.

본 실시예에서 상기 어드레스 전극(28)은, 상기 방전 공간들(24R,24G,24B)의 외측 즉, 상기 y 방향을 따라 격벽(26) 내에 배치되는 제1 면적부(28a)와 상기 방전 공간들(24R,24G,24B)의 내측에 배치되는 제2 면적부(28b)를 포함하여 이루어진다.In the present exemplary embodiment, the address electrode 28 includes the first area portion 28a and the discharge space which are disposed outside the discharge spaces 24R, 24G, and 24B, that is, within the partition wall 26 along the y direction. And a second area portion 28b disposed inside the fields 24R, 24G, and 24B.

즉, 상기 어드레스 전극(28)은 임의의 폭(Aw)을 갖는 제1 면적부(28a)와 상기 폭(Aw) 보다 더 큰 폭을(AW)을 가지고 형성되는 제2 면적부(28b)가 반복 배치되는 꼴로 조합되어 형성된다.That is, the address electrode 28 includes a first area portion 28a having an arbitrary width Aw and a second area portion 28b having a width AW larger than the width Aw. It is formed by being combined in a shape that is repeatedly arranged.

한편, 상기 상부 기판(22) 상에는 상기 각 방전공간(24R,24G,24B)에 대하여 일정한 갭(G)을 두고 배치되는 방전유지 전극(32)이 상기 상부 기판(22)의 일 방향(x)을 따라 복수로 형성되는 바, 이 방전유지 전극(32) 역시, 상기 방전공간들(24R,24G,24B) 내,외에 배치되도록 형성된다.On the other hand, the discharge holding electrode 32 disposed on the upper substrate 22 with a predetermined gap G with respect to each of the discharge spaces 24R, 24G, and 24B is in one direction x of the upper substrate 22. The discharge sustaining electrode 32 is also formed to be disposed in or outside the discharge spaces 24R, 24G, and 24B.

또한, 상기 상부 기판(22) 상에는 상기 방전유지 전극들(32)을 덮으면서 상기 상부 기판(22)의 전면에 도포되는 투명한 유전층(34)과 MgO로 이루어진 보호층(36)이 적층 형성된다.In addition, on the upper substrate 22, a protective dielectric layer 36 formed of MgO and a transparent dielectric layer 34 coated on the entire surface of the upper substrate 22 while covering the discharge sustaining electrodes 32 are formed.

아울러, 상기 방전공간들(24R,24G,24B)내로 상기 격벽(26)의 측면 및 상기 유전층(30)의 상면에는 각 방전공간들(24R,24G,24B)에 대응하여 R,G,B 형광체로 이루어진 형광층(38R,38G,38B)이 형성된다.In addition, R, G, and B phosphors correspond to the discharge spaces 24R, 24G, and 24B on the side surfaces of the partition wall 26 and the top surface of the dielectric layer 30 into the discharge spaces 24R, 24G, and 24B. Fluorescent layers 38R, 38G, 38B made up of these layers are formed.

한편, 본 발명이 제공하는 PDP는 상기 어드레스 전극(28)의 형성시, 이 어드레스 전극(28)이 결선되는 것을 방지하기 위하여 다음과 같은 수단을 강구하고 있다.On the other hand, the PDP provided by the present invention takes the following means to prevent the address electrode 28 from being connected when the address electrode 28 is formed.

도 3을 참조하여 상기 어드레스 전극(28)을 더욱 설명하면, 도시된 바와 같이, 상기 어드레스 전극(28)은 상기 제1 면적부(28a)보다 상대적으로 큰 면적을 가지고 형성되는 상기 제2 면적부(28b)의 전체 면적을 감소시킬 수 있도록 하기 위하여 상기 제2 면적부(28b) 내에 면적 감소부(28c)를 형성하고 있다.Referring to FIG. 3, the address electrode 28 is further described. As shown in FIG. 3, the address electrode 28 has the second area formed with a relatively larger area than the first area 28a. In order to reduce the total area of 28b, an area reducing portion 28c is formed in the second area portion 28b.

본 실시예에서 상기 면적 감소부(28c)는 상기 제2 면적부(28b) 내에 배치되는 구멍으로 이루어져, 상기 제2 면적부(28b)의 전체 면적을 실질적으로 감소시켜 상기 어드레스 전극(28)이 PDP의 제조 공정시, 소성 과정에서 수축되는 양을 종래보다 줄일 수 있도록 하는 역할을 하게 되는 바, 이는 도 3에 도시한 바와 같이 상기 제2 면적부(28b)의 외곽 형상(예: 육각형)과 다른 형상(예:원형)을 유지하여 형성될 수도 있고, 도 4에 도시한 바와 같이 상기 제2 면적부(28b)의 외곽 형상과 실질적으로 동일한 형상(육각형)을 유지하여 형성될 수도 있다.In this embodiment, the area reducing portion 28c is formed of a hole disposed in the second area portion 28b, thereby substantially reducing the total area of the second area portion 28b so that the address electrode 28 is formed. In the manufacturing process of the PDP, the shrinkage in the firing process is to reduce the conventional bar, as shown in Figure 3, the outer shape of the second area portion 28b (for example, hexagonal) and It may be formed while maintaining another shape (eg, a circle), or may be formed by maintaining a shape (hexagonal) substantially the same as the outer shape of the second area portion 28b as shown in FIG. 4.

상기에서 제2 면적부(28b)가 갖는 각 변에 폭은, 상기 제1 면적부(28a)가 갖는 폭과 실질적으로 동일하게 이루어짐이 바람직한 바, 이러한 폭 관계는 상기 면적 감소부(28c)의 크기 조절에 따라 조절 가능하다. 물론, 본 발명에 있어 상기 면적 감소부(28c)의 형상이나 상기 제2 면적부(28b)의 외곽 형상은 상기한 경우로 한정되는 것은 아니고 여러 가지 다른 형상으로 변형 가능하다.In the above, it is preferable that the width of each side of the second area portion 28b is substantially the same as the width of the first area portion 28a. Adjustable according to the size adjustment. Of course, in the present invention, the shape of the area reduction portion 28c and the outer shape of the second area portion 28b are not limited to the above-mentioned cases but can be modified into various other shapes.

이에 상기와 같이 어드레스 전극(28)이 형성되는 이 어드레스 전극(28)은, 상기 제2 면적부(28b)의 전체 면적을 줄일 수 있게 되어 그 제조 과정시 소정 공정을 거칠 때에 상기 제2 면적부(28b)의 수축률을 종래(상기 제2 면적부가 통짜로 형성되는 경우)보다 줄일 수 있게 되어, 상기 제1 면적부(28a)와 경계를 이루는 부위가 쉽게 파손되는 것을 방지할 수 있게 된다.As a result, the address electrode 28 having the address electrode 28 formed as described above can reduce the total area of the second area portion 28b so that the second area portion is subjected to a predetermined process during the manufacturing process. The shrinkage ratio of 28b can be reduced compared to the conventional case (when the second area portion is formed in a regular shape), so that the portion bordering with the first area portion 28a can be easily prevented from being broken.

더욱이, 상기와 같이 상기 면적 감소부(28c)로 인해 상기 제2 면적부(28b)의 전체 면적이 감소되면, 상기 어드레스 전극(28)을 제조하는 과정에서 상기 제2 면적부(28b)에 주로 생성되는 미세 핀홀의 발생률을 줄일 수 있게 되어, 상기 어드레스 전극(28)에 대한 제품 검사시, 이 검사가 핀홀에 의해 방해를 받지 않고 제대로 이루어질 수 있도록 하는 것에도 효과가 발생된다.Furthermore, when the total area of the second area portion 28b is reduced due to the area reduction portion 28c as described above, the second area portion 28b is mainly used in the process of manufacturing the address electrode 28. It is possible to reduce the incidence of the generated minute pinholes, so that an effect is also generated to ensure that the inspection can be made properly without being interrupted by the pinholes during the product inspection of the address electrode 28.

다음으로는 본 발명의 다른 실시예에 대해서 설명하기로 한다.Next, another embodiment of the present invention will be described.

도 5 내지 도 7은 본 발명의 제2 실시예에 의한 어드레스 전극을 도시한 개략도로서, 이 실시예에서 어드레스 전극(40)은 앞서 설명한 어드레스 전극과 마찬 가지로 제1 면적부(40a)와 제2 면적부(40b)를 가지는 형상으로 이루어지면서 상기 제2 면적부(40b) 내에 이 제2 면적부(40b)의 전체 면적을 감소시키는 면적 감소부(40c)를 다수로 분할시켜 형성되고 있다.5 to 7 are schematic views showing an address electrode according to a second embodiment of the present invention. In this embodiment, the address electrode 40 is similar to the above-described address electrode, and the first area portion 40a and the first electrode are shown. The area reduction portion 40c is formed by dividing the area reduction portion 40c into a shape having two area portions 40b and reducing the total area of the second area portion 40b in the second area portion 40b.

여기서 상기 면적 감소부(40c)는 어떠한 형상의 구애 없이 다각형상으로 이루어질 수 있으며, 그 배치 관계 또한 도 5에 도시한 바와 같이, 상기 제2 면적부(40b)를 대각 방향으로 분할할 수 있도록 배치될 수도 있고, 또는 도 6,7에 도시한 바와 같이, 상기 제2 면적부(40b)를 십자형태로 분할할 수 있도록 배치될 수도 있다.Here, the area reduction part 40c may be formed in a polygonal shape without any shape, and the arrangement relationship thereof may also be arranged to divide the second area part 40b in a diagonal direction as shown in FIG. 5. 6 or 7, the second area portion 40b may be arranged in a cross shape.

도 8은 본 발명의 제3 실시예에 의한 어드레스 전극을 도시한 개략도로서, 이 실시예에 의한 어드레스 전극(50)은, 제1 면적부(50a) 사이에 제2 면적부(50b)를 배치하고, 이 제2 면적부(50b)의 중심을 기준하여 대향 배치되는 꼴로 상기 제2 면적부(40b)의 양변에 홈을 형성하여 이를 면적 감소부(50c)로 이루고 있다.8 is a schematic diagram showing an address electrode according to a third embodiment of the present invention, in which the address electrode 50 according to this embodiment has a second area portion 50b disposed between the first area portions 50a. In addition, grooves are formed at both sides of the second area portion 40b so as to face each other with respect to the center of the second area portion 50b to form the area reduction portion 50c.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to

가령, 본 발명은 방전 공간을 형성하는 격벽의 형상 및 배치가 전술한 예와 같이 이루어지는 플라즈마 디스플레이 패널에 국한되지 않고 다른 형태 및 배치 관계를 갖는 격벽이 포함된 플라즈마 디스플레이 패널에도 적용 가능하다.For example, the present invention can be applied to a plasma display panel including a partition having a different shape and arrangement, without being limited to the plasma display panel in which the shape and arrangement of the partition wall forming the discharge space are formed as in the above-described example.

이상을 통해 설명한 바와 같이, 본 발명에 의한 플라즈마 디스플레이 패널은 개선된 어드레스 전극의 구조로 인해, 플라즈마 디스플레이 패널의 제조 과정이 일어나는 어드레스 전극의 결선을 방지하여 그 제조 수율을 향상 및 제품 성능 향상에 이점을 가질 수 있게 되며, 더욱이 어드레스 전극에 형성되는 핀홀의 수를 저감시켜 이로 인한 어드레스 전극의 제품 검사면에서도 유리한 이점을 가질 수 있게 된다. As described above, the plasma display panel according to the present invention has the structure of the improved address electrode, thereby preventing the connection of the address electrode in which the manufacturing process of the plasma display panel occurs, thereby improving the manufacturing yield and improving the product performance. In addition, the number of pinholes formed in the address electrode may be reduced, which may be advantageous in terms of product inspection of the address electrode.

Claims (9)

격벽 측에 배치되는 제1 면적부, 상기 제1 면적부의 폭보다 큰 폭을 가지며 방전공간들 측에 배치되는 제2 면적부가 기판 상에 반복되어 배치된 어드레스 전극을 포함하는 플라즈마 디스플레이 패널에 있어서,A plasma display panel comprising a first area portion disposed on a partition wall side and an address electrode having a width greater than a width of the first area portion and a second area portion disposed on a discharge space side repeatedly disposed on a substrate. 상기 제2 면적부는 전체 면적의 일부분을 감소시키는 면적 감소부가 제공되며, 외곽 형상이 육각형으로 이루어지며, 상기 면적 감소부는 다수로 분할되어 이루어지는 플라즈마 디스플레이 패널.The second area portion is provided with an area reduction portion for reducing a portion of the total area, the outer shape is made of a hexagon, the area reduction portion is divided into a plasma display panel. 제 1 항에 있어서,The method of claim 1, 상기 면적 감소부가 상기 제2 면적부 내부에 형성되는 구멍으로 이루어짐을 특징으로 하는 플라즈마 디스플레이 패널.And the area reducing part is formed of a hole formed in the second area part. 제 2 항에 있어서,The method of claim 2, 상기 면적 감소부가 상기 제2 면적부의 외곽 형상과 상이한 형상으로 형성됨을 특징으로 하는 플라즈마 디스플레이 패널.And the area reducing part is formed in a shape different from an outer shape of the second area part. 제 3 항에 있어서,The method of claim 3, wherein 상기 면적 감소부가 원형으로 형성됨을 특징으로 하는 플라즈마 디스플레이 패널.And the area reducing part is formed in a circular shape. 제 2 항에 있어서,The method of claim 2, 상기 면적 감소부가 상기 제2 면적부의 외곽 형상이 실질적으로 동일한 형상으로 형성됨을 특징으로 하는 플라즈마 디스플레이 패널.And the area reducing part is formed to have substantially the same shape as the outer shape of the second area part. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 면적 감소부가 다각형상으로 형성됨을 특징으로 하는 플라즈마 디스플레이 패널.And the area reducing part is formed in a polygonal shape. 제 1 항에 있어서,The method of claim 1, 상기 면적 감소부가, 상기 제2 면적부의 중심을 두고 대향 배치되는 꼴로 상기 제2 면적부에 형성되는 홈을 이루어짐을 특징으로 하는 플라즈마 디스플레이 패널.And the area reducing part is provided with a groove formed in the second area part so as to face the center of the second area part. 삭제delete

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