KR100575359B1 - Semiconductor Device And Method For Manufacturing The Same - Google Patents

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Abstract

본 발명의 반도체 소자 및 그 제조 방법은 반도체 기판 상에 하층 금속 배선을 형성시키고, 상기 하층 금속 배선을 포함하여 라이너 산화막을 증착시키고, 상기 하층 금속 배선의 측벽에 스페이서를 형성시키고, 상기 하층 금속 배선 사이의 공간에 SOG막을 코팅시키고, 상기 SOG막을 포함하여 상기 반도체 기판 상에 층간 절연막을 증착, 평탄화시킨다. 이후, 상기 하층 금속 배선의 비아홀을 형성시키고, 상기 비아홀에 도전성 플러그를 형성시키고, 상기 도전성 플러그에 전기적으로 연결되도록 상기 층간 절연막 상에 상층 금속 배선을 형성시킨다.The semiconductor device of the present invention and a method of manufacturing the same include forming a lower metal wiring on a semiconductor substrate, depositing a liner oxide film including the lower metal wiring, forming a spacer on a sidewall of the lower metal wiring, and forming the lower metal wiring. The SOG film is coated in the space therebetween, and the interlayer insulating film is deposited and planarized on the semiconductor substrate including the SOG film. Thereafter, a via hole of the lower metal wiring is formed, a conductive plug is formed in the via hole, and an upper metal wiring is formed on the interlayer insulating layer to be electrically connected to the conductive plug.

따라서, 본 발명은 상기 스페이서를 형성시킴으로써 상기 하층 금속 배선 사이에 상기 SOG막을 양호하게 갭 필링시킬 수가 있고 나아가 상기 SOG막 상의 층간 절연막에 상기 도전성 플러그의 잔존물이 잔존하는 것을 방지할 수 있다. 이는 상기 도전성 플러그의 잔존물에 의한 상층 금속 배선의 전기적 연결을 방지하고 상기 상층 금속 배선간의 누설 전류를 저감시킬 수가 있다. 또한, 상기 SOG막의 코팅 두께를 최소화시킴으로써 비아홀에 관련된 결함의 발생을 최소화시킬 수가 있다.Therefore, according to the present invention, the SOG film can be well gap-filled between the lower metal wirings by forming the spacer, and further, the residue of the conductive plug can be prevented from remaining in the interlayer insulating film on the SOG film. This can prevent the electrical connection of the upper metal wiring by the residue of the conductive plug and reduce the leakage current between the upper metal wiring. In addition, it is possible to minimize the occurrence of defects related to via holes by minimizing the coating thickness of the SOG film.

SOG막, 층간 절연막, 상층 금속 배선, 스페이서, 플러그, 잔존물SOG film, interlayer insulation film, upper metal wiring, spacer, plug, residue

Description

반도체 소자 및 그 제조방법{Semiconductor Device And Method For Manufacturing The Same} Semiconductor device and method for manufacturing the same             

도 1은 종래 기술에 의한 반도체 소자의 층간 절연막을 나타낸 단면 구조도.1 is a cross-sectional structural view showing an interlayer insulating film of a semiconductor device according to the prior art.

도 2는 도 1의 층간 절연막 상의 도전성 잔존물에 의한 상층 금속 배선간의 전기적인 연결을 나타낸 예시도.FIG. 2 is an exemplary diagram showing electrical connection between upper metal wirings by conductive residues on the interlayer insulating film of FIG.

도 3은 본 발명에 의한 반도체 소자의 층간 절연막을 나타낸 단면 구조도. 3 is a cross-sectional structural view showing an interlayer insulating film of a semiconductor device according to the present invention;

도 4a 내지 도 4d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 단면 공정도.4A to 4D are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.

본 발명은 반도체 소자의 층간 절연막에 관한 것으로, 더욱 상세하게는 층간 절연막의 평탄화를 향상시킴으로써 상기 층간 절연막 상의 금속 배선간의 불필요한 전기적인 연결을 방지시키도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interlayer insulating film of a semiconductor device, and more particularly, to a semiconductor device and a method for manufacturing the same, which prevent unnecessary electrical connection between metal wires on the interlayer insulating film by improving planarization of the interlayer insulating film.

일반적으로, 반도체 소자의 고집적화 추세에 따라 설계룰(Design Rule)이 축 소되므로 층간 절연막의 토폴로지(Topology)가 심해진다. 이러한 층간 절연막 상에 미세 패턴을 형성하기 위해 사진공정을 진행할 경우, 사진공정용 광학장치의 얕은 초점 깊이(Depth Of Focus: DOF) 때문에 디포커스(Defocus) 현상이 발생한다. 이는 상기 미세 패턴의 불량을 가져온다. 따라서, 현재는 화학적 기계적 연마 공정(Chemical Mechanical Polishing: CMP) 등과 같은 평탄화 공정을 이용하여 상기 층간 절연막의 표면을 평탄화시키고 있다.In general, the design rule is reduced according to the trend of high integration of semiconductor devices, and thus the topology of the interlayer insulating layer is increased. When the photolithography process is performed to form a fine pattern on the interlayer insulating layer, a defocus phenomenon occurs due to the shallow depth of focus (DOF) of the photolithography optical device. This brings about a defect of the fine pattern. Accordingly, the surface of the interlayer insulating film is planarized by using a planarization process such as chemical mechanical polishing (CMP).

한편, SOG(spin on glass)막은 상기 층간 절연막으로서 널리 사용되어왔지만, 최근에 들어 반도체 소자의 고집적화가 더욱 진행되고 반도체 소자의 제조 공정이 급속도로 발전함에 따라 상기 SOG막의 중요성이 점차 줄어들고 있다. 그럼에도 불구하고 반도체 소자의 특성상 상기 SOG막을 반도체 소자의 층간 절연막으로서 사용하여야 하는 경우가 있다.On the other hand, although a SOG film has been widely used as the interlayer insulating film, the importance of the SOG film is gradually decreasing in recent years as the integration of semiconductor devices is further progressed and the manufacturing process of semiconductor devices is rapidly developed. Nevertheless, the SOG film may need to be used as an interlayer insulating film of the semiconductor device due to the characteristics of the semiconductor device.

종래의 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 하층 금속 배선(11)이 나열되도록 배치되고, 상기 하층 금속 배선(11)을 포함하여 상기 반도체 기판(10)의 전면 상에 라이너 산화막(13)이 증착되고, 상기 라이너 산화막(13) 상에 SOG(spin on glass)막(15)이 증착되고, 상기 SOG막(15) 상에 TEOS(tetra ethyl ortho silicate)막(17)이 증착, 평탄화된다. 또한, 상기 하층 금속 배선(11)을 노출시키기 위한 TEOS막(17) 및 SOG(15)의 비아홀에 도전성 플러그(19)가 형성되고, 상기 도전성 플러그(19)에 전기적으로 연결되도록 상기 TEOS막(17) 상에 상층 금속 배선(30)이 상기 하층 금속 배선(11)을 가로지르는 방향으로 나열되도록 배치된다.As shown in FIG. 1, a conventional semiconductor device is disposed such that lower metal lines 11 are arranged on a semiconductor substrate 10, and the front surface of the semiconductor substrate 10 includes the lower metal lines 11. A liner oxide layer 13 is deposited on the liner, a spin on glass (SOG) layer 15 is deposited on the liner oxide layer 13, and a tetra ethyl ortho silicate (TEOS) layer on the SOG layer 15 ( 17) is deposited and planarized. In addition, a conductive plug 19 is formed in the via hole of the TEOS film 17 and the SOG 15 for exposing the lower metal wiring 11, and the TEOS film is formed so as to be electrically connected to the conductive plug 19. The upper metal wiring 30 is arranged so as to be arranged in the direction crossing the lower metal wiring 11 on the 17).

이와 같이 구성되는 종래의 반도체 소자의 경우, 상기 하층 금속 배선(11)의 측면이 수직면을 이루기 때문에 상기 SOG막(15)은 상기 하층 금속 배선(11) 사이의 넓은 영역에 비하여 상기 하층 금속 배선(11) 사이의 협소한 영역에서 얇은 두께로 코팅됨으로써 상기 SOG막(15)의 갭 필링 불량이 다발한다. 이는 상기 SOG막(15) 상에 증착된 TEOS막(17)의 표면 토폴로지에도 영향을 줌으로써 상기 하층 금속 배선(11) 사이의 협소한 영역 상에 위치한, 상기 TEOS막(17)의 평탄화된 표면에 홈부(18)를 유발시키고 나아가 상기 홈부(18)에 상기 도전성 플러그(19)와 동일한 재질의 도전성 잔존물(20)을 잔존시킨다. 상기 도전성 잔존물(20)은 도 2에 도시된 바와 같이, 상기 상층 금속 배선(30)간의 불필요한 전기적인 연결을 일으킴으로써 반도체 소자의 전기적 특성을 악화시키고, 나아가 반도체 소자의 수율을 저하시킨다.In the conventional semiconductor device configured as described above, since the side surface of the lower metal wiring 11 forms a vertical plane, the SOG film 15 is lower than the wide metal region between the lower metal wiring 11. 11) The gap peeling defect of the SOG film 15 is frequently caused by coating with a thin thickness in the narrow region between them. This also affects the surface topology of the TEOS film 17 deposited on the SOG film 15 and thus on the planarized surface of the TEOS film 17 located on the narrow region between the lower metal wirings 11. The groove 18 is caused and further, the conductive residue 20 of the same material as the conductive plug 19 remains in the groove 18. As shown in FIG. 2, the conductive residue 20 causes unnecessary electrical connection between the upper metal wires 30 to deteriorate electrical characteristics of the semiconductor device and further reduce yield of the semiconductor device.

최근에는 이러한 문제점을 극복하기 위해 SOG막의 코팅 두께를 증가시키는 방법을 사용하여 왔다. 그러나, 상기 SOG막의 코팅 두께가 두꺼워지면 상기 SOG막의 갭 필링 특성이 향상될 수 있지만, 하층 금속 배선 상의 SOG막 두께가 두꺼워지므로 비아홀 식각 공정 후의 열 공정을 진행할 때 상기 SOG막에 함유된 수분의 부피가 팽창하여 상기 비아홀에 형성되는 도전성 플러그에 악영향을 준다. 그 결과, 상기 비아홀에 관련된 결함, 예를 들어 상기 도전성 플러그의 부식, 타워(tower) 결함, 뱀부(bamboo) 결함 등이 발생함으로써 반도체 소자의 전기적 특성이 악화되고 나아가 반도체 소자의 수율이 저하된다.Recently, a method of increasing the coating thickness of the SOG film has been used to overcome this problem. However, when the thickness of the SOG film is increased, the gap filling property of the SOG film may be improved, but since the thickness of the SOG film on the lower metal wiring becomes thicker, the volume of moisture contained in the SOG film during the thermal process after the via hole etching process is increased. Is expanded to adversely affect the conductive plug formed in the via hole. As a result, defects related to the via holes, such as corrosion of the conductive plug, tower defects, bamboo defects, and the like, are caused to deteriorate the electrical characteristics of the semiconductor device and further reduce the yield of the semiconductor device.

따라서, 본 발명의 목적은 SOG막 코팅 두께를 증가시키지 않으면서도 하층 금속 배선 사이의 영역에 SOG막을 양호하게 갭 필링시키는데 있다.Therefore, it is an object of the present invention to satisfactorily gap fill an SOG film in the region between the lower metal wirings without increasing the SOG film coating thickness.

본 발명의 다른 목적은 층간 절연막의 평탄화 신뢰성을 향상시키는데 있다.Another object of the present invention is to improve the planarization reliability of the interlayer insulating film.

본 발명의 또 다른 목적은 층간 절연막 상에 형성되는 상층 금속 배선간의 전기적 단락을 방지함으로써 반도체 소자의 전기적인 특성을 향상시키고 수율을 향상시키는데 있다.
It is still another object of the present invention to improve electrical properties and yield of semiconductor devices by preventing electrical short circuits between upper metal wirings formed on the interlayer insulating film.

이와 같은 목적을 달성하기 위한 반도체 소자는
반도체 기판; 상기 반도체 기판 상에 형성된 제 1 배선; 상기 제 1 배선의 측벽에 완만한 경사면을 이루기 위해 산화막, 질화막, 감광막 중 어느 하나로 형성된 스페이서; 상기 제 1 배선 사이의 공간에 갭 필링된 SOG막; 상기 SOG막 상부에 형성된 층간 절연막; 상기 제 1 배선을 노출시키는 층간 절연막의 비아홀에 형성된 도전성 플러그; 및 상기 도전성 플러그에 전기적으로 연결되도록 상기 층간 절연막 상에 형성된 하나 이상의 제 2 배선을 포함하는 것을 특징으로 한다.A semiconductor device for achieving this purpose is
Semiconductor substrates; First wiring formed on the semiconductor substrate; A spacer formed of any one of an oxide film, a nitride film, and a photosensitive film so as to form a gentle slope on the sidewall of the first wiring; An SOG film gap-filled in the space between the first wirings; An interlayer insulating film formed over the SOG film; A conductive plug formed in a via hole of the interlayer insulating film exposing the first wiring; And at least one second wire formed on the interlayer insulating film to be electrically connected to the conductive plug.

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바람직하게는, 상기 제 1 배선과 상기 스페이서 사이에 라이너 절연막이 형성될 수 있다.Preferably, a liner insulating layer may be formed between the first wiring and the spacer.

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또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 제 1 배선을 형성시키는 단계; 상기 제 1 배선의 측벽에 완만한 경사면을 이루기 위해 산화막, 질화막, 감광막 중 어느 하나로 스페이서를 형성시키는 단계; 상기 제 1 배선 사이의 공간에 SOG막을 갭 필링시키는 단계; 상기 SOG막 상부에 층간 절연막을 형성시키는 단계; 상기 제 1 배선을 노출시키는 층간 절연막의 비아홀에 도전성 플러그를 형성시키는 단계; 및 상기 도전성 플러그에 전기적으로 연결되도록 상기 층간 절연막 상에 하나 이상의 제 2 배선을 형성시키는 단계를 포함하는 것을 특징으로 한다.In addition, the method for manufacturing a semiconductor device according to the present invention for achieving the above object is
Forming a first wiring on the semiconductor substrate; Forming a spacer with any one of an oxide film, a nitride film, and a photosensitive film to form a gentle inclined surface on the sidewall of the first wiring; Gap filling an SOG film in a space between the first wirings; Forming an interlayer insulating film on the SOG film; Forming a conductive plug in a via hole of the interlayer insulating film exposing the first wiring; And forming at least one second wiring on the interlayer insulating film to be electrically connected to the conductive plug.

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바람직하게는, 상기 제 1 배선과 상기 스페이서 사이에 라이너 절연막을 형성시킬 수가 있다.Preferably, a liner insulating film can be formed between the first wiring and the spacer.

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바람직하게는, 상기 제 1 배선을 포함하여 상기 반도체 기판 상에 라이너 절연막을 형성시킨 후 상기 스페이서를 형성시킬 수가 있다.Preferably, the spacer may be formed after the liner insulating film is formed on the semiconductor substrate including the first wiring.

바람직하게는, 상기 제 2 배선 형성 단계 이후에 평탄화 과정을 더 포함할 수 있다.Preferably, the method may further include a planarization process after the second wiring forming step.

이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.

도 3은 본 발명에 의한 반도체 소자의 구조를 나타낸 단면 구조도이다. 도 3을 참조하면, 본 발명의 반도체 소자는 반도체 기판(10) 상에 제 1 배선인 하층 금속 배선(11)이 형성되고, 상기 하층 금속 배선(11)을 포함하여 상기 반도체 기판(10)의 전면 상에 라이너 절연막을 위한 라이너 산화막(13)이 형성된다. 상기 하층 금속 배선(11)의 측벽에 스페이서(43)가 형성되고, 상기 하층 금속 배선(11) 사이에 SOG막(45)이 갭 필링되고, 상기 SOG막(45) 상에 층간 절연막을 위한 TEOS막(47)이 증착, 평탄화된다. 또한, 상기 하층 금속 배선(11)을 노출시키기 위한 TEOS막(47) 및 SOG(45)의 비아홀에 도전성 플러그(49)가 형성되고, 상기 도전성 플러그(49)에 전기적으로 연결되도록 상기 TEOS막(47) 상에 하나 이상의 제 2 배선인 상층 금속 배선(50)이 상기 하층 금속 배선(11)을 가로지르는 방향으로 형성된다.3 is a cross-sectional structural view showing the structure of a semiconductor device according to the present invention. Referring to FIG. 3, in the semiconductor device of the present invention, a lower metal wiring 11, which is a first wiring, is formed on the semiconductor substrate 10, and the lower metal wiring 11 includes the lower metal wiring 11 of the semiconductor substrate 10. A liner oxide film 13 for the liner insulating film is formed on the entire surface. Spacers 43 are formed on sidewalls of the lower metal wiring 11, SOG films 45 are gap-filled between the lower metal wirings 11, and TEOS for interlayer insulating films on the SOG films 45. The film 47 is deposited and planarized. In addition, a conductive plug 49 is formed in the via hole of the TEOS film 47 and the SOG 45 for exposing the lower metal wiring 11, and the TEOS film (so as to be electrically connected to the conductive plug 49). An upper metal wiring 50, which is at least one second wiring, is formed on 47) in a direction crossing the lower metal wiring 11.

여기서, 상기 스페이서(43)가 절연막, 예를 들어 산화막, 질화막, 감광막 등에 의해 형성될 수 있다.Here, the spacer 43 may be formed by an insulating film, for example, an oxide film, a nitride film, a photosensitive film, or the like.

한편, 도면에 도시되지 않았지만, 상기 반도체 기판(10)에는 반도체 소자를 위한 소스/드레인 확산 영역, 게이트 산화막, 게이트전극 등이 형성되고, 상기 반도체 기판(10)과 상기 하층 금속 배선(11) 사이에 층간 절연막이 미리 형성될 수 있음은 자명한 사실이다. 설명의 편의상 이에 대한 부분은 본 발명의 요지에 관련성이 적으므로 이에 대한 설명을 생략하기로 한다.Although not shown in the drawing, a source / drain diffusion region, a gate oxide film, a gate electrode, and the like for a semiconductor device are formed in the semiconductor substrate 10, and between the semiconductor substrate 10 and the lower metal wiring 11. It is apparent that the interlayer insulating film can be formed in advance. For convenience of description, a part thereof is less relevant to the gist of the present invention, and thus description thereof will be omitted.

상기 TEOS막(47) 상에 1개의 상층 금속 배선(50)이 형성된 것처럼 도시되어 있으나, 실제로는 상기 상층 금속 배선(50)이 하나 이상 형성되어 있음은 자명한 사실이다.Although one upper metal wiring 50 is formed on the TEOS film 47, it is obvious that at least one upper metal wiring 50 is formed.

이와 같은 구조를 갖는 본 발명의 반도체 소자에서는 상기 하층 금속 배선(11)의 수직 측벽에 스페이서(43)가 형성되고, 상기 스페이서(43)의 표면이 완만한 경사면을 이룬다. 그러므로, 상기 SOG막(45)의 코팅 두께를 크게 증가시키지 않으면서도 상기 하층 금속 배선(11) 사이의 협소한 영역에 상기 SOG막(45)을 양호하게 갭 필링시킬 수가 있다. In the semiconductor device of the present invention having such a structure, a spacer 43 is formed on the vertical sidewall of the lower metal wiring 11, and the surface of the spacer 43 forms a gentle inclined surface. Therefore, the SOG film 45 can be satisfactorily gap-filled in the narrow region between the lower metal wirings 11 without significantly increasing the coating thickness of the SOG film 45.

따라서, 상기 하층 금속 배선(11) 사이의 협소한 영역 상에 위치한, TEOS막(47)의 평탄화된 표면에 홈부가 발생하는 것을 방지할 수 있고, 또한 상기 TEOS막(47)의 표면에 상기 도전성 플러그(49)와 동일한 재질의 도전성 잔존물이 잔존하는 것을 방지할 수 있다. 이는 상기 도전성 잔존물에 의한 상층 금속 배선(50)간의 불필요한 전기적인 연결이나 상기 상층 금속 배선(50)간의 누설 전류를 저감시킬 수가 있다.Therefore, grooves can be prevented from occurring on the flattened surface of the TEOS film 47, which is located on the narrow region between the lower metal wirings 11, and the conductive surface is formed on the surface of the TEOS film 47. The conductive residue of the same material as the plug 49 can be prevented from remaining. This can reduce unnecessary electrical connection between the upper metal wires 50 and leakage current between the upper metal wires 50 due to the conductive residue.

더욱이, 상기 SOG막(45)의 코팅 두께를 크게 증가시키지 않으면서도 상기 하층 금속 배선(11) 사이의 협소한 영역에 상기 SOG막(45)을 양호하게 갭 필링시킬 수가 있으므로 상기 SOG막(45)의 코팅 두께를 최소화시킬 수가 있다. 이는 비아홀 식각 공정 후의 열 공정을 진행할 때 상기 SOG막에 함유된 수분의 부피가 팽창하여 상기 도전성 플러그(49)의 부식, 타워(tower) 결함, 뱀부(bamboo) 결함 등의 발생을 최소화시킬 수가 있다.Furthermore, the SOG film 45 can be satisfactorily gap-filled in the narrow region between the lower metal wirings 11 without significantly increasing the coating thickness of the SOG film 45. Coating thickness can be minimized. When the thermal process is performed after the via hole etching process, the volume of water contained in the SOG film expands, thereby minimizing the occurrence of corrosion, tower defects, and bamboo defects of the conductive plug 49. .

따라서, 본 발명은 반도체 소자의 전기적 특성을 향상시키고, 나아가 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, the present invention can improve the electrical characteristics of the semiconductor device, and further improve the yield of the semiconductor device.

이하, 본 발명에 의한 반도체 소자의 제조 방법을 도 4a 내지 도 4d를 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 4A to 4D.

도 4a 내지 도 4d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 4a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판 등을 준비한다. 여기서, 도면에 도시되지 않았지만, 상기 반도체 기판(10)에는 반도체 소자를 위한 소스/드레인 확산 영역, 게이트 산화막, 게이트전극 등이 형성되고, 상기 반도체 기판(10)과 상기 하층 금속 배선(11) 사이에 층간 절연막이 미리 형성될 수 있음은 자명한 사실이다. 설명의 편의상 이에 대한 부분은 본 발명의 요지에 관련성이 적으므로 이에 대한 설명을 생략하기로 한다.4A to 4D are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention. Referring to FIG. 4A, first, a semiconductor substrate 10, for example, a single crystal silicon substrate, is prepared. Although not shown in the drawings, a source / drain diffusion region, a gate oxide film, a gate electrode, and the like for a semiconductor device are formed in the semiconductor substrate 10, and between the semiconductor substrate 10 and the lower metal wiring 11. It is apparent that the interlayer insulating film can be formed in advance. For convenience of description, a part thereof is less relevant to the gist of the present invention, and thus description thereof will be omitted.

이어서, 상기 반도체 기판(10) 상에 예를 들어 스퍼터링 공정 등에 의해 복수개의 제 1 배선인 하층 금속 배선(11)을 위한 금속층을 원하는 두께로 증착시킨 후 상기 금속층을 사진식각 공정에 의해 하층 금속 배선 형성 영역 상에 남기고 상기 금속층의 나머지 불필요한 부분을 제거시킴으로써 하층 금속 배선(11)을 나열시킨다.Subsequently, a metal layer for the lower metal wiring 11, which is a plurality of first wirings, is deposited on the semiconductor substrate 10 by, for example, a sputtering process to a desired thickness, and then the metal layer is formed by a photolithography process. The lower metal wiring 11 is arranged by removing the remaining unnecessary portions of the metal layer leaving on the formation region.

그 다음에, 상기 하층 금속 배선(11)을 포함하여 상기 반도체 기판(10)의 전역에 라이너 절연막, 예를 들어 라이너 산화막(13)을 원하는 두께로 증착시킨다.Next, a liner insulating film, for example, a liner oxide film 13 is deposited to a desired thickness throughout the semiconductor substrate 10 including the lower metal wiring 11.

여기서, 도면에 도시하지 않았지만, 상기 라이너 산화막(13) 상에 임의의 라이너 절연막을 추가로 증착시키거나 상기 라이너 산화막(13)의 증착을 생략하여도 좋다. 상기 라이너 산화막(13) 대신에 라이너 질화막을 증착시키는 것도 가능하다.Although not shown in the drawings, an optional liner insulating film may be further deposited on the liner oxide film 13 or the deposition of the liner oxide film 13 may be omitted. It is also possible to deposit a liner nitride film instead of the liner oxide film 13.

이후, 상기 라이너 산화막(13) 상에 도 4b의 스페이서(43)를 위한 절연막(41)을 원하는 두께로 증착시킨다. 여기서, 상기 절연막(41)으로서 산화막, 질화막, 감광막 등을 증착시키는 것이 가능하다. Thereafter, an insulating film 41 for the spacer 43 of FIG. 4B is deposited on the liner oxide film 13 to a desired thickness. Here, as the insulating film 41, an oxide film, a nitride film, a photosensitive film, or the like can be deposited.

도 4b를 참조하면, 이후, 예를 들어 에치백(etch back) 공정을 이용하여 도 4a의 절연막(41)을 처리함으로써 상기 하층 금속 배선(11)의 측벽에 스페이서(43)를 형성시킨다. Referring to FIG. 4B, a spacer 43 is formed on the sidewall of the lower metal wiring 11 by, for example, treating the insulating layer 41 of FIG. 4A using an etch back process.

이때, 상기 스페이서(43)의 표면이 완만한 경사면을 이루는데, 이는 도 4d에 도시된 바와 같이, 상기 하층 금속 배선(11) 사이의 협소한 영역에 상기 SOG막(45)을 양호하게 갭 필링시킬 수가 있다.At this time, the surface of the spacer 43 forms a gentle inclined surface, as shown in FIG. 4D, which satisfactorily gap fills the SOG film 45 in the narrow region between the lower metal wirings 11. I can do it.

도 4c를 참조하면, 그 다음에 예를 들어 스핀 코팅 공정을 이용하여 상기 스페이서(43)를 비롯하여 상기 반도체 기판(10)의 전역 상에 SOG막(45)을 형성시킨다. 이때, SOG막은 회로 패턴의 오목한 지역에 우선적으로 충진되므로 전체적으로 굴곡이 적은 표면이 형성된다. 따라서, SOG막의 충진은 평탄도에 기여하면서도 수분의 발생을 최소화할 수 있는 적절한 두께로 형성하는 것이 좋으며, 예컨대 오목한 지역의 전체 높이에 대해서 20% 이상 충진되도록 하는 것이 바람직하다.Referring to FIG. 4C, a SOG film 45 is then formed over the entirety of the semiconductor substrate 10 including the spacers 43 using, for example, a spin coating process. At this time, since the SOG film is preferentially filled in the concave region of the circuit pattern, a surface with less curvature as a whole is formed. Therefore, the filling of the SOG film is preferably formed to an appropriate thickness that contributes to the flatness while minimizing the generation of water, for example, it is preferable to be filled more than 20% of the total height of the concave area.

이후, 더욱 평탄화를 향상시키기 위해 상기 SOG막(45)을 비롯하여 상기 반도체 기판(10)의 전역 상에 층간 절연막, 예를 들어 TEOS막(47)을 증착시키고 나서 화학적 기계적 연마 공정 또는 에치백 공정과 같은 평탄화 공정에 의해 평탄화시킨다.Thereafter, in order to further improve planarization, an interlayer insulating film, for example, a TEOS film 47, is deposited on the entire surface of the semiconductor substrate 10 including the SOG film 45 and then subjected to a chemical mechanical polishing process or an etch back process. It is planarized by the same planarization process.

이때, 상기 스페이서(43)의 표면이 완만한 경사면을 이루므로 SOG막(45)의 코팅 두께를 최소화시키면서도 상기 하층 금속 배선(11) 사이의 협소한 영역에 상기 SOG막(45)을 양호하게 갭 필링시킬 수가 있다.At this time, since the surface of the spacer 43 forms a gentle inclined surface, the SOG film 45 is satisfactorily gapped in the narrow region between the lower metal wires 11 while minimizing the coating thickness of the SOG film 45. You can peel it.

따라서, 상기 TEOS막(47)의 토폴로지가 향상되고 또한 상기 SOG막(45) 상의 TEOS막(47)의 표면에 홈부가 발생하지 않게 된다. 이는 후속의 플러그 형성 공정에서 상기 TEOS막(47)의 표면에 도 4d의 도전성 플러그(49)와 동일한 재질의 도전성 잔존물이 잔존하는 것을 방지시켜준다.Therefore, the topology of the TEOS film 47 is improved and grooves are not generated in the surface of the TEOS film 47 on the SOG film 45. This prevents the conductive residue of the same material as the conductive plug 49 of FIG. 4D from remaining on the surface of the TEOS film 47 in a subsequent plug formation process.

또한, 상기 SOG막(45)의 코팅 두께가 최소화되므로 후속의 비아홀 식각 공정 후의 열 공정을 진행할 때 상기 SOG막(45)의 습기(humidity)의 팽창에 의해 상기 도전성 플러그(49)의 부식, 타워(tower) 결함, 뱀부(bamboo) 결함 등의 발생을 방지할 수가 있다.In addition, since the coating thickness of the SOG film 45 is minimized, when the thermal process is performed after the subsequent via hole etching process, corrosion of the conductive plug 49 and tower due to expansion of humidity of the SOG film 45 are performed. It is possible to prevent the occurrence of tower defects and bamboo defects.

도 4d를 참조하면, 그런 다음, 사진식각 공정을 이용하여 상기 TEOS막(47) 및 라이너 산화막(13)의 비아홀 형성 영역을 식각시킴으로써 상기 TEOS막(47) 및 라이너 산화막(13)의 비아홀을 형성시키고 상기 비아홀 내의 하층 금속 배선(11)을 노출시킨다.Referring to FIG. 4D, a via hole of the TEOS layer 47 and the liner oxide layer 13 is formed by etching the via hole forming regions of the TEOS layer 47 and the liner oxide layer 13 using a photolithography process. The lower metal wiring 11 in the via hole is exposed.

이후, 통상적인 플러그 공정을 이용하여 상기 비아홀에 도전성 플러그(49), 예를 들어 텅스텐 플러그를 형성시킨다. 이를 좀 더 상세히 언급하면, 예를 들어 스퍼터링 공정 등을 이용하여 상기 비아홀의 내부 및 상기 TEOS막(47) 상에 장벽 금속층(미도시)을 위한 Ti/TiN층을 증착시킨다. 그런 다음, 예를 들어 화학 기상 증착 공정을 이용하여 도전성 플러그(49)를 위한 도전층, 예를 들어 텅스텐층을 상기 장벽 금속층 상에 증착시킴으로써 상기 비아홀에 상기 텅스텐층을 완전히 매립 시킨다. 이어서, 화학적 기계적 연마 공정 또는 에치백 공정과 같은 평탄화 공정을 이용하여 상기 텅스텐층과 장벽 금속층을 평탄화시킴으로써 상기 도전성 플러그(49)를 형성시킨다.Thereafter, a conductive plug 49, for example a tungsten plug, is formed in the via hole using a conventional plug process. In more detail, for example, a Ti / TiN layer for a barrier metal layer (not shown) is deposited on the inside of the via hole and on the TEOS film 47 using a sputtering process or the like. The tungsten layer is then completely embedded in the via hole, for example by depositing a conductive layer, for example a tungsten layer, for the conductive plug 49 on the barrier metal layer using a chemical vapor deposition process. The conductive plug 49 is then formed by planarizing the tungsten layer and the barrier metal layer using a planarization process such as a chemical mechanical polishing process or an etch back process.

이때, 상기 TEOS막(47)의 표면에는 홈부가 형성되지 않으므로 상기 TEOS막(47)의 표면에 상기 도전성 플러그(49)와 동일한 재질의 도전성 잔존물이 잔존하지 않게 된다. In this case, since no groove is formed on the surface of the TEOS film 47, conductive residues of the same material as the conductive plug 49 do not remain on the surface of the TEOS film 47.

마지막으로, 상기 도전성 플러그(49)에 전기적으로 연결되도록 상기 TEOS막(47) 상에 제 2 배선인 상층 금속 배선(50)을 상기 하층 금속 배선(11)을 가로지르는 방향으로 형성시킨다.Finally, an upper metal wiring 50, which is a second wiring, is formed on the TEOS layer 47 in a direction crossing the lower metal wiring 11 so as to be electrically connected to the conductive plug 49.

이때, 상기 TEOS막(47)의 표면에 상기 도전성 잔존물이 잔존하지 않으므로 상기 도전성 잔존물에 의한 상층 금속 배선(50)의 불필요한 전기적 연결이나 누설전류의 증가가 방지될 수 있다.In this case, since the conductive residue does not remain on the surface of the TEOS film 47, an unnecessary electrical connection or an increase in leakage current of the upper metal wiring 50 due to the conductive residue may be prevented.

한편, 도면에서 상기 TEOS막(47) 상에 1개의 상층 금속 배선(50)이 형성된 것처럼 도시되어 있으나, 실제로는 상기 상층 금속 배선(50)이 하나 이상 형성되어 있음은 자명한 사실이다.Meanwhile, although one upper metal wiring 50 is formed on the TEOS film 47 in the drawing, it is obvious that at least one upper metal wiring 50 is formed.

이어서, 상기 상층 금속 배선(50)의 형성이 완료되고 나면, 도면에 도시하지 않았지만, 상기 상층 금속 배선(50)이 형성된 반도체 기판(10)에 대해 추가로 평탄화 과정을 진행한다.Subsequently, after the formation of the upper metal wiring 50 is completed, although not shown in the figure, a planarization process is further performed on the semiconductor substrate 10 on which the upper metal wiring 50 is formed.

따라서, 본 발명은 층간 절연막의 평탄화 신뢰성을 향상시키고 또한 반도체 소자의 전기적인 특성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, the present invention can improve the planarization reliability of the interlayer insulating film, improve the electrical characteristics of the semiconductor element, and further improve the yield of the semiconductor element.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 반도체 기판 상에 하층 금속 배선을 형성시키고, 상기 하층 금속 배선을 포함하여 라이너 산화막을 증착시키고, 상기 하층 금속 배선의 측벽에 스페이서를 형성시키고, 상기 하층 금속 배선 사이의 공간에 SOG막을 코팅시키고, 상기 SOG막을 포함하여 상기 반도체 기판 상에 층간 절연막을 증착, 평탄화시킨다. 이후, 상기 하층 금속 배선의 비아홀을 형성시키고, 상기 비아홀에 도전성 플러그를 형성시키고, 상기 도전성 플러그에 전기적으로 연결되도록 상기 층간 절연막 상에 상층 금속 배선을 형성시킨다.As described above in detail, a semiconductor device and a method of manufacturing the same according to the present invention form a lower metal wiring on a semiconductor substrate, deposit a liner oxide film including the lower metal wiring, and spacers on sidewalls of the lower metal wiring. And a SOG film is coated in the space between the lower metal wirings, and the interlayer insulating film is deposited and planarized on the semiconductor substrate including the SOG film. Thereafter, a via hole of the lower metal wiring is formed, a conductive plug is formed in the via hole, and an upper metal wiring is formed on the interlayer insulating layer to be electrically connected to the conductive plug.

따라서, 본 발명은 상기 스페이서를 형성시킴으로써 상기 하층 금속 배선 사이에 상기 SOG막을 양호하게 갭 필링시킬 수가 있고 나아가 상기 SOG막 상의 층간 절연막에 상기 도전성 플러그의 잔존물이 잔존하는 것을 방지할 수 있다. 이는 상기 도전성 플러그의 잔존물에 의한 상층 금속 배선의 전기적 연결을 방지하고 상기 상층 금속 배선간의 누설 전류를 저감시킬 수가 있다. 또한, 상기 SOG막의 코팅 두께를 최소화시킴으로써 비아홀에 관련된 결함의 발생을 최소화시킬 수가 있다.Therefore, according to the present invention, the SOG film can be well gap-filled between the lower metal wirings by forming the spacer, and further, the residue of the conductive plug can be prevented from remaining in the interlayer insulating film on the SOG film. This can prevent the electrical connection of the upper metal wiring by the residue of the conductive plug and reduce the leakage current between the upper metal wiring. In addition, it is possible to minimize the occurrence of defects related to via holes by minimizing the coating thickness of the SOG film.

따라서, 본 발명은 층간 절연막의 평탄화 신뢰성을 향상시키고 또한 반도체 소자의 전기적인 특성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수가 있다. Therefore, the present invention can improve the planarization reliability of the interlayer insulating film, improve the electrical characteristics of the semiconductor element, and further improve the yield of the semiconductor element.                     

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

Claims (7)

반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 형성된 제 1 배선;First wiring formed on the semiconductor substrate; 상기 제 1 배선의 측벽에 완만한 경사면을 이루기 위해 산화막, 질화막, 감광막 중 어느 하나로 형성된 스페이서;A spacer formed of any one of an oxide film, a nitride film, and a photosensitive film so as to form a gentle slope on the sidewall of the first wiring; 상기 제 1 배선 사이의 공간에 갭 필링된 SOG막;An SOG film gap-filled in the space between the first wirings; 상기 SOG막 상부에 형성된 층간 절연막;An interlayer insulating film formed over the SOG film; 상기 제 1 배선을 노출시키는 층간 절연막의 비아홀에 형성된 도전성 플러그; 및A conductive plug formed in a via hole of the interlayer insulating film exposing the first wiring; And 상기 도전성 플러그에 전기적으로 연결되도록 상기 층간 절연막 상에 형성된 하나 이상의 제 2 배선을 포함하는 반도체 소자.And at least one second wiring formed on the interlayer insulating film to be electrically connected to the conductive plug. 삭제delete 제 1 항에 있어서, 상기 제 1 배선과 상기 스페이서 사이에 라이너 절연막이 형성된 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein a liner insulating film is formed between the first wiring and the spacer. 반도체 기판 상에 제 1 배선을 형성시키는 단계;Forming a first wiring on the semiconductor substrate; 상기 제 1 배선의 측벽에 완만한 경사면을 이루기 위해 산화막, 질화막, 감광막 중 어느 하나로 스페이서를 형성시키는 단계;Forming a spacer with any one of an oxide film, a nitride film, and a photosensitive film to form a gentle inclined surface on the sidewall of the first wiring; 상기 제 1 배선 사이의 공간에 SOG막을 갭 필링시키는 단계;Gap filling an SOG film in a space between the first wirings; 상기 SOG막 상부에 층간 절연막을 형성시키는 단계;Forming an interlayer insulating film on the SOG film; 상기 제 1 배선을 노출시키는 층간 절연막의 비아홀에 도전성 플러그를 형성시키는 단계; 및Forming a conductive plug in a via hole of the interlayer insulating film exposing the first wiring; And 상기 도전성 플러그에 전기적으로 연결되도록 상기 층간 절연막 상에 하나 이상의 제 2 배선을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.Forming at least one second wiring on the interlayer insulating film to be electrically connected to the conductive plug. 삭제delete 제 4 항에 있어서, 상기 제 1 배선과 상기 스페이서 사이에 라이너 절연막을 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 4, wherein a liner insulating film is formed between the first wiring and the spacer. 제 4 항에 있어서, 상기 제 2 배선층 형성 단계 이후에 평탄화 과정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 4, further comprising a planarization process after the forming of the second wiring layer.
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