KR100573648B1 - Method for fabricating silicide - Google Patents
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Abstract
본 발명은 NMOS와 PMOS의 응답 속도의 차이를 극복하고자 PMOS에 니켈 실리사이드를 형성하여 RC 딜레이를 최소화하는 실리사이드 형성 방법에 관한 것이다.The present invention relates to a silicide formation method for minimizing the RC delay by forming nickel silicide in the PMOS to overcome the difference in the response speed of the NMOS and PMOS.
본 발명의 실리사이드 형성 방법은 기판상에 게이트 및 소오소/드레인을 형성하는 단계; 상기 기판상에 코발트를 증착하는 단계; 상기 기판상에 제1패턴을 형성하여 NMOS 영역은 클로즈하고 PMOS 영역은 오픈하여 PMOS 영역의 코발트를 제거하는 단계; 상기 제1패턴을 제거하고 열처리하여 코발트 실리사이드를 형성하는 단계; 상기 기판상에 니켈을 증착하는 단계; 상기 기판상에 제2패턴을 형성하여 NMOS 영역은 오픈하고 PMOS 영역은 클로즈하여 NMOS 영역의 니켈을 제거하는 단계; 및 상기 제2패턴을 제거하고 열처리하여 니켈 실리사이드를 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.The silicide forming method of the present invention comprises the steps of forming a gate and a source / drain on a substrate; Depositing cobalt on the substrate; Forming a first pattern on the substrate to close the NMOS region and open the PMOS region to remove cobalt in the PMOS region; Removing the first pattern and performing heat treatment to form cobalt silicide; Depositing nickel on the substrate; Forming a second pattern on the substrate to open the NMOS region and close the PMOS region to remove nickel in the NMOS region; And removing the second pattern and performing heat treatment to form nickel silicide.
따라서, 본 발명의 실리사이드 형성 방법은 NMOS와 PMOS의 채널 길이나 전자 이동도 차이에 의한 RC 딜레이를 PMOS의 실리사이드 저항을 감소시킴으로써, 두소자간의 응답속도를 안정적으로 구현할 수 있는 효과가 있다.Therefore, the silicide formation method of the present invention has an effect of stably realizing the response speed between the two devices by reducing the silicide resistance of the PMOS RC delay due to the difference in channel length or electron mobility between the NMOS and the PMOS.
PMOS, NMOS, 니켈 실리사이드, 코발트 실리사이드PMOS, NMOS, Nickel Silicide, Cobalt Silicide
Description
도 1a 내지 도 1d는 종래기술에 의한 실리사이드 형성 방법의 공정 단면도.1A to 1D are cross-sectional views of a silicide forming method according to the prior art.
도 2a 내지 도 2f는 본 발명에 의한 실리사이드 형성 방법의 공정 단면도.2A to 2F are cross-sectional views of a silicide forming method according to the present invention.
본 발명은 실리사이드 형성 방법에 관한 것으로, 보다 자세하게는 PMOS에 니켈 실리사이드를 형성하여 NMOS와 PMOS의 RC 딜레이를 줄이는 실리사이드 형성 방법에 관한 것이다.The present invention relates to a silicide formation method, and more particularly, to a silicide formation method that forms nickel silicide in PMOS to reduce the RC delay between NMOS and PMOS.
실리사이드 공정은 트랜지스터 형성시 소오스/드레인, LDD(Lightly Doped Drain) 영역 형성 후에 소자의 소오스/드레인 확산 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속 원소 또는 티타늄(Ti) 등의 재료를 증착한 후 열처리하고, 산화물 또는 질화물 위의 금속은 반응이 일어나지 않으므로 습식 식각을 통하여 소오스/드레인 및 게이트 상부를 제외한 영역의 금속을 제거하는 일련의 공정을 말한다.In the silicide process, after forming a source / drain and lightly doped drain (LDD) region during transistor formation, a material of Group 8 metal element or titanium (Ti) is deposited to lower the resistance of the source / drain diffusion region and gate wiring of the device. After the heat treatment, the metal on the oxide or nitride is a series of processes to remove the metal in the region other than the source / drain and the gate top through wet etching because no reaction occurs.
특히 고속을 구현하여야 하는 로직 소자에서는 게이트 저항과 콘택의 저항 증가로 인하여 퍼포먼스 측면에서 큰 문제가 발생하는데 이는 구조적인 측면에서 첫째, 콘택 홀 크기를 작게 할 경우 콘택 저항값을 보증하지 못하며 이는 상호연결 상에서의 지연을 초래하며 소자 전체적으로 고속을 구현하지 못한다. 둘째, 기존의 확산 구조에서는 시트 저항이 크기 때문에 자연히 배선과의 콘택 저항도 크다. 이 또한 초고속을 구현하여야 하는 로직 소자에서는 치명적 장해 요인이다. 따라서 확산 시트 저항을 개선하여 콘택 저항을 감소시킬 수 있는 실리사이드 공정을 채택하게 된다.Particularly, in the logic device that needs to realize high speed, there is a big problem in performance due to the increase of the gate resistance and the resistance of the contact. In terms of structure, first, when the contact hole size is reduced, the contact resistance value is not guaranteed. It causes delay in phase and does not realize high speed as a whole. Second, since the sheet resistance is large in the conventional diffusion structure, the contact resistance with the wiring is also large. This is also a fatal obstacle for logic devices that require high speeds. Therefore, a silicide process that can reduce the contact resistance by improving the diffusion sheet resistance is adopted.
도 1a 내지 도 1d는 종래 기술에 따른 실리사이드 공정이 채택된 반도체 소자의 공정 단면도이다. MOSFET 소자의 폴리 게이트 전극과 소오스/드레인 영역에 실리사이드를 형성하여 소자의 동작 특성을 향상시키는 일반적인 기술이다.1A to 1D are cross-sectional views of a semiconductor device employing a silicide process according to the related art. It is a general technique to improve the operating characteristics of the device by forming silicide in the poly gate electrode and the source / drain region of the MOSFET device.
먼저, 도 1a에서 보는 바와 같이 반도체 기판(11)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation, 이하 STI)공정으로 소자 격리층(12)을 형성한다. 이와 같은 소자 격리층의 형성 공정으로 실제 소자가 형성될 활성 영역(Active Region)을 정의한다. 상기 활성 영역에 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 산화막(13)과 게이트 전극(14)을 형성하며, 게이트 전극의 측면에 게이트 측벽(15)을 형성한다. 게이트 전극의 양측의 활성 영역 기판 하부에 불순물 이온을 주입하여 소오스/드레인 영역(16)을 형성한다.First, as shown in FIG. 1A, the
다음, 도 1b에서 보는 바와 같이 활성 영역에 이온 주입(17)을 실시하여 실리콘 계면을 비정질화시킨다.Next, as shown in FIG. 1B,
다음, 도 1c에서 보는 바와 같이 구조물 전면에 실리사이드 형성 소오스(18)를 스퍼터링하여 증착한다. 여기서, 실리사이드 형성 소오스는 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료가 이용된다.Next, as shown in FIG. 1C, the
다음, 도 1d에서 보는 바와 같이 열처리 공정으로 실리사이드층(19)을 형성하며, 소오스/드레인 및 게이트 상부를 제외한 영역을 습식각하여 실리콘 이온과 반응되지 않은 실리사이드 형성 소오스를 제거한다.Next, as shown in FIG. 1D, the
그러나, 상기와 같은 종래의 실리사이드 형성 방법에 의하면 PMOS의 응답속도는 NMOS에 비해 현저히 뒤떨어지고, 전자 이동도 또한 PMOS가 NMOS보다 3배 정도 느리기 때문에 RC 딜레이와 같은 문제점이 발생한다.However, according to the conventional silicide formation method as described above, the response speed of the PMOS is remarkably inferior to that of the NMOS, and the electron mobility is also about three times slower than the NMOS, which causes problems such as an RC delay.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, PMOS에 니켈 실리사이드를 형성하여 실리사이드의 저항을 낮추도록 하는 실리사이드 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, an object of the present invention is to provide a silicide forming method for reducing the resistance of silicide by forming nickel silicide in a PMOS.
본 발명의 상기 목적은 기판상에 게이트 및 소오소/드레인을 형성하는 단계; 상기 기판상에 코발트를 증착하는 단계; 상기 기판상에 제1패턴을 형성하여 NMOS 영역은 클로즈하고 PMOS 영역은 오픈하여 PMOS 영역의 코발트를 제거하는 단계; 상기 제1패턴을 제거하고 열처리하여 코발트 실리사이드를 형성하는 단계; 상기 기판 상에 니켈을 증착하는 단계; 상기 기판상에 제2패턴을 형성하여 NMOS 영역은 오픈하고 PMOS 영역은 클로즈하여 NMOS 영역의 니켈을 제거하는 단계; 및 상기 제2패턴을 제거하고 열처리하여 니켈 실리사이드를 형성하는 단계를 포함하여 이루어진 실리사이드 형성 방법에 의해 달성된다.The object of the present invention is to form a gate and source / drain on a substrate; Depositing cobalt on the substrate; Forming a first pattern on the substrate to close the NMOS region and open the PMOS region to remove cobalt in the PMOS region; Removing the first pattern and performing heat treatment to form cobalt silicide; Depositing nickel on the substrate; Forming a second pattern on the substrate to open the NMOS region and close the PMOS region to remove nickel in the NMOS region; And removing the second pattern and performing heat treatment to form nickel silicide.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 2f는 본 발명에 의한 실리사이드 형성 공정의 단면도이다.2A to 2F are cross-sectional views of the silicide forming process according to the present invention.
먼저, 도 2a는 기판상에 게이트 및 소오소/드레인을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(20)상에 게이트 절연막 및 도전체를 순차적으로 증착하고, 식각하여 게이트(21)를 형성한다. 이어서 이온 주입공정을 통해서 소오스/드레인 영역(22)을 형성한다. 이때 상기 이온 주입공정은 PMOS 또는 NMOS 영역에 따라서 불순물의 종류를 선택해서 이온 주입을 한다.First, FIG. 2A is a step of forming a gate and a source / drain on a substrate. As shown in the figure, the gate insulating film and the conductor are sequentially deposited on the
다음, 도 2b는 상기 기판상에 코발트를 증착하는 단계이다. 도에서 보는 바와 같이 기판 전체에 코발트(23)를 일정한 두께 이상 증착한다.Next, FIG. 2B is a step of depositing cobalt on the substrate. As shown in the figure, the
다음, 도 2c는 상기 기판상에 제1패턴을 형성하여 NMOS 영역은 클로즈하고 PMOS 영역은 오픈하여 PMOS 영역의 코발트를 제거하는 단계이다. 먼저 포토레지스트를 기판상에 코팅한다. 노광 및 현상 공정을 통해 제1패턴(24)을 형성하되, 코발트를 제거하는 영역인 PMOS 영역은 오픈(open)하고 코발트를 이용하여 실리사이드를 형성하는 영역인 NMOS 영역은 클로즈(close)한다. 따라서 상기 제1패턴은 PMOS 영역에 형성된 코발트를 제거하기 위해 형성된다.Next, FIG. 2C illustrates a step of removing cobalt from the PMOS region by forming a first pattern on the substrate to close the NMOS region and open the PMOS region. First a photoresist is coated onto the substrate. The
다음, 도 2d는 상기 제1패턴을 제거하고 열처리하여 코발트 실리사이드를 형성하는 단계이다. 도에서 보는 바와 같이 상기 제1패턴을 제거하고 800 내지 1000℃의 온도에서 10 내지 30초 동안 열처리하여 코발트 실리사이드(25)를 형성한다. 그리고 실리사이드화되지 않은 코발트는 식각하여 제거한다.Next, FIG. 2D is a step of forming cobalt silicide by removing the first pattern and performing heat treatment. As shown in the figure, the first pattern is removed and heat treated at a temperature of 800 to 1000 ° C. for 10 to 30 seconds to form
다음, 도 2e는 상기 기판상에 니켈을 증착하는 단계이다. 도에서 보는 바와 같이 기판 전체에 일정한 두께 이상 니켈(26)을 증착한다.Next, FIG. 2E is a step of depositing nickel on the substrate. As shown in the figure,
다음, 도 2f는 상기 기판상에 제2패턴을 형성하여 NMOS 영역은 오픈하고 PMOS 영역은 클로즈하여 NMOS 영역의 니켈을 제거한 후, 상기 제2패턴을 제거하고 열처리하여 니켈 실리사이드를 형성하는 단계이다. 도에서 보는 바와 같이 포토레지스트를 코팅한 후, 노광 및 현상 공정으로 NMOS 영역은 오픈하고, PMOS 영역은 클로즈하여 NMOS 영역의 기판 표면의 니켈을 노출시키는 제2패턴(도시 안함)을 형성한다. 상기 노출된 니켈은 습식 식각으로 제거하여 PMOS 영역의 표면에만 니켈이 남도록 한다. 이어서 상기 제2패턴을 제거하고, 450 내지 550℃의 온도 범위에서 열처리하여 니켈 실리사이드를 형성한다. 상기 니켈 실리사이드는 다른 실리사이드와 비교할 때 비교적 저항이 낮아 RC 딜레이가 적다는 장점이있다. 따라서 도에서 보는 바와 같이 "A" 영역은 PMOS 영역으로 니켈 실리사이드가 형성되어 있고, "B" 영역은 NMOS 영역으로 코발트 실리사이드가 형성되어 있다.Next, FIG. 2F illustrates a step of forming nickel silicide by forming a second pattern on the substrate to open the NMOS region and closing the PMOS region to remove nickel of the NMOS region, and then removing and heat treating the second pattern. As shown in the figure, after the photoresist is coated, the NMOS region is opened and the PMOS region is closed by an exposure and development process to form a second pattern (not shown) exposing nickel on the substrate surface of the NMOS region. The exposed nickel is removed by wet etching, leaving only nickel on the surface of the PMOS region. Subsequently, the second pattern is removed and heat treated at a temperature in the range of 450 to 550 ° C. to form nickel silicide. The nickel silicide has an advantage of low RC delay compared to other silicides due to relatively low resistance. Accordingly, as shown in the figure, nickel silicide is formed in the "MOS" region as the PMOS region, and cobalt silicide is formed in the "MOSB" region as the NMOS region.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명 하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those of ordinary skill in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 실리사이드 형성 방법은 PMOS 영역에 니켈 실리사이드를 형성하여 실리사이드의 저항을 낮추는 실리사이드 형성 방법을 제공하여 PMOS와 NMOS 사이의 RC 딜레이를 낮춤으로써 두 소자간의 안정적인 응답속도를 얻을 수 있는 효과가 있다.Therefore, the silicide formation method of the present invention provides a silicide formation method that forms nickel silicide in the PMOS region to lower the resistance of the silicide, thereby lowering the RC delay between the PMOS and the NMOS to obtain a stable response speed between the two devices. have.
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