KR100565404B1

KR100565404B1 - 반도체 집적 회로, 반도체 집적 회로 설계 방법 및 반도체집적 회로 설계 장치

Info

Publication number: KR100565404B1
Application number: KR1020040011411A
Authority: KR
Inventors: 기시베히로시
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2003-02-20
Filing date: 2004-02-20
Publication date: 2006-03-30
Also published as: US20040168143A1; JP4274814B2; TW200416958A; JP2004252717A; US7178122B2; KR20040075292A; TWI229921B

Abstract

각 타입의 셀에 대해 상이한 특성을 갖는 트랜지스터들을 이용하여 구성된 복수 타입의 표준 셀들 중 적어도 일 타입의 셀들의 셀 프레임들을 확대함으로써 생성된 라이브러리를 이용하여 배치가 수행된다. 보다 바람직하게는, 셀들 간의 중첩은 동일 타입의 표준 셀에 대해 인접한 경계들로서 확대되지 않은 셀 프레임들을 이용함으로써 판단되며, 셀들 간의 중첩은 상이한 타입의 표준 셀들에 대해 인접한 경계로서 확대된 셀 프레임들을 이용함으로써 판단된다. 이로 인해, 상이한 타입의 셀들이 혼재된 자동 배치가 가능해진다.

고속 셀 라이브러리, 셀 확대 처리 공정, 저 누설 셀 라이브러리, 네트 리스트, 타이밍 제약

Description

반도체 집적 회로, 반도체 집적 회로 설계 방법 및 반도체 집적 회로 설계 장치{SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD OF DESIGNING SEMICONDUCTOR INTEGRATED CIRCUIT, AND DEVICE FOR DESIGNING THE SAME}

본 발명의 상세한 설명에서 사용된 도면의 이해를 돕기 위해, 이하에서 각 도면을 간략하게 설명한다.

도 1은 상이한 특성을 갖는 복수 타입의 트랜지스터가 하나의 칩 상에 집적되는 경우의 공지된 설계 방법을 설명한 흐름도.

도 2는 공지된 설계 방법에 의해 구현된 반도체 집적 회로에서의 셀 배치 패턴도.

도 3은 본 발명의 제1 실시예에 따른 설계 장치 구성도.

도 4는 제1 실시예에 따른 셀 구조의 패턴도.

도 5는 제1 실시예의 배치 수단에 의한 배치 공정의 상세 흐름도.

도 6은 제1 실시예에 의해 구현된 반도체 집적 회로에서의 셀 배치 패턴도.

도 7은 본 발명의 제2 실시예에 따른 설계 장치 구성도.

도 8은 제2 실시예의 배치 수단에 의한 배치 공정 흐름도.

도 9는 제2 실시예에서의 라이브러리 구성 설명도.

도 10은 제2 실시예에 따른 상세 배치 흐름도.

도 11은 제2 실시예에서의 동일한 셀 속성을 갖는 셀의 인접 배치도.

도 12는 제2 실시예에서의 상이한 셀 속성을 갖는 셀의 인접 배치도.

도 13은 제2 실시예에 의해 구현된 반도체 집적 회로에서의 셀 배치 패턴도.

도 14는 본 발명의 제3 실시예에 따른 설계 흐름도.

도 15는 제3 실시예에서의 매립 셀의 매립 단계의 설명도.

<도면의 주요 부분에 대한 간단한 설명>

101 : 제1 고속 셀 라이브러리

102 : 셀 확대 처리 공정

103 : 제2 고속 셀 라이브러리

104 : 저 누설 셀 라이브러리

105 : 네트 리스트

l06 : 타이밍 제약

107 : 플로어 플랜 데이터

108 : 배치 공정

109 : 1 칩 레이아웃 데이터

본 발명은 반도체 집적 회로, 표준 셀의 자동 배치를 이용한 반도체 집적 회로 설계 방법 및 반도체 집적 회로 설계 장치에 관한 것이다.

최근, 반도체 집적 회로의 고속 동작에 대한 요구가 점차 증가하고 있다. 그러나, 비동작시 전력 소모의 증가는 억제되어야 한다. 상기 요구를 해결하기 위해 높은 스위칭 속도와 오프 상태시 약간 큰 누설 전류를 갖는 고속 트랜지스터 및 약간 낮은 스위칭 속도와 오프 상태시 매우 작은 누설 전류를 갖는 저 누설 트랜지스터가 사용된 설계 방법이 공지되어 있다. 반도체 집적 회로의 주요 부분은 저 누설 트랜지스터를 이용하여 설계되고, 고속 동작을 필요로 하는 회로 부분은 고속 트랜지스터를 이용하여 설계된다. 고속 트랜지스터는 평면도로 볼 때 저 누설 트랜지스터와 같은 형태를 갖지만, 예를 들어, 임계 전압의 낮은 절대 값, 박형 게이트 절연막, 짧은 유효 채널 길이 등과 같은 특성을 갖는다. 고속 트랜지스터에서, 동일한 게이트 전압에 대해 보다 큰 드레인 전류가 흐를 수 있다. 따라서, 고속 트랜지스터는 저 누설 트랜지스터와는 상이한 전압 대 전류 특성을 갖는다.

한편, 예를 들어, 일본 비심사 특허공보 평8(1996)-87533호에 개시된 바에 따르면, 자동 배치 및 자동 배선이 광범위하게 사용되며, 보다 효율적인 레이아웃 설계를 위해 표준 셀이 사용된다. 도 1에 도시된 설계 방법은 상이한 전압 대 전류 특성을 갖는 고속 트랜지스터 및 저 누설 트랜지스터 등의 복수 타입의 트랜지스터가 표준 셀의 자동 배치를 이용하여 하나의 칩 상에 집적된 경우에 사용되었다.

도 1에서, 우선, 단계(1302)에서, 고속 동작을 필요로 하는 타이밍 크리티컬(critical) 회로 부분에 고속 타입의 셀을 이용한 설계를 위하여, 전체 네트 리스트(netlist : 1301)는 다음의 모듈들, 예를 들어, 신호가 1 클럭 동안 다수 단의 게이트를 통과하여야 하는 이유로 동작 타이밍이 크리티컬 부분 모듈 및 다른 부분의 모듈(최상위 모듈(1308))로 나누어진다. 여기서, 고속형 셀은 고속 트랜지스터로 구성된 셀을 의미한다. 이하, 고속형 셀은 고속 셀이라고 하며, 저 누설 트랜지스터 셀로 구성된 셀은 저 누설 셀이라고 한다. 고속 셀 라이브러리(1305)는 고속 셀의 라이브러리이고, 저 누설 셀 라이브러리(1310)는 저 누설 셀의 라이브러리이다.

배치 단계(1306)에서, 배치 가능 영역을 나타내는 데이터인 플로어 플랜(floor plan) 데이터(1304) 및 고속 셀 라이브러리(1305)를 이용하고 타이밍 크리티컬 모듈(1303)에 기초하여 셀이 배치된다. 배치 단계가 완료된 타이밍 크리티컬 모듈(1303)는 타이밍 크리티컬 모듈 라이브러리(1307)에 기억된다.

배치 단계(1311)에서, 플로어 플랜 데이터(1309) 및 저 누설 셀 라이브러리 (1310)를 이용하고 최상위 모듈(1308)의 네트 리스트에 기초하여 셀이 배치된다. 아울러, 타이밍 크리티컬 모듈은 타이밍 크리티컬 모듈 라이브러리(1307)를 이용하여 배치되어, 하나의(whole) 칩에 대한 레이아웃 데이터(1312)를 생성한다. 도 2는 상기 설계 방법에 의해 구현되는 셀 배치의 개략도이다.

또한, 고속 셀로 구성된 타이밍 크리티컬 회로 부분 및 저 누설 셀로 구성된 다른 회로 부분은 특정 간격만큼 서로 이격되어 배치될 필요가 있다. 이는 고속 셀용 고속 트랜지스터 및 저 누설 셀용 저 누설 트랜지스터가 구조 및 특성에 있어서 서로 상이하기 때문에, 일 타입의 트랜지스터에 특정 공정(예를 들어, 이온 주입, 에칭 등)이 확산 공정에서 다른 타입의 트랜지스터의 구조 및 특성에 영향을 주지 않는 마스크 마진이 요구되기 때문이다.

따라서, 전술한 설계 방법에서, 최상위 모듈을 구성하는 각각의 매크로의 아웃라인은 직사각형 조합으로 구성된 블럭이 된다. 아울러, 최상위 모듈의 배치 품질을 개선시키기 위하여, 타이밍 크리티컬 회로(도 1의 타이밍 크리티컬 모듈)는 종종 칩의 주변부 또는 다른 대형 매크로 주위에 배치된다. 타이밍 크리티컬 회로 부분이 칩의 주변부 또는 다른 대형 매크로 주위에 배치되는 경우, 입력 신호 라인 및 출력 신호 라인의 배선 길이가 늘어나, 지연이 증가된다. 따라서, 고속 셀 라이브러리를 이용하는 효과가 퇴색되는 경우가 다수 있다.

전술한 바와 같이, 공지된 설계 방법에서, 고속 셀로 구성된 고속 셀 매크로(1402)(도 1의 타이밍 크리티컬 모듈에 대응) 및 저 누설 셀로 구성된 저 누설 셀 매크로(1401)(도 1의 최상위 모듈에 대응)는 개별 블럭으로서 각각 배치되며, 고속 셀 라이브러리를 이용하는 효과가 충분히 발휘되지 않았다.

본 발명은 전술한 상황의 견지에서 성립되었다. 본 발명의 목적은 반도체 집적 회로, 반도체 집적 회로 설계 방법 및 반도체 집적 회로 설계 장치를 제공하는 것이며, 각 타입의 셀에 대해 상이한 특성을 갖는 트랜지스터들로 구성된 복수 타입의 셀, 예를 들어, 고속 셀 및 저 누설 셀이 혼재하여 배치될 수 있다.

본 발명의 반도체 집적 회로 설계 방법은 각 타입의 셀에 대해 상이한 특성을 갖는 트랜지스터들을 이용하여 구성된 복수 타입의 셀을 갖는 반도체 집적 회로 설계 방법이며, 상기 방법은 다각형 패턴의 트랜지스터, 트랜지스터 간의 배선 및단자를 포함하여 정의된 셀 프레임을 나타내는 제1 셀 경계, 4방향으로 제1 셀 경계를 확대시켜 얻어진 제2 셀 경계를 갖는 셀로서 복수 타입의 셀 중 적어도 일 타입의 셀을 생성하는 단계 및 상이한 타입의 셀의 최외각 셀 경계가 서로 중첩되지 않도록 셀을 배치하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 셀 배치 단계는 네트 리스트 및 제약 정보에 기초하여 셀의 개략(coarse) 배치를 수행하는 단계 및 개략 배치의 결과로서 최외각 셀 경계가 중첩되는 셀이 존재하는 경우, 관련 셀 중 적어도 하나를 이동시킴으로써 중첩을 제거하는 단계 등의 하위 단계를 포함하는 것이 바람직하다.

대안적으로, 복수 타입의 셀은 단일 논리 라이브러리에 기억되지만 셀 속성에 따라 구별되고, 셀 속성에 따라 제2 셀 경계가 정의되는 셀이 생성되어 물리 라이브러리에 기억되며, 상기 셀 배치 단계는 네트 리스트 및 제약 정보에 기초하여 제1 셀 경계 및 제2 셀 경계를 각각 갖는 복수의 셀을 개략적으로 배치하는 단계, 동일한 셀 속성을 갖는 셀이 존재하고 제1 셀 경계가 중첩되는 경우 관련 셀 중 적어도 하나를 이동시킴으로써 제1 셀 경계의 중첩을 제거하는 단계 및 상이한 셀 속성을 갖는 셀이 존재하고 제2 셀 경계가 중첩되는 경우, 관련 셀 중 적어도 하나를 이동시킴으로써 제2 셀 경계의 중첩을 제거하는 단계 등의 하위 단계를 포함하는 것도 바람직하다.

본 발명의 반도체 집적 회로 설계 장치는 각 타입의 셀에 대해 상이한 특성을 갖는 트랜지스터를 이용하여 구성된 복수 타입의 셀을 갖는 반도체 집적 회로 설계 장치이며, 상기 장치는 복수 타입의 셀이 기억되지만 서로 구별되는 셀 속성을 가지며 셀 속성에 대응하는 셀 프레임을 표시하는 제1 셀 경계 및 4방향으로 제1 셀 경계를 확대시켜 얻어진 제2 셀 경계를 갖는 셀 라이브러리, 라이브러리에 기억된 셀 데이터를 이용하여 셀 배치를 실행하도록 네트 리스트 및 제약 정보를 입력하는 기능, 동일한 셀 속성을 갖는 셀이 존재하고 제1 셀 경계가 중첩되는 경우 관련 셀 중 적어도 하나를 이동시킴으로써 제1 셀 경계의 중첩을 제거하는 기능 및 상이한 셀 속성을 갖는 셀이 존재하고 제2 셀 경계가 중첩되는 경우 관련 셀 중 적어도 하나를 이동시킴으로써 제2 셀 경계의 중첩을 제거하는 기능을 갖는 배치 수단을 포함하는 것을 특징으로 한다.

본 발명의 반도체 집적 회로는 적어도 하나의 제1 트랜지스터(예를 들어, 저 누설 트랜지스터)를 각각 포함하는 적어도 하나의 제1 셀(예를 들어, 저 누설 셀) 및 적어도 하나의 제2 트랜지스터(예를 들어, 고속 트랜지스터)를 각각 포함하는 적어도 하나의 제2 셀(예를 들어, 고속 셀)을 포함하는 반도체 집적 회로이며, 제1 트랜지스터 및 제2 트랜지스터는 서로 상이한 특성을 가지며, 제1 셀 및 제2 셀은 선정된 간격 이상을 서로 유지하면서 이격되어 있으며, 제1 셀 및 제2 셀은 혼재하여 배치된다.

<실시예>

본 발명의 상기 및 다른 관련 목적 및 특징은 첨부 도면에 기초한 상세한 설명 및 특허청구범위에서 제시된 신규 사항으로부터 명확해질 것이다.

이하에서, 본 발명의 바람직한 실시예는 첨부 도면을 참조하여 상세히 설명 될 것이다. 이하의 상세한 설명은 본 발명의 실시예를 나타내기 위한 것이지 본 발명이 이하의 설명 사항으로 제한되는 것으로 해석되어서는 안된다는 점에 주의한다.

도 3은 본 발명의 제1 실시예의 설계 장치 구성도이다. 본 실시예에서, 제2 고속 셀 라이브러리(103), 저 누설 셀 라이브러리(104), 이들 라이브러리에 기억된 셀을 이용하여 회로 접속이 기술된(describe) 네트 리스트(105), 배치 가능 영역을 나타내는 데이터인 플로어 플랜 데이터(106) 및 회로 동작 타이밍을 정의하는 타이밍 제약(107)이 배치 수단(108)에 입력되고, 배치 수단(108)은 배치 단계를 실행하게 되어, 칩 레이아웃 데이터(109)를 생성한다. 제2 고속 셀 라이브러리(103)에서, 셀 프레임이 확대되는 셀들은 제1 고속 셀 라이브러리(101)에 기억된 각각의 셀에 대응하여 기억된다.

고속 셀은 고속 스위칭 속도 및 오프 상태에서 약간 큰 누설 전류를 갖는 고속 트랜지스터를 이용하여 구성된 셀을 의미하며 저 누설 셀은 약간 낮은 스위칭 속도 및 오프 상태에서 매우 낮은 누설 전류를 갖는 저 누설 트랜지스터를 이용하여 구성된 셀을 의미한다. 고속 트랜지스터는 평면도로 볼 때 저 누설 트랜지스터와 동일한 형태를 갖지만, 임계 전압의 낮은 절대 값, 박형 게이트 절연막, 짧은 유효 채널 길이 등의 특성을 갖는다. 고속 트랜지스터에서 동일한 게이트 전압에 대해 보다 큰 드레인 전류가 흐를 수 있다. 따라서, 고속 트랜지스터는 저 누설 트랜지스터와는 상이한 전압 대 전류 특성을 갖는다.

제1 고속 셀 라이브러리(101)와 저 누설 셀 라이브러리(104)에 기억된 셀들 은 셀 프레임으로서 오리지날 셀 프레임을 나타내는 제1 셀 경계 데이터(205)만을 갖는다. 도 4를 참조하여, 제1 고속 셀 라이브러리(101) 및 저 누설 셀 라이브러리(104)에 기억된 셀 구조가 설명될 것이다. 각각의 셀은 전력 단자(201), 접지 단자(202), 신호 단자(203) 및 셀 프레임을 나타내는 제1 셀 경계(205)를 갖는다. 셀 프레임은 다각형 패턴의 트랜지스터, 배선(도 4에서 미도시) 및 단자들을 포함하도록 정의된다. 여기서, 웰(204)은 예를 들어 N형 웰 영역을 나타내는 패턴이고, 통상적으로 인접 셀의 웰과의 접속을 고려할 때 점선으로 표시된 바와 같이 웰(204)이 제1 셀 경계(205)로부터 돌출되는 형태를 갖도록 정의된다.

다음으로, 본 발명의 제1 실시예는 도 3을 참조로 상세히 설명될 것이다. 제1 고속 셀 라이브러리(101)의 각각의 셀에 대하여, 셀 프레임 확대 공정(102)이 실행되며, 도 4에서 도시된 바와 같이 확대된 셀 프레임인 제2 셀 경계(206)가 생성된다. 셀 프레임 확대 공정이 수행된 각 셀은 제2 고속 셀 라이브러리(103)에 기억된다. 셀 프레임 확대 공정(102)에서, 셀의 제1 셀 경계(205)는 4방향, 즉 상하좌우로 확대되어, 제2 셀 경계(206)를 생성한다. 여기서, 확대 치수는 상이한 특성을 갖는 트랜지스터가 확산 공정을 통해 개별적으로 제조되는 경우에 필요한 마스크 마진 이상의 치수이다. 4방향의 모든 치수는 동일한 치수이거나, 상하 방향의 치수는 제1 치수이고, 좌우 방향의 치수는 제2 치수라는 것이 채택될 수 있다. 따라서, 도 4에 도시된 바와 같이, 제2 셀 경계(206)는 마스크 마진을 고려할 때, 웰 패턴을 포함하여 셀 내부에 속하는 모든 다각형 패턴을 포함하도록 생성된다.

다음으로, 배치 단계는 제2 고속 셀 라이브러리(103), 저 누설 셀 라이브러리(104), 네트 리스트(105), 타이밍 제약(106) 및 플로어 플랜 데이터(107)를 이용하여 배치 수단(108)에 의해 실행된다. 마지막으로, 하나의(whole) 칩에 대한 레이아웃 데이터(109)가 생성된다.

도 5는 배치 수단(108)에 의해 실행된 배치 단계의 흐름도이다. 우선, 단계 301에서, 배치 수단(108)은 회로 접속이 기술된 네트 리스트(105), 타이밍 제약(106)으로부터 획득된 타이밍 정보 및 플로어 플랜 데이터(107)로부터 획득된 배치의 혼잡도를 포함하는 제약 정보에 기초하여 셀을 개략적으로 배치한다. 다음으로, 단계 302에서, 개략적으로 배치된 각 셀의 최외각 셀 경계가, 즉, 저 누설 셀 라이브러리(104)에 포함된 저 누설 셀의 제1 셀 경계 및 제2 고속 셀 라이브러리(103)에 포함된 고속 셀의 제2 셀 경계가 중첩되었는 지의 여부가 판단된다. 여기서, 중첩되는 셀 경계가 존재하지 않는 경우에, 공정은 단계 305로 진행된다. 중첩되는 셀 경계가 존재하는 경우에, 공정은 단계 303으로 진행되며, 관련 셀은 최외각 셀 경계가 중첩되지 않는 배치 가능 위치 근처로 이동된다.

다음으로, 단계 304에서, 모든 셀이 검사되었는 지의 여부가 판단된다. 모든 셀이 검사된 것으로 판단되는 경우, 공정은 단계 305로 진행되며, 요구 타이밍 제약이 만족되는 지의 여부에 대한 확인이 실행된다. 여기서, 요구 타이밍 제약의 확인은 배치 단계에서 배선 길이를 추정하여 생성될 신호 지연을 계산함으로써 만족된다는 것을 확인하는 것을 의미한다. 타이밍 제약의 확인이 셀들 사이의 배선 후에 실행되는 경우에, 자동 배선의 긴 공정 시간으로 인해 피드백이 지연된다. 따라서, 타이밍 제약이 만족되는 지의 여부는 설계의 초기 단계인 배치 단계에서 판단된다. 단계 304에서 검사되지 않은 셀이 남아있는 경우, 공정은 단계 302로 진행된다.

지금까지 기술된 단계가 완료된 후에, 시스템에 필요한 타이밍 제약이 만족되는 지의 여부가 단계 305에서 판단된다. 타이밍 제약이 만족되지 않는 경우, 공정은 단계 306으로 진행되어 타이밍 최적화 306를 수행한 후 단계 302로 진행된다. 요구 타이밍 제약이 단계 305에서 만족되는 경우, 배치 단계는 종료된다.

지금까지 설명된 흐름도를 통해 얻어진 반도체 집적 회로에서의 셀 배치의 패턴도는 도 6에 도시되어 있다. 도 6에서, 저 누설 셀 경계(402)는 저 누설 셀의 제1 셀 경계이며, 고속 셀 경계(403)는 고속 셀의 제1 셀 경계이며, 고속 셀 경계(404)는 고속 셀의 제2 셀 경계이다. 도 6에서 도시된 바와 같이, 고속 셀은 고속 셀이 저 누설 셀로 둘러싸인 형태로 저 누설 셀과 혼재되어 배치되며, 확산 공정에 필요한 마스크 마진 이상의 간격이 고속 셀과 저 누설 셀 간에 확보된다.

제1 실시예에서, 제2 셀 경계(404)는 모든 고속 셀에서 제공되며, 이 제2 셀 경계는 최외각 셀 경계로서 설정된다. 따라서, 고속 셀 역시 서로 간의 간격을 유지하도록 배치된다. 반대로, 본 발명의 제2 실시예는 인접한 셀들 모두가 저 누설 셀 또는 고속 셀인 경우에 제1 셀 경계가 서로 접촉될 수 있도록 인접 셀이 배치되는 것을 허용한다. 이는 셀이 고 밀도로 배치될 수 있는 설계 방법을 제공한다.

도 7은 본 발명의 제2 실시예의 설계 장치 구성도이다. 본 실시예에서, 물리 라이브러리(501), 논리 라이브러리(502), 전술한 라이브러리들을 이용하여 기술 된 접속 기술 네트 리스트(503), 배치 가능 영역을 나타내는 플로어 플랜(504) 및 회로의 동작 타이밍을 정의하는 타이밍 제약(505)은 배치 수단(500)에 입력되어, 칩 레이아웃 데이터(510)를 생성한다.

도 9에서 도시된 바와 같이, 물리 라이브러리(602)(즉, 도 7에서의 물리 라이브러리(501))는 셀들 간의 중첩 상태를 검출하기 위하여, 전력 단자, 신호 단자 등의 물리적 형태의 데이터 이외에 제1 셀 경계 데이터(607) 및 제2 셀 경계 데이터(608)를 기억한다. 즉, 본 실시예에서, 내부에 전력 단자, 접지 단자, 입력 단자 및 출력 단자를 포함하는 셀 프레임을 나타내는 제1 셀 경계 및 4방향으로 제1 셀 경계를 확대함으로써 획득되어, 물리 라이브러리에 기억되는 제2 셀 경계를 갖도록 셀이 생성되는 것으로 가정된다. 여기서, 셀 프레임은 다각형 패턴의 트랜지스터, 배선(도 9에서 미도시) 및 단자들을 포함하는 것으로 정의된다. 예를 들어, 본 실시예에서 채택된 셀은 오리지날 셀 프레임(즉, 제1 셀 경계(607))을 확대함으로써 얻어진 제2 셀 경계(608)를 미도시된 기본 라이브러리(이하, "기본 물리 라이브러리"라 함)에 기억된 셀에 부가함으로써 생성되어 물리 라이브러리(602)에 기억될 수 있다. 논리 라이브러리(601)(즉, 도 7의 논리 라이브러리(502))는 셀의 동작을 나타내는 기능, 타이밍, 전력 소비 등을 설명하고, 또한 셀을 구성하는 트랜지스터의 특성을 구별하기 위한 셀 속성을 기술한다. 도 9에서, 도면 부호 603, 604, 605 및 606이 전력 단자, 접지 단자, 신호 단자 및 웰 영역을 각각 표시하는 패턴을 나타내는 것임을 주지하여야 한다.

도 8은 제2 실시예의 배치 수단(500)에 의한 배치 공정의 흐름도이다. 개략 배치 단계 506에서, 네트 리스트(503)를 구성하는 셀은 네트 리스트(503)에서 기술된 접속 정보, 타이밍 제약(505)으로부터 획득된 타이밍 정보 및 플로어 플랜(504)으로부터 획득된 혼잡도를 포함하는 제약 정보에 기초하여 개략적으로 배치된다. 이에 따라, 상세(detailed) 배치 단계 507에서, 인접한 셀들에서 프레임 셀들이 중첩되는 경우, 중첩이 제거되도록 셀들이 이동된다. 단계 508에서, 요구 타이밍 제약이 만족되는 지의 여부가 판단된다. 타이밍 제약이 단계 508에서 만족되는 것으로 판단된 경우, 칩 레이아웃 데이터(510)가 생성된다. 요구 타이밍이 단계 508에서 만족되지 않는 경우, 공정은 단계 509로 진행되어 셀의 이동에 의한 배치 개선 및 고속으로 동작하는 셀을 위한 셀의 교체에 의한 타이밍 최적화를 수행한 후, 단계 507로 진행된다.

상세 배치를 위한 단계 507에서의 중첩 판단에 있어서, 상이한 속성을 갖는 셀들 간의 인접성에 대한 중첩 판단 및 동일한 속성을 갖는 셀들 간의 인접성에 대한 중첩 판단에 상이한 기준이 적용된다. 이로 인해, 상이한 속성을 갖는 셀들 간에 요구되는 간격을 만족시키는 것이 가능해진다.

다음으로, 도 9 내지 13을 이용하여, 본 발명의 제2 실시예가 상세히 설명될 것이다. 도 9에서, 셀의 논리적 속성인 기능, 타이밍 및 전력의 설명 이외에, 논리 라이브러리(601)에 기억된 각 셀에서, 셀을 구성하는 트랜지스터의 특성 타입에 대응하는 특성의 셀 속성이 설명된다. 특성의 셀 속성은 셀이 고속 셀인지 아니면 저 누설 셀인지 등에 관한 정보를 포함하며, 셀 내에서 동일한 논리 기능 및 동일한 물리 레이아웃을 갖지만 상이한 특성을 갖는 셀들을 구별하기 위해 사용된다.

물리 라이브러리(602)에서, 단자 다이어그램에 관한 물리 정보 및 셀에 포함된 전력 단자, 접지 단자, 입력 단자 및 출력 단자의 물리 정보가 기억된다. 아울러, 제1 실시예의 도 4와 유사하게, 물리 라이브러리(602)에 기억된 모든 셀은 각각 오리지날 셀 프레임을 나타내는 제1 셀 경계(607) 및 확대된 셀 경계(608)를 갖는다. 여기서, 제1 셀 경계(607)는 인접한 셀이 동일한 셀 속성을 갖는 경우에 셀 프레임들 간의 중첩을 판단하기 위해 사용되며, 제2 셀 경계(608)는 인접 셀이 상이한 셀 속성을 갖는 경우에 중첩을 판단하기 위해 사용된다. 물리 라이브러리(602)에 기억된 셀은 제1 실시예와 유사하게, 기본 물리 라이브러리(미도시)에 기억된 셀에 셀 프레임 확대 공정을 적용함으로써 생성될 수 있다. 즉, 오리지날 셀 프레임(즉, 제1 셀 경계(607))을 확대함으로써 획득된 제2 셀 경계(608)는 기본 물리 라이브러리에 기억된 셀에 부가되어 물리 라이브러리(602)에 기억될 수 있다.

도 8의 단계 507의 상세 배치는 도 10을 이용하여 상세히 설명될 것이다. 우선, 단계 701에서, 인접 셀 중 하나의 셀의 제2 셀 경계가 다른 셀의 제2 셀 경계를 침범하여 중첩을 초래하는 부분이 존재하는 지의 여부가 검사된다. 제2 셀 경계의 중첩 부분이 존재하는 경우, 상세 배치를 위한 단계 507은 종료된다. 제2 셀 경계의 중첩이 존재하는 경우, 공정은 단계 703으로 진행되며, 중첩 셀의 셀 속성이 동일한 지의 여부가 판단된다. 중첩 셀이 동일한 셀 속성을 갖는 셀인 경우, 공정은 단계 704로 진행되며, 하나의 셀의 제1 셀 경계가 다른 셀의 제1 셀 경계를 침범하여 제2 셀 경계의 중첩 부분에서 중첩이 초래되는 부분이 존재하는 지의 여 부가 검사된다. 여기서, 제1 셀 경계의 중첩이 존재하는 경우, 공정은 단계 705로 진행되고, 인접한 적어도 하나의 셀을 이동시킴으로써 제1 셀 경계의 중첩이 제거된다. 단계 704에서 제1 셀 경계의 중첩이 존재하지 않는 경우, 공정은 단계 707로 진행된다.

단계 703에서 중첩 셀의 셀 속성이 동일하지 않은 경우, 공정은 단계 706으로 진행되며, 인접한 적어도 하나의 셀을 이동시킴으로써 제2 셀 경계의 중첩이 제거된다. 단계 707에서, 모든 셀이 검사되었는 지의 여부가 판단된다. 일부 셀이 검사되지 않은 경우, 공정은 단계 701로 복귀하며, 단계 701에서 단계 706는 모든 셀의 원치 않는 중첩이 제거될 때까지 반복된다.

본 실시예에서 얻어진 반도체 집적 회로에서의 셀 배치는 도 11, 12 및 13을 참조하여 설명될 것이다. 도 11은 동일한 셀 속성을 갖는 셀들이 인접한 경우의 레이아웃이다. 제1 저 누설 셀의 제1 셀 경계(801) 및 제2 저 누설 셀의 제1 셀 경계(803)가 서로 접촉하여 배치된다. 따라서, 제1 저 누설 셀의 제2 셀 경계(802)와 제2 저 누설 셀의 제2 셀 경계(804)가 중첩된다. 동일한 셀 속성을 갖는 셀이 인접하게 배치되는 경우에, 도 11에 도시된 배치가 허용된다.

도 12는 상이한 셀 속성을 갖는 셀이 인접한 경우의 레이아웃이다. 고속 셀의 제2 셀 경계(903)와 저 누설 셀의 제2 셀 경계(905)가 서로 접촉하여 배치된다. 상기 배치에 의해, 확산 공정에서 요구되는 마스크 마진에 기초하여 정의된 간격 이상의 간격(901)은 고속 셀의 오리지날 셀 프레임인 제1 셀 경계(902)와 저 누설 셀의 오리지날 셀 프레임인 제1 셀 경계(904) 사이에 확보된다.

도 13은 제2 실시예에 의해 구현된 셀 배치의 개략도이다. 도 13에서, 저 누설 셀의 제1 셀 경계(1001)와 고속 셀의 제1 셀 경계(1002) 간의 간격으로서, 확산 공정에 필요한 마스크 마진에 기초하여 정의된 간격 이상의 간격이 확보되는 데, 이는 저 누설 셀의 제2 셀 경계(1003) 및 고속 셀의 제2 셀 경계(1004)가 존재하기 때문이다. 전술한 바와 같이, 제2 실시예의 설계 방법은 저 누설 셀 및 고속 셀 등의 상이한 셀 속성을 갖는 셀의 혼재 배치가 구현될 수 있다는 점에서 제1 실시예의 설계 방법과 동일하다. 이외에, 제2 실시예의 설계 방법에서, 상이한 셀 속성을 갖는 셀이 인접한 부분에서, 마스크 마진에 기초하여 정의된 간격은 각 셀의 오리지날 셀 프레임들 간의 간격으로서 확보될 수 있다. 동일한 셀 속성을 갖는 셀이 인접한 부분에서, 각 셀의 오리지날 셀 프레임이 서로 접촉될 수 있도록 셀들이 배치될 수 있다. 따라서, 제2 실시예의 설계 방법은 제1 실시예의 설계 방법에 비해 셀을 고 밀도로 배치할 수 있다.

다음으로, 도 14 및 15를 참조하여, 본 발명의 제3 실시예가 설명될 것이다. 도 14는 본 발명의 제3 실시예의 설계 흐름도이다. 도 14의 단계 1106, 1107, 1108, 1109 및 1110은 배치 수단(미도시)에 의해 실행된다. 제3 실시예는 도 7의 배치 수단(500)과 유사하게 상세 배치가 수행된 후에 슬릿 매립(slit filling) 단계 1110가 수행된다는 점에서 도 8의 제2 실시예와 상이하다.

슬릿 매립 단계 1110는 도 15를 참조로 상세히 설명될 것이다. 동일한 셀 속성을 갖는 셀이 상세 배치를 위해 단계 1107에서 인접하게 배치될 때, 배치 결과(1201)에서 도시되는 바와 같이, 제2 셀 경계가 가로 방향으로 중첩될 수 있지 만, 제1 셀 경계가 서로 접촉되지 않을 수 있도록 셀들이 배치되는 경우가 있다. 여기서, 가로 방향은 도 9에 도시된 전력 단자(603) 또는 접지 단자(604)가 연장되는 방향을 의미한다. 디자인 룰에서 정의된 특정 폭보다 좁은 폭을 갖는 슬릿이 디자인 룰을 위반하기 때문에, 슬릿 폭과 동일한 폭을 갖는 매립 셀(1202)은 매립 셀 배치 단계(1211)를 실행함으로써 슬릿을 매립하도록 준비되어 배치된다. 전술한 상세 배치와 유사하게, 매립 셀에 셀 속성도 부가함으로써, 슬릿 매립 공정 후에 동일한 셀 속성을 갖는 매립 셀만이 데이터(1203)에 도시된 바와 같은 관련 영역에 배치된다.

특히, 도 15에 도시된 바와 같이, 제1 저 누설 셀의 제2 셀 경계(1206) 및 제2 저 누설 셀의 제2 셀 경계(1208)가 중첩되지만, 제1 저 누설 셀의 제1 셀 경계(1205)와 제2 저 누설 셀의 제1 셀 경계(1207)는 서로 접촉되지 않는다. 따라서, 슬릿(1204)이 존재한다. 이 슬릿을 매립하기 위하여, 슬릿 매립 데이터(1209)와 매립 셀의 제2 경계(1210)를 갖는 매립 셀(1202)이 준비된다. 매립 셀 배치 단계(1211)를 수행함으로써, 슬릿 매립 공정 이후에 데이터(1203)가 얻어지며, 슬롯(1204)은 매립 셀(1202)로 매립된다.

전술한 바에 따르면, 고속 셀 및 저 누설 셀 등의 상이한 셀 속성을 갖는 셀들이 서로 혼재하여 배치된다. 아울러, 동일한 셀 속성을 갖는 셀들이 인접하여 배치되는 경우에, 고 밀도의 셀 배치는 제2 셀 경계의 중첩을 허용함으로써 구현될 수 있으며, 슬릿의 발생으로 인한 디자인 룰의 위반이 제거될 수 있다.

상세히 전술된 설계 방법은 컴퓨터에서 각 절차를 수행하기 위한 컴퓨터 프 로그램일 수도 있다. 아울러, 설계 방법은 설계 방법의 컴퓨터 프로그램을 실행하기 위한 장치, 예를 들어, 메모리, 연산 장치, 데이터 버스 등이 장착되고, 반도체 집적 회로의 자동 레이아웃을 수행하는 설계 장치로서 구현될 수 있다.

본 발명을 채택함으로써 각 타입의 셀에 대해 상이한 특성을 갖는 트랜지스터들로 구성된 복수 타입의 셀, 예를 들어, 고속 셀 및 저 누설 셀이 컴퓨터를 이용한 자동 레이아웃에 의해 혼재하여 배치되는 반도체 집적 회로를 구현하는 것이 가능해진다. 따라서, 고속 동작 및 저 누설 전력 모두를 갖는 반도체 집적 회로가 단시간 내에 개발될 수 있다.

Claims

각 타입의 셀에 대해 상이한 특성을 갖는 트랜지스터들을 이용하여 구성된 복수 타입의 셀들을 갖는 반도체 집적 회로 설계 방법에 있어서,

복수 타입의 셀들 중 적어도 일 타입의 셀을 다각형 패턴의 트랜지스터, 상기 트랜지스터들 간의 배선들 및 단자들을 포함하여 정의된 셀 프레임을 나타내는 제1 셀 경계 및 4 방향으로 상기 제1 셀 경계를 확대함으로써 얻어진 제2 셀 경계를 갖는 셀로서 생성하는 단계; 및

상이한 타입의 셀들의 최외각 셀 경계들이 서로 중첩되지 않도록 상기 셀들을 배치하는 단계

를 포함하는 방법.
제1항에 있어서, 상기 셀 배치 단계는

네트 리스트(netlist)와 제약 정보에 기초하여 상기 셀들의 개략(coarse) 배치를 수행하는 단계; 및

상기 개략 배치의 결과로서 최외각 셀 경계들이 중첩되는 셀들이 존재하는 경우, 관련 셀들 중 적어도 하나를 이동시킴으로써 중첩을 제거하는 단계

를 포함하는 방법.
제2항에 있어서,

상기 제2 셀 경계를 갖는 상기 셀은 고속 트랜지스터를 이용하여 구성된 고속 셀인 방법.
제1항에 있어서,

상기 복수 타입의 셀들은 단일의 논리 라이브러리에 기억되지만 셀 속성에 따라 구별되는 방법.
제4항에 있어서,

상기 셀 속성에 따라 제2 셀 경계가 정의되는 셀이 생성되어 물리 라이브러리에 기억되는 방법.
제5항에 있어서, 상기 셀들의 배치 단계는

상기 네트 리스트와 상기 제약 정보에 기초하여 상기 제1 셀 경계 및 상기 제2 셀 경계를 각각 갖는 상기 복수의 셀들을 개략적으로 배치하는 단계;

상기 동일한 셀 속성을 가지며 제1 셀 경계가 중첩되는 셀들이 존재하는 경우, 상기 관련 셀들 중 적어도 하나를 이동시킴으로써 상기 제1 셀 경계들의 중첩을 제거하는 단계; 및

상이한 셀 속성을 가지며 제2 셀 경계가 중첩되는 셀들이 존재하는 경우, 상기 관련 셀들 중 적어도 하나를 이동시킴으로써 상기 제2 셀 경계들의 중첩을 제거하는 단계

를 포함하는 방법.
제6항에 있어서,

상기 셀들의 배치 단계에서, 상기 셀들의 가로 방향으로 서로 접촉되지 않고 선정된 값 이하의 셀 간격만큼 서로 이격되도록 상기 동일한 셀 속성을 갖는 셀들이 배치되는 경우, 상기 셀 간격에 맞는 폭과 상기 동일한 셀 속성을 갖는 매립(fill) 셀이 삽입되어 배치되는 방법.
각 타입의 셀에 대해 상이한 특성을 갖는 트랜지스터들을 이용하여 구성된 복수 타입의 셀들을 갖는 반도체 집적 회로 설계 장치에 있어서,

상기 복수 타입의 셀들이 기억되지만 서로 구별되는 셀 속성을 가지며, 상기 셀 속성에 대응하는 셀 프레임들을 나타내는 제1 셀 경계들 및 4 방향으로 상기 제1 셀 경계들을 확대함으로써 얻어진 제2 셀 경계들을 갖는 셀 라이브러리; 및

상기 라이브러리에 기억된 셀 데이터를 이용하여 상기 셀들의 배치를 수행하기 위해 네트 리스트 및 제약 정보를 입력하는 기능; 상기 동일한 셀 속성을 가지며 상기 제1 셀 경계들이 중첩되는 셀들이 존재하는 경우, 관련 셀들 중 적어도 하나를 이동시킴으로써 상기 제1 셀 경계들의 중첩을 제거하는 기능; 및 상이한 셀 속성을 가지며 상기 제2 셀 경계들이 중첩되는 셀들이 존재하는 경우, 상기 관련 셀들 중 적어도 하나를 이동시킴으로써 상기 제2 셀 경계들의 중첩을 제거하는 기능을 갖는 배치 수단

을 포함하는 반도체 집적 회로 설계 장치.
제8항에 있어서,

상기 배치 수단은 상기 셀들의 가로 방향으로 서로 접촉되지 않고 선정된 값 이하의 셀 간격만큼 서로 이격되도록 상기 동일한 셀 속성을 갖는 상기 셀들이 배치되는 경우, 상기 셀 간격에 맞는 폭과 상기 동일한 셀 속성을 갖는 매립 셀이 삽입되어 배치되는 기능을 더 포함하는 반도체 집적 회로 설계 장치.
반도체 집적 회로에 있어서,

적어도 하나의 제1 트랜지스터를 각각 포함하는 적어도 하나의 제1 셀; 및

적어도 하나의 제2 트랜지스터를 각각 포함하는 적어도 하나의 제2 셀을 포함하되,

상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 상이한 특성을 가지며,

상기 제1 셀 및 상기 제2 셀은 선정된 간격 이상의 간격을 유지하면서 서로 이격되며,

상기 제1 셀 및 상기 제2 셀은 혼재되어 배치되는 반도체 집적 회로.
제10항에 있어서,

상기 선정된 간격은 확산 공정에서 요구되는 마스크 마진에 기초하여 정의되는 반도체 집적 회로.
제10항에 있어서,

상기 제1 셀은 저 누설 트랜지스터로 구성된 저 누설 셀이며, 상기 제2 셀은 고속 트랜지스터로 구성된 고속 셀인 반도체 집적 회로.