KR100564607B1 - 태퍼드 ｌｉｏ 센스 앰프를 사용하는 반도체 메모리 장치 - Google Patents

태퍼드 ｌｉｏ 센스 앰프를 사용하는 반도체 메모리 장치 Download PDF

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Abstract

서브뱅크의 적절한 배열 및 각 서브뱅크에 위치하며 서로 다른 구동능력을 가지는 적어도 2종류 이상의 LIO 센스 앰프를 이용하여 소비하는 전류를 최적화시키는 반도체 메모리장치를 개시한다. 상기 반도체 메모리장치는, LIO 센스 앰프의 구동능력을, GIO 센스 앰프와 가까운 곳에 위치하는가 또는 먼 곳에 위치하는가에 따라 태퍼링(tapering)하여 배치시킨다. 즉, GIO 센스 앰프로부터 멀리 배치되는 LIO 센스 앰프의 구동능력을 상대적으로 크게 한다.

Description

태퍼드 ＬＩＯ 센스 앰프를 사용하는 반도체 메모리 장치{A semiconductor memory device using tapered Local Input Output sense amplifier}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래에 사용 중인 반도체 메모리 장치의 DRAM 코어(core)를 나타내는 다이어그램이다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
도 4는 본 발명의 제3 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
도 5는 본 발명의 제4 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 태퍼드(tapered) LIO 센스 앰프를 사용한 메모리 구조에 관한 것이다.
도 1은 종래에 사용 중인 반도체 메모리 장치의 DRAM 코어(core)를 나타내는 다이어그램이다.
도 1을 참조하면, 복수 개의 뱅크를 구비하는 종래에 사용 중인 DRAM 코어(100)에 있어서, 뱅크 0-2(101)의 셀 데이터 및 뱅크 2-1(102)의 셀 데이터를 읽어들이는 경우의 경로를 알 수 있다.
반도체 메모리 장치의 메모리 셀로부터 1개 또는 복수 개의 데이터를 읽어내어 출력하기 위해서는, 먼저 비트라인 센스앰프에서 셀에 저장된 데이터를 증폭시켜야 한다. 상기 비트라인 센스앰프에서 증폭된 데이터는, CSL(Column Selection Line) 스위치를 통하여 LIO 버스(bus)로 전송되며, LIO 버스에 연결된 LIO 센스앰프에서 다시 증폭되어 GIO(Global Input Output) 버스로 전송된다. 일반적인 DRAM 코어 구조(core architecture)에서는 모두 동일한 라인구동능력을 가지는 LIO 센스 앰프로 GIO 버스를 구동시킨다.
외부에서 메모리 셀에 저장된 데이터를 읽으려고 하는 경우, 뱅크 0-2(101)의 셀 데이터는 GIO 버스의 처음부터 시작하여 GIO 버스의 전체라인을 통과한 후 GIO 센스 앰프(GIO S/A)로 전달되어야 한다. 그러나 뱅크 2-1(102)의 셀 데이터는 GIO 버스의 중간에서부터 시작하여 GIO 버스의 일부라인을 통과한 후 GIO 센스 앰프(GIO S/A)에 전달되면 된다. 즉, 뱅크 0-2(102)의 데이터가 GIO 센스 앰프(GIO S/A)까지 도달되는 경로는 뱅크 2-1(102)의 데이터가 GIO 센스 앰프(GIO S/A)까지 도달되는 경로에 비하여 길다.
상기와 같은 조건에서 셀의 데이터를 증폭하여 GIO 버스에 데이터를 전송하는 동일한 라인구동능력을 가지는 LIO 센스 앰프를 사용한다고 가정한다.
셀에 저장된 데이터를 읽는데 소요되는 시간은, 데이터의 전송경로인 GIO 버스의 라인저항(line resistance)과 라인커패시턴스(line capacitance)의 곱의 함수로 표현된다. 따라서 전송경로가 길면 길수록 라인저항 및 라인커패시턴스가 상대적으로 증가하기 때문에, 해당 데이터를 출력시키는데 많은 시간이 들게 된다. 상기의 사실을 기초로 하면, 뱅크 0-2의 셀 데이터를 읽는데 소요되는 시간은 뱅크 2-1의 경우에 비하여 길게 될 것이 분명하다. 마찬가지로, 뱅크 1-2, 2-2 및 3-2의 셀 데이터를 읽는데 소요되는 시간은 각각 뱅크 3-1, 0-1 및 1-1의 셀 데이터를 읽는데 소요되는 시간에 비해 길게 된다.
이러한 차이를 없애기 위하여 LIO 센스 앰프의 구동능력을 셀의 데이터가 전송되는 경로 중 최장경로를 감안하여 설계하는 방법이 적용될 수 있다. 그러나 구동능력이 뛰어난 앰프를 반도체 칩에서 구현하기 위해서는, 일반적으로 앰프가 차지하는 칩의 면적 특히, 출력 구동부분에 해당하는 트랜지스터의 사이즈가 커져야 한다. 상기 앰프는 소비전력도 더불어 증가할 수밖에 없으므로 소형화 및 저소비전력을 추구하는 현재의 기술추세에는 일치하지 않게 되는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는, 서브뱅크의 적절한 배열 및 각 서브뱅크에 위치하며 서로 다른 구동능력을 가지는 적어도 2종류 이상의 LIO 센스 앰프 를 이용하여 소비하는 전류를 최적화시키는 반도체 메모리장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면에 따른 반도체 메모리장치는, 각각 2개의 서브 뱅크를 구비하는 복수 개의 뱅크; 상기 서브 뱅크의 메모리 셀에 저장된 데이터를 센스(sense)하고 증폭(amplify)하며, 상기 서브 뱅크에 설치된 LIO 센스 앰프들; 및 상기 LIO 센스 앰프의 출력을 센스하고 증폭하며, 상기 복수 개의 뱅크들 사이에 설치된 GIO 센스 앰프들을 구비한다.
상기 각각의 서브 뱅크는, 배열되는 뱅크들의 중심을 기준으로 서로 대각선 방향으로 위치하며, 그 중 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 멀리 위치하고, 다른 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 가깝게 위치하며,
상기 LIO 센스 앰프는, 상기 GIO 센스 앰프로부터 멀리 위치하는 서브뱅크에 설치된 LIO 센스앰프의 구동능력이 상기 GIO 센스 앰프로부터 가깝게 위치하는 서브뱅크에 설치된 LIO 센스 앰프의 구동능력에 비하여 크며, 동일한 서브뱅크 내에서는 같은 구동능력을 갖도록 고안되어 있다.
상기 복수 개의 뱅크는, 4개의 뱅크를 가정할 때,
상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제1뱅크의 제2서브뱅크, 상기 제1뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제1뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제3뱅크의 제1서브뱅크, 상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제2뱅크의 제2서브뱅크, 상기 제2뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제2뱅크의 제2서브뱅크와 상 기 GIO 센스앰프를 공유하는 제4뱅크의 제1서브뱅크, 상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제4뱅크의 제2서브뱅크, 상기 제4뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제4뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제2뱅크의 제1서브뱅크, 상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제3뱅크의 제2서브뱅크 및 상기 제3뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제3뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제1뱅크의 제1서브뱅크를 구비하며,
상기 제1뱅크의 제2서브뱅크 및 상기 제3뱅크의 제1서브뱅크는 상기 제1뱅크의 제1서브뱅크 및 상기 제3뱅크의 제2서브뱅크와 서로 대각선 방향에 위치하고, 상기 제2뱅크의 제1서브뱅크 및 상기 제4뱅크의 제2서브뱅크는 상기 제2뱅크의 제2서브뱅크 및 상기 제4뱅크의 제1서브뱅크는 서로 대각선 방향에 위치하는 것이 바람직하다.
상기 LIO 센스 앰프는, 구동능력이 서로 다른 적어도 2 종류 이상의 LIO 센스 앰프로서 구현되며, 동일한 서브뱅크 내에서 상기 GIO 센스앰프로부터 멀리 위치할수록 구동능력이 크게 설계되는 것도 본 발명의 특징 중의 하나이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 면에 따른 반도체 메모리장치는, 각각 2개의 서브 뱅크로 구성되는 복수 개의 뱅크; 상기 서브 뱅크의 메모리 셀에 저장된 데이터를 센스하고 증폭하며, 상기 서브 뱅크에 설치된 LIO 센스 앰프들; 및 상기 LIO 센스 앰프의 출력을 센스하고 증폭하며, 상기 복수 개의 뱅크들 사이에 설치된 GIO 센스 앰프들을 구비한다.
상기 각각의 서브 뱅크는, 배열되는 뱅크들을 기준으로 동일한 행 또는 동일한 열에 위치하며 상기 행 또는 열 내에서 서로 대각선방향으로 위치하고, 그 중에서 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 멀리 위치하고, 다른 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 가깝게 위치하며,
상기 LIO 센스 앰프는, 상기 GIO 센스 앰프로부터 멀리 위치 있는 서브뱅크에 설치된 LIO 센스앰프의 구동능력이 상기 GIO 센스 앰프로부터 가깝게 위치하는 서브뱅크에 설치된 LIO 센스 앰프의 구동능력에 비하여 크며, 동일한 서브뱅크 내에서는 같은 구동능력을 갖도록 고안되어 있다.
상기 복수 개의 뱅크는, 4개의 뱅크를 가정할 때,
상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제1뱅크의 제2서브뱅크, 상기 제1뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제1뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제3뱅크의 제1서브뱅크, 상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제3뱅크의 제2서브뱅크, 상기 제3뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제3뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제1뱅크의 제1서브뱅크, 상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제4뱅크의 제2서브뱅크, 상기 제4뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제4뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제2뱅크의 제1서브뱅크, 상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제2뱅크의 제2서브뱅크 및 상기 제2뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제2뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제4뱅크의 제1서브뱅크를 구비하며,
상기 제1뱅크의 제2서브뱅크 및 상기 제3뱅크의 제1서브뱅크는 상기 제3뱅크의 제2서브뱅크 및 상기 제1뱅크의 제1서브뱅크는 서로 마주보며 배열되고, 상기 제2뱅크의 제1서브뱅크 및 상기 제4뱅크의 제2서브뱅크는 상기 제4뱅크의 제1서브뱅크 및 상기 제2뱅크의 제2서브뱅크는 서로 마주보며 배열되고,
상기 제1뱅크의 제1서브뱅크 및 상기 제1뱅크의 제2서브뱅크, 상기 제2뱅크의 제1서브뱅크 및 상기 제2뱅크의 제2서브뱅크, 상기 제3뱅크의 제1서브뱅크 및 상기 제3뱅크의 제2서브뱅크, 상기 제4뱅크의 제1서브뱅크 및 상기 제4뱅크의 제2서브뱅크는 서로 마주보는 면의 중심을 기준으로 대각선 방향에 위치하도록 설계되는 것이 바람직하다.
상기 LIO 센스 앰프는, 구동능력이 서로 다른 적어도 2 종류 이상의 LIO 센스 앰프로서 구현되며, 동일한 서브뱅크 내에서 상기 GIO 센스앰프로부터 멀리 위치할수록 구동능력이 크게되도록 설계되도록 하는 것이 본 발명의 또 다른 특징이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
도 2를 참조하면, 상기 반도체 메모리 장치(200)는, 4개의 뱅크(뱅크1 내지 뱅크4)를 구비하며, 각각의 뱅크는 2개씩의 서브 뱅크를 구비한다.
제1뱅크(뱅크1)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제1뱅크의 제1서브뱅크(뱅크1-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제1뱅크의 제2서브뱅크(뱅크1-2)를 구비한다.
제2뱅크(뱅크2)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제2뱅크의 제1서브뱅크(뱅크2-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제2뱅크의 제2서브뱅크(뱅크2-2)를 구비한다.
제3뱅크(뱅크3)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제3뱅크의 제1서브뱅크(뱅크3-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제3뱅크의 제2서브뱅크(뱅크3-2)를 구비한다.
제4뱅크(뱅크4)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제4뱅크의 제4서브뱅크(뱅크4-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제4뱅크의 제2서브뱅크(뱅크4-2)를 구비한다.
하나의 뱅크를 구성하는 2개의 서브뱅크들의 배치는, 각 서브뱅크들이 배열된 구조의 중심을 기준으로 서로 대각선 방향으로 이루어진다. 또한 2개의 서브뱅크 중에서 하나의 서브뱅크는 GIO 센스 앰프를 중심으로 먼 쪽에 배치되고 다른 하나의 서브뱅크는 GIO 센스 앰프를 기준으로 가까운 쪽에 배치되게 하여 전체적으로 셀 데이터를 증폭시키기 위하여 소모되는 전류가 일정한 값을 가지도록 하였다.
여기서, 뱅크의 제1서브뱅크(뱅크1-1 내지 뱅크4-1)에 배치된 LIO 센스 앰프들의 구동능력은 뱅크의 제2서브뱅크(뱅크1-2 내지 뱅크4-2)에 배치된 LIO 센스 앰프들의 구동능력에 비하여 적으며, 동일한 서브뱅크 내에 배치된 LIO 센스 앰프의 구동능력은 동일하다.
도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
도 3을 참조하면, 상기 반도체 메모리 장치는, 4개의 뱅크(뱅크1 내지 뱅크4)를 구비하며, 각각의 뱅크는 2개씩의 서브 뱅크를 구비한다.
제1뱅크(뱅크1)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제1뱅크의 제1서브뱅크(뱅크1-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제1뱅크의 제2서브뱅크(뱅크1-2)를 구비한다.
제2뱅크(뱅크2)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제2뱅크의 제1서브뱅크(뱅크2-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제2뱅크의 제2서브뱅크(뱅크2-2)를 구비한다.
제3뱅크(뱅크3)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제3뱅크의 제1서브뱅크(뱅크3-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제3뱅크의 제2서브뱅크(뱅크3-2)를 구비한다.
제4뱅크(뱅크4)는 GIO 센스 앰프(GIO S/A)로부터 가까운 곳에 배치된 제4뱅크의 제4서브뱅크(뱅크4-1) 및 GIO 센스 앰프(GIO S/A)로부터 먼 곳에 배치된 제4 뱅크의 제2서브뱅크(뱅크4-2)를 구비한다.
하나의 뱅크를 구성하는 2개의 서브뱅크들의 배치는, 각 서브뱅크들이 배열된 구조의 중심을 기준으로 서로 대각선 방향으로 이루어진다. 그러나 도 3에서의 서브뱅크들은, 같은 열(row)에 배열되면서 동시에 열을 기준으로 대각선 방향으로 배치되는 점이 도 2에 도시된 서브뱅크들의 배치와 다르다. 도면을 통하여 예를 들지는 않았지만, 서브뱅크들이, 같은 행(column)에 배열되면서 동시에 행을 기준으로 대각선 방향으로 배치되는 것도 가능하다.
또한 2개의 서브뱅크 중에서 하나의 서브뱅크는 GIO 센스 앰프를 중심으로 먼 쪽에 배치되고 다른 하나의 서브뱅크는 GIO 센스 앰프를 기준으로 가까운 쪽에 배치되게 하여 전체적으로 셀 데이터를 증폭시키기 위하여 소모되는 전류가 일정한 값을 가지도록 하였다.
여기서, 뱅크의 제1서브뱅크(뱅크1-1 내지 뱅크4-1)에 배치된 LIO 센스 앰프들의 구동능력은 뱅크의 제2서브뱅크(뱅크1-2 내지 뱅크4-2)에 배치된 LIO 센스 앰프들의 구동능력에 비하여 적으며, 동일한 서브뱅크 내에 배치된 LIO 센스 앰프의 구동능력은 동일하다.
도 4는 본 발명의 제3 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
도 4를 참조하면, 상기 반도체 메모리장치는, 도 2 에 도시된 각 서브뱅크들을 다시 2개의 2차 서브뱅크로 나눈다는 것을 알 수 있다. 또한 각각의 2차 서브뱅크들에 구현되는 LIO 센스 앰프의 구동능력은, GIO 센스 앰프로부터 먼 쪽에 배치 될수록 구동능력이 상대적으로 크도록 하는 것이 본 발명의 핵심이다.
상기 반도체 메모리장치를 이해하기 위하여, 제1뱅크에 대하여 설명한다. 설명된 부분을 다른 뱅크로 확장하면 본 발명의 내용을 쉽게 이해할 수 있다.
제1뱅크의 제1서브뱅크(뱅크1-1)는 2개의 제1서브뱅크의 2차 서브뱅크(뱅크1-1-1 및 뱅크1-1-2)를 구비한다. 이들 중, GIO 센스 앰프에 가까운 곳에 배치된 제1서브뱅크의 제2차 서브뱅크(뱅크1-1-1)에 구현된 LIO 센스 앰프의 구동능력은, GIO 센스 앰프로부터 먼 쪽에 배치된 제1서브뱅크의 제2차 서브뱅크(뱅크1-1-2)에 구현된 LIO 센스 앰프의 구동능력 보다 적다.
제1뱅크의 제2서브뱅크(뱅크1-2)는 2개의 제2서브뱅크의 2차 서브뱅크(뱅크2-1-1 및 뱅크2-1-2)를 구비한다. 이들 중, GIO 센스 앰프에 가까운 곳에 배치된 제2서브뱅크의 제2차 서브뱅크(뱅크2-1-1)에 구현된 LIO 센스 앰프의 구동능력은, GIO 센스 앰프로부터 먼 쪽에 배치된 제2서브뱅크의 제2차 서브뱅크(뱅크1-2-2)에 구현된 LIO 센스 앰프의 구동능력 보다 적다.
도 5는 본 발명의 제4 실시 예에 따른 반도체 메모리장치의 구조를 나타내는 다이어그램이다.
도 5를 참조하면, 상기 반도체 메모리장치는, 도 3 에 도시된 각 서브뱅크들을 다시 2개의 2차 서브뱅크로 나눈다는 것을 알 수 있다. 또한 각각의 2차 서브뱅크들에 구현되는 LIO 센스 앰프의 구동능력은, GIO 센스 앰프로부터 먼 쪽에 배치될수록 구동능력이 상대적으로 크도록 하였다.
도 5에 대한 설명은, 도 4에 설명한 내용을 참조하면 쉽게 이해 될 수 있다.
본 발명에서는 LIO 센스 앰프의 구동능력을, GIO 센스 앰프와 가까운 곳에 위치하는가 또는 먼 곳에 위치하는가에 따라 태버링(tapering)하여 배치시킨다. 즉, GIO 센스 앰프로부터 멀리 배치되는 LIO 센스 앰프의 구동능력을 상대적으로 크게 한다. 이는 GIO 라인에 프리차지(precharge)된 전하의 소모를 최적화함으로써, 종국적으로는 전류의 소모를 최적화한다. 또한 뱅크의 셀을 배치함에 있어서, 셀들 중의 반은 GIO 라인의 먼 곳에 배치하고, 나머지 반은 GIO 라인의 가까운 곳에 배치하여 항상 LIO 센스 앰프가 소비하는 전류가 일정하도록 한다. 특히, GIO 센스 앰프로부터 멀리 배치되는 서브 뱅크와 가까운 곳에 배치되는 서브 뱅크가 한 번의 읽기(Read) 동작 또는 한 번의 쓰기(Write) 동작 때 동시에 선택되기 때문에, 뱅크 전체로 볼 때 전력의 피크 현상이 발생 되지 않는다. 전력의 피크 현상은, 한 번의 읽기 동작 또는 한 번의 쓰기 동작 때 선택되는 서브 뱅크가 모두 GIO 센스 앰프로부터 멀리 떨어져 있는 경우에 발생한다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치는, 전류의 소비를 최적화 할 수 있으므로, 상기 고안된 반도체 메모리장치를 이용하여 시스템을 개발하는 경우, 최적화되고 일정한 소비전류를 감안한 설계를 할 수 있게 되는 장점이 있다.

Claims (6)

  1. 각각 2개의 서브 뱅크를 구비하는 복수 개의 뱅크;
    상기 서브 뱅크의 메모리 셀에 저장된 데이터를 센스(sense)하고 증폭(amplify)하며, 상기 서브 뱅크에 설치된 LIO 센스 앰프들; 및
    상기 LIO 센스 앰프의 출력을 센스하고 증폭하며, 상기 복수 개의 뱅크들 사이에 설치된 GIO 센스 앰프들을 구비하며,
    상기 각각의 서브 뱅크는,
    배열되는 뱅크들의 중심을 기준으로 서로 대각선 방향으로 위치하며, 그 중 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 멀리 위치하고, 다른 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 가깝게 위치하며, 상기 하나의 서브 뱅크 및 상기 다른 하나의 서브 뱅크는 한 번의 읽기 동작 또는 한 번의 쓰기 동작 때 동시에 선택되고,
    상기 LIO 센스 앰프는,
    상기 GIO 센스 앰프로부터 멀리 위치하는 서브뱅크에 설치된 LIO 센스앰프의 구동능력이 상기 GIO 센스 앰프로부터 가깝게 위치하는 서브뱅크에 설치된 LIO 센스 앰프의 구동능력에 비하여 크며, 동일한 서브뱅크 내에서는 같은 구동능력을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수 개의 뱅크는,
    4개의 뱅크를 가정할 때,
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제1뱅크의 제2서브뱅크;
    상기 제1뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제1뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제3뱅크의 제1서브뱅크;
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제2뱅크의 제2서브뱅크;
    상기 제2뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제2뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제4뱅크의 제1서브뱅크;
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제4뱅크의 제2서브뱅크;
    상기 제4뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제4뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제2뱅크의 제1서브뱅크;
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제3뱅크의 제2서브뱅크; 및
    상기 제3뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제3뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제1뱅크의 제1서브뱅크를 구비하며,
    상기 제1뱅크의 제2서브뱅크 및 상기 제3뱅크의 제1서브뱅크는 상기 제1뱅크의 제1서브뱅크 및 상기 제3뱅크의 제2서브뱅크와 서로 대각선 방향에 위치하고, 상기 제2뱅크의 제1서브뱅크 및 상기 제4뱅크의 제2서브뱅크는 상기 제2뱅크의 제2서브뱅크 및 상기 제4뱅크의 제1서브뱅크는 서로 대각선 방향에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 LIO 센스 앰프는,
    구동능력이 서로 다른 적어도 2 종류 이상의 LIO 센스 앰프로서 구현되며, 동일한 서브뱅크 내에서 상기 GIO 센스앰프로부터 멀리 위치할수록 구동능력이 크게되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 각각 2개의 서브 뱅크로 구성되는 복수 개의 뱅크;
    상기 서브 뱅크의 메모리 셀에 저장된 데이터를 센스하고 증폭하며, 상기 서브 뱅크에 설치된 LIO 센스 앰프들; 및
    상기 LIO 센스 앰프의 출력을 센스하고 증폭하며, 상기 복수 개의 뱅크들 사이에 설치된 GIO 센스 앰프들을 구비하며,
    상기 각각의 서브 뱅크는,
    배열되는 뱅크들을 기준으로 동일한 행 또는 동일한 열에 위치하며 상기 행 또는 열 내에서 서로 대각선방향으로 위치하고, 그 중에서 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 멀리 위치하고, 다른 하나의 서브뱅크는 상기 GIO 센스 앰프로부터 가깝게 위치하며,
    상기 LIO 센스 앰프는,
    상기 GIO 센스 앰프로부터 멀리 위치 있는 서브뱅크에 설치된 LIO 센스앰프의 구동능력이 상기 GIO 센스 앰프로부터 가깝게 위치하는 서브뱅크에 설치된 LIO 센스 앰프의 구동능력에 비하여 크며, 동일한 서브뱅크 내에서는 같은 구동능력을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 복수 개의 뱅크는,
    4개의 뱅크를 가정할 때,
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제1뱅크의 제2서브뱅크;
    상기 제1뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제1뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제3뱅크의 제1서브뱅크;
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제3뱅크의 제2서브뱅크;
    상기 제3뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제3뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제1뱅크의 제1서브뱅크;
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제4뱅크의 제2서브뱅크;
    상기 제4뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제4뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제2뱅크의 제1서브뱅크;
    상기 GIO 센스앰프로부터 멀리 떨어져 위치하는 제2뱅크의 제2서브뱅크; 및
    상기 제2뱅크의 제2서브뱅크 및 상기 GIO 센스 앰프사이에 위치하며, 상기 제2뱅크의 제2서브뱅크와 상기 GIO 센스앰프를 공유하는 제4뱅크의 제1서브뱅크를 구비하며,
    상기 제1뱅크의 제2서브뱅크 및 상기 제3뱅크의 제1서브뱅크는 상기 제3뱅크의 제2서브뱅크 및 상기 제1뱅크의 제1서브뱅크는 서로 마주보며 배열되고, 상기 제2뱅크의 제1서브뱅크 및 상기 제4뱅크의 제2서브뱅크는 상기 제4뱅크의 제1서브뱅크 및 상기 제2뱅크의 제2서브뱅크는 서로 마주보며 배열되고,
    상기 제1뱅크의 제1서브뱅크 및 상기 제1뱅크의 제2서브뱅크, 상기 제2뱅크의 제1서브뱅크 및 상기 제2뱅크의 제2서브뱅크, 상기 제3뱅크의 제1서브뱅크 및 상기 제3뱅크의 제2서브뱅크, 상기 제4뱅크의 제1서브뱅크 및 상기 제4뱅크의 제2서브뱅크는 서로 마주보는 면의 중심을 기준으로 대각선 방향에 위치하는 것을 특 징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 LIO 센스 앰프는,
    구동능력이 서로 다른 적어도 2 종류 이상의 LIO 센스 앰프로서 구현되며, 동일한 서브뱅크 내에서 상기 GIO 센스앰프로부터 멀리 위치할수록 구동능력이 크게되는 것을 특징으로 하는 반도체 메모리 장치.
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