KR100560291B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 반도체 소자의 비트 라인 콘택과 캐패시터의 하부 전극 콘택을 형성하는 랜딩 플러그 폴리실리콘 화학기계적 연마 공정에서, 질화막 스페이서로 둘러싸인 워드 라인이 형성된 반도체 기판 상에 층간 절연막을 형성한 후, 옥사이드용 슬러리를 이용한 제 1 화학기계적 연마 공정으로 층간 절연막을 최소한 질화막 스페이서 위에 어느 정도의 두께가 남도록 연마하고, 층간 절연막에 비트 라인용 콘택홀과 캐패시터의 하부 전극용 콘택홀을 형성하고, 전면에 폴리실리콘층을 형성한 후, 폴리실리콘용 슬러리를 사용한 제 2 화학기계적 연마 공정으로 층간 절연막이 노출되는 시점까지 폴리실리콘층을 연마하고, 옥사이드용 슬러리를 사용한 제 3 화학기계적 연마 공정으로 질화막 스페이서가 노출되는 시점까지 층간 절연막을 연마하여 비트 라인용 콘택 플러그 및 캐패시터의 하부 전극용 콘택 플러그를 형성하므로써, 기존의 화학기계적 연마 공정 시에 발생되는 폴리실리콘 잔류물로 인한 문제를 근본적으로 해결하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관하여 기술된다.

Description

반도체 소자의 콘택 플러그 형성 방법
본 발명은 반도체 소자의 콘택 플러그(contact plug) 형성 방법에 관한 것으로, 특히 반도체 소자의 비트 라인 콘택과 캐패시터의 하부 전극 콘택을 형성하는 랜딩 플러그 폴리실리콘 화학기계적 연마(landing plug polysilicon CMP) 공정을 개선하여 폴리실리콘 잔류물로 인한 문제를 해결하므로써, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관하여 기술된다.
일반적으로, 반도체 소자의 집적도가 높아짐에 따라 비트 라인 또는 캐패시터의 하부 전극을 형성하는 방법으로, 먼저 콘택 플러그를 형성하고 플러그 위에 비트 라인과 캐패시터의 하부 전극을 형성하는 방법이 개발되었다. 콘택 플러그를 형성하기 위해서는 콘택홀을 폴리실리콘으로 매립한 뒤 평탄화와 각 콘택 플러그간의 절연을 위한 에치 백(etchback)이나 화학기계적 연마 공정 등을 거쳐야 하는데, 평탄화 특성과 절연 특성에서 우수한 화학기계적 연마 공정을 주로 사용하고 있다.
256M 급 이상의 소자에서 워드 라인 스페이서(word line spacer)로 질화막을 사용하면 질화막과 층간 절연막으로 사용하는 산화막간의 연마비(polishing rate)의 선택비로 인하여 셀 지역의 질화막 바로 위까지 층간 절연막을 연마할 수 있으며, 질화막과 폴리실리콘간의 연마비의 선택비로 인하여 스페이서의 손상 없이 랜딩 플러그 폴리실리콘(콘택 플러그) 화학기계적 연마 공정을 진행할 수 있다.
기존의 워드 라인 질화막 스페이서를 이용한 랜딩 플러그 폴리실리콘 화학기계적 연마 공정의 순서는 다음과 같다.
먼저, 질화막 스페이서를 연마 정지층(polishing stopper layer)으로 하여 옥사이드용 슬러리(slurry)를 이용하여 층간 절연막(워드 라인과 비트 라인을 절연시켜주는 제 1 층간 절연막)을 질화막 스페이서까지 연마한다. 그런 다음, 비트 라인과 캐패시터의 하부 전극용 콘택을 형성한 뒤 폴리실리콘으로 매립한다. 질화막 스페이서와 층간 절연막에 의하여 폴리실리콘 플러그가 절연될 수 있도록 폴리실리콘용 슬러리를 이용하여 화학기계적 연마 공정을 진행한다.
상기한 기존의 공정을 진행하는 경우 다음과 같은 문제점이 발생한다.
질화막 스페이서를 연마 정지층으로 층간 절연막 연마를 진행하면 화학기계적 연마 공정의 균일성(uniformity) 문제로 인하여, 도 1의 사진에 나타나듯이 일부 지역에서는 층간 절연막이 질화막 위에 남게되고, 도 2의 사진에 나타나듯이 다른 일부 지역에서는 층간 절연막이 과도 연마되어 스페이서가 드러나 층간 절연막에 골이 생기게 된다. 도 1 및 도 2의 사진에서 도면 부호(13)은 질화막 스페이서이고, 도면 부호(16)은 비트 라인용 콘택홀이고, 도면 부호(17)은 캐패시터의 하부 전극용 콘택홀이며, 도면 부호(100)은 폴리실리콘 잔류물 발생 예정 지역이다. 이와 같은 상태에서 랜딩 플러그 폴리실리콘을 증착하고 폴리실리콘용 슬러리를 이용하여 연마할 경우, 첫째, 층간 절연막이 남아있던 지역에서는 층간 절연막과 폴리실리콘의 선택비로 인하여 폴리실리콘의 연마가 충분히 이루어지지 않아 비트 라인용 콘택홀(16)과 캐패시터의 하부 전극용 콘택홀(17) 사이 지역(100)에 폴리실리콘 잔류물이 존재하여 동일한 셀 내에서 비트 라인 콘택과 캐패시터의 하부 전극 콘택간의 브릿지(bridge)가 발생하는 문제가 발생하며(도 1), 둘째, 골이 형성된 지역에서는 질화막과 폴리실리콘의 선택비로 인하여 골 부분(100)을 따라 폴리실리콘 잔류물이 존재하여 셀간에 브릿지가 발생하는 문제가 있다(도 2).
따라서, 본 발명은 반도체 소자의 비트 라인 콘택과 캐패시터의 하부 전극 콘택을 형성하는 랜딩 플러그 폴리실리콘 화학기계적 연마 공정을 개선하여 폴리실리콘 잔류물로 인한 문제를 해결하므로써, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 플러그 형성 방법은 질화막 스페이서로 둘러싸인 다수의 워드 라인이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계; 옥사이드용 슬러리를 이용한 제 1 화학기계적 연마 공정으로 상기 층간 절연막을 적어도 질화막 스페이서 위에 어느 정도의 두께가 남도록 연마하는 단계; 상기 연마된 층간 절연막의 일부분을 식각 하여 비트 라인용 콘택홀과 캐패시터의 하부 전극용 콘택홀을 형성한 후, 이들 콘택홀을 포함한 층간 절연막 상에 폴리실리콘층을 형성하는 단계; 폴리실리콘용 슬러리를 이용한 제 2 화학기계적 연마 공정으로 상기 층간 절연막이 드러나는 시점까지 상기 폴리실리콘층을 연마하는 단계; 및 옥사이드용 슬러리를 이용한 제 3 화학기계적 연마 공정으로 상기 질화막 스페이서가 드러나는 시점까지 상기 층간 절연막을 연마하고, 이로 인하여 비트 라인용 콘택 플러그 및 캐패시터의 하부 전극용 콘택 플러그가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따라 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 질화막 스페이서(13)로 둘러싸인 다수의 워드 라인(12)이 형성된 반도체 기판(11)상에 층간 절연막(14)을 형성한다.
상기에서, 층간 절연막(14)은 플라스마 증가형 테오스막(PE-TEOS), 보로포스포 실리케이트 글라스막(BPSG), 고밀도 플라즈마 화학기상증착(HDP-CVD) 옥사이드막, SiH4 언도프트 실리케이트 글라스막(undoped silicate glass) 중 적어도 어느 하나로 형성된다.
도 3b를 참조하면, 옥사이드용 슬러리(slurry)를 이용하여 층간 절연막(14)을 연마하되, 모든 영역에서 질화막 스페이서(13)가 드러나지 않는 시점까지 화학기계적 연마 공정을 실시한다. 그런 다음, 층간 절연막(14)의 일부분을 식각 하여 비트 라인용 콘택홀(16)과 캐패시터의 하부 전극용 콘택홀(17)을 형성한다. 이들 콘택홀(16 및 17)을 포함한 층간 절연막(14) 상에 폴리실리콘층(15)을 형성한다.
상기에서, 옥사이드용 슬러리를 이용한 제 1 화학기계적 연마 공정은 폴리싱 헤드(polishing head)의 압력 4 내지 8psi, 회전 속도 5 내지 50rpm을 플래턴(platen)의 테이블(table) 속도 10 내지 100rpm, 폴리싱 헤드의 백(back) 압력 0 내지 2psi의 연마 조건으로 진행하며, 이때 옥사이드용 슬러리는 KOH계나 NH4OH계를 사용한다. 이러한 조건의 화학기계적 연마 공정은 층간 절연막(14)이 질화막 스페이서(13) 위에 적어도 1500Å 이하의 두께를 갖도록 진행한다. 폴리실리콘층(15)은 콘택홀(16 및 17)이 충분히 매립되도록 화학기상증착법으로 1500 내지 4000Å의 두께로 증착하여 형성한다.
도 3c를 참조하면, 폴리실리콘용 슬러리를 이용하여 랜딩 플러그 폴리실리콘 제 2 화학기계적 연마 공정으로 폴리실리콘층(15)을 연마하되, 콘택홀(16 및 17)을 제외한 영역의 층간 절연막(14)이 드러나는 시점까지 연마 공정을 진행한다.
상기에서, 폴리실리콘용 슬러리를 이용한 화학기계적 연마 공정은 폴리싱 헤드(polishing head)의 압력 4 내지 8psi, 회전 속도 5 내지 50rpm을 플래턴(platen)의 테이블(table) 속도 10 내지 100rpm, 폴리싱 헤드의 백(back) 압력 0 내지 2psi의 연마 조건으로 진행하며, 이때 폴리실리콘용 슬러리는 연마량 선택비 10 : 1 이상이 되도록 한다.
도 3d를 참조하면, 질화막 스페이서(13)를 연마 정지층(polishing stopper layer)으로 하여 옥사이드용 슬러리를 이용한 층간 절연막(14)의 연마를 질화막 스페이서(13)가 드러날 때까지 실시하여 잔존 가능한 폴리실리콘 잔류물을 완전히 제거하고, 이로 인하여 비트 라인용 콘택 플러그(160) 및 캐패시터의 하부 전극용 콘택 플러그(170)가 형성된다.
상기에서, 폴리실리콘 잔류물을 제거하기 위한 옥사이드용 슬러리를 이용한 제 3 화학기계적 연마 공정은 폴리싱 헤드(polishing head)의 압력 4 내지 8psi, 회전 속도 5 내지 50rpm을 플래턴(platen)의 테이블(table) 속도 10 내지 100rpm, 폴리싱 헤드의 백(back) 압력 0 내지 2psi의 연마 조건으로 진행하며, 이때 옥사이드용 슬러리는 KOH계나 NH4OH계를 사용한다.
상술한 바와 같이, 본 발명은 반도체 소자의 비트 라인 콘택과 캐패시터의 하부 전극 콘택을 형성하는 랜딩 플러그 폴리실리콘 화학기계적 연마 공정에서, 질화막 스페이서로 둘러싸인 워드 라인이 형성된 반도체 기판 상에 층간 절연막을 형성한 후, 옥사이드용 슬러리를 이용한 제 1 화학기계적 연마 공정으로 층간 절연막을 최소한 질화막 스페이서 위에 어느 정도의 두께가 남도록 연마하고, 층간 절연막에 비트 라인용 콘택홀과 캐패시터의 하부 전극용 콘택홀을 형성하고, 전면에 폴리실리콘층을 형성한 후, 폴리실리콘용 슬러리를 사용한 제 2 화학기계적 연마 공정으로 층간 절연막이 노출되는 시점까지 폴리실리콘층을 연마하고, 잔존하는 폴리실리콘 잔류물을 제거할 목적으로 옥사이드용 슬러리를 사용한 제 3 화학기계적 연마 공정으로 질화막 스페이서가 노출되는 시점까지 층간 절연막을 연마하여 비트 라인용 콘택 플러그 및 캐패시터의 하부 전극용 콘택 플러그를 형성하므로써, 기존의 화학기계적 연마 공정 시에 발생되는 폴리실리콘 잔류물로 인한 문제를 근본적으로 해결하여 소자의 신뢰성을 향상시킬 수 있다.
도 1 및 도 2는 기존의 방법으로 층간 절연막의 연마 정도에 따라 폴리실리콘 잔류물이 발생될 부분을 설명하기 위한 사진.
도 3a 내지 도 3d는 본 발명의 실시예에 따라 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 워드 라인
13: 질화막 스페이서 14: 층간 절연막
15: 폴리실리콘층 16: 비트 라인용 콘택홀
17: 캐패시터의 하부 전극용 콘택홀
100: 폴리실리콘 잔류물 발생 예정 지역 160: 비트 라인용 콘택 플러그
170: 캐패시터의 하부 전극용 콘택 플러그

Claims (7)

  1. 질화막 스페이서로 둘러싸인 다수의 워드 라인이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계와,
    옥사이드용 슬러리를 이용한 제 1 화학기계적 연마 공정으로 상기 층간 절연막을 적어도 질화막 스페이서 위에 어느 정도의 두께가 남도록 연마하는 단계와,
    상기 연마된 층간 절연막의 일부분을 식각 하여 비트 라인용 콘택홀과 캐패시터의 하부 전극용 콘택홀을 형성한 후, 이들 콘택홀을 포함한 층간 절연막 상에 폴리실리콘층을 형성하는 단계와,
    폴리실리콘용 슬러리를 이용한 제 2 화학기계적 연마 공정으로 상기 층간 절연막이 드러나는 시점까지 상기 폴리실리콘층을 연마하는 단계와,
    옥사이드용 슬러리를 이용한 제 3 화학기계적 연마 공정으로 상기 질화막 스페이서가 드러나는 시점까지 상기 층간 절연막을 연마하고, 이로 인하여 비트 라인용 콘택 플러그 및 캐패시터의 하부 전극용 콘택 플러그가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 플라스마 증가형 테오스막, 보로포스포 실리케이트 글라스막, 고밀도 플라즈마 화학기상증착 옥사이드막, SiH4 언도프트 실리케이트 글라스막 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 옥사이드용 슬러리 및 상기 폴리실리콘용 슬러리를 이용하는 화학기계적 연마 공정은 폴리싱 헤드의 압력 4 내지 8psi, 회전 속도 5 내지 50rpm을 플래턴의 테이블 속도 10 내지 100rpm, 폴리싱 헤드의 백 압력 0 내지 2psi의 연마 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 옥사이드용 슬러리는 KOH계나 NH4OH계를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 폴리실리콘용 슬러리는 연마량 선택비 10 : 1인 것을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 화학기계적 연마 공정은 상기 층간 절연막이 상기 질화막 스페이서 위에 적어도 1500Å 이하의 두께를 갖도록 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 폴리실리콘층은 상기 콘택홀이 충분히 매립되도록 화학기상증착법으로 1500 내지 4000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
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