KR100559036B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100559036B1
KR100559036B1 KR1019990049480A KR19990049480A KR100559036B1 KR 100559036 B1 KR100559036 B1 KR 100559036B1 KR 1019990049480 A KR1019990049480 A KR 1019990049480A KR 19990049480 A KR19990049480 A KR 19990049480A KR 100559036 B1 KR100559036 B1 KR 100559036B1
Authority
KR
South Korea
Prior art keywords
electrode material
forming
material layer
metal wiring
layer
Prior art date
Application number
KR1019990049480A
Other languages
English (en)
Other versions
KR20010045946A (ko
Inventor
이영진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990049480A priority Critical patent/KR100559036B1/ko
Publication of KR20010045946A publication Critical patent/KR20010045946A/ko
Application granted granted Critical
Publication of KR100559036B1 publication Critical patent/KR100559036B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 게이트 라인과 상층 금속 배선간의 접촉 저항을 줄일 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판상에 게이트 산화막,제 1 전극 물질층,제 2 전극 물질층을 차례로 적층 형성하는 단계;상기 제 1,2 전극 물질층을 선택적으로 식각하여 제 1,2 전극 물질 패턴층이 적층되는 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측 반도체 기판의 표면내에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;전면에 층간 절연막을 형성하고 층간 절연막 및 상기 제 2 전극 물질 패턴층을 일정 깊이 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함하는 전면에 금속 배선 물질층을 형성하는 단계를 포함하여 이루어진다.
금속배선,콘택저항

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metalline in semiconductor device}
도 1은 종래 기술의 반도체 소자의 배선간의 콘택 구조를 나타낸 단면도
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 배선 콘택을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 게이트 산화막
23. 제 1 전극 물질층 24. 제 2 전극 물질층
25. 게이트 전극 26a.26b. 소오스/드레인
27. 층간 절연막 28. 콘택홀
29. 상부 배선 물질층
본 발명은 반도체 소자에 관한 것으로, 특히 게이트 라인과 상층 금속 배선간의 접촉 저항을 줄일 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 및 콘택 공정에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 배선간의 콘택 구조를 나타낸 단면도이다.
종래 기술에서 게이트 전극과 상부 배선간의 콘택 공정은 먼저, 반도체 기판(1)상에 게이트 산화막(2)을 형성하고 게이트 산화막(2)상에 게이트 형성용 물질층, 예를들면 폴리 실리콘을 증착하고 선택적으로 패터닝하여 게이트 전극(3)을 형성한다.
그리고 상기 게이트 전극(3)을 마스크로 반도체 기판(1)의 표면내에 불순물 이온을 주입하여 소오스/드레인(4a)(4b)을 형성한다.
이어, 전면에 층간 절연층으로 산화막(5)을 증착하고 선택적으로 패터닝하여 콘택홀을 형성한다.
여기서, 콘택홀 형성은 상기 게이트 전극(3)이 노출되도록 형성한다.
그리고 상기 콘택홀을 포함하는 전면에 스퍼터링 공정으로 금속층(6)을 증착 형성하여 상부 배선을 형성한다.
이와 같은 종래 기술의 금속 배선 및 콘택 공정에서는 상부 금속 물질과 게이트 전극 물질간의 저항 및 콘택 면적에 따른 저항등이 소자의 특성에 영향을 준다.
이와 같은 종래 기술의 반도체 소자의 금속 배선 및 콘택 공정에 있어서는 다음과 같은 문제가 있다.
첫째, 게이트 전극을 구성하는 폴리 실리콘과 상부 배선을 구성하는 금속간의 콘택 저항이 커 소자의 동작 신뢰성에 영향을 준다.
둘째, 콘택홀 형성시에 단층으로 구성된 게이트 전극의 신호 전달 특성을 보호하기 위하여 식각 깊이를 크게 할 수 없으므로 콘택 저항이 크다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 및 콘택 공정의 문제를 해결하기 위한 것으로, 게이트 라인과 상층 금속 배선간의 접촉 저항을 줄일 수 있도록한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 게이트 산화막,제 1 전극 물질층,제 2 전극 물질층을 차례로 적층 형성하는 단계;상기 제 1,2 전극 물질층을 선택적으로 식각하여 제 1,2 전극 물질 패턴층이 적층되는 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측 반도체 기판의 표면내에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;전면에 층간 절연막을 형성하고 층간 절연막 및 상기 제 2 전극 물질 패턴층을 일정 깊이 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함하는 전면에 금속 배선 물질층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 형 성 및 콘택 공정에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 배선 콘택을 위한 공정 단면도이다.
본 발명은 게이트 전극을 다층으로 구성하고 식각 깊이를 충분히 갖도록하여 상부 배선과의 접촉 저항을 줄일 수 있도록한 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)상에 게이트 산화막(22),제 1 전극 물질층(23),제 2 전극 물질층(24)을 차례로 형성한다.
여기서, 상기 제 1 전극 물질층(23)은 550℃ 이하의 저온 증착 공정으로 형성되는 저온 폴리 실리콘층이고, 제 2 전극 물질층(24)은 550℃ 이상의 고온 증착 공정으로 형성되는 고온 폴리 실리콘층이다.
이때, 제 2 전극 물질층(24)을 고온 폴리 실리콘으로 형성하는 공정시에 비결정 폴리 실리콘이 동시에 증착된다.
그리고 제 2 전극 물질층(24)은 제 1,2 전극 물질층(23)(24)의 전체 두께의 50%가 넘는 두께로 형성한다.
이어, 도 2b에서와 같이, 상기 제 1,2 전극 물질층(23)(24)을 선택적으로 식각하여 제 1 전극 물질 패턴층(23a),제 2 전극 물질 패턴층(24a)이 적층되는 게이트 전극(25)을 형성한다.
그리고 도 2c에서와 같이, 상기 게이트 전극(25)을 마스크로하여 반도체 기판(21)의 표면내에 불순물 이온을 주입하여 소오스/드레인 영역(26a)(26b)을 형성한다.
이어, 도 2d에서와 같이, 상기 셀 트랜지스터가 형성된 전면에 층간 절연막(27)을 형성한다.
상기 층간 절연막(27)은 산화막을 사용한다.
그리고 도 2e에서와 같이, 상기 층간 절연막(27)을 선택적으로 식각하여 콘택홀(28)을 형성한다.
여기서, 상기 콘택홀(28)은 제 2 전극 물질 패턴층(24a)의 두께의 20% ~ 80%의 두께가 제거되도록 형성한다.
이어, 도 2f에서와 같이, 상기 콘택홀(28)을 포함하는 전면에 스퍼터링 공정으로 상부 배선 물질층(29)을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 형성 및 콘택 공정은 게이트 전극을 다중층으로 형성하여 게이트 주배선으로 사용되는 하부의 전극 물질층은 콘택홀 형성시에 식각되지 않도록하고 상부의 전극 물질층을 식각하여 콘택 면적을 충분히 확보한다.
게이트 전극으로의 특성에 적합한 물질로 하부층을 구성하고 콘택저항이 작은 물질로 상부층을 구성하여 콘택 저항을 줄일 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.
게이트 전극과 상부의 금속 배선과의 접촉 면적을 충분히 확보할 수 있고, 상부 게이트층을 형성하기 위한 저온 폴리 실리콘 증착시에 비결정 실리콘이 증착 되어 금속과의 콘택 저항을 줄일 수 있다.
이는 소자의 동작 특성 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

  1. 반도체 기판상에 게이트 산화막,제 1 전극 물질층,제 2 전극 물질층을 차례로 적층 형성하는 단계;
    상기 제 1,2 전극 물질층을 선택적으로 식각하여 제 1,2 전극 물질 패턴층이 적층되는 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측 반도체 기판의 표면내에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;
    전면에 층간 절연막을 형성하고 층간 절연막 및 상기 제 2 전극 물질 패턴층을 일정 깊이 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함하는 전면에 금속 배선 물질층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 제 1 전극 물질층은 550℃ 이하의 저온 증착 공정으로 형성되는 저온 폴리 실리콘이고, 제 2 전극 물질층은 550℃ 이상의 고온 증착 공정으로 형성되는 고온 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 제 2 전극 물질층을 제 1,2 전극 물질층의 전체 두께의 50%가 넘는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방 법.
  4. 제 1 항에 있어서, 콘택홀을 제 2 전극 물질 패턴층 두께의 20% ~ 80%의 두께가 제거되도록 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 제 2 전극 물질층으로 고온 폴리 실리콘을 증착하는 공정시에 비결정 실리콘이 동시에 증착되도록 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1019990049480A 1999-11-09 1999-11-09 반도체 소자의 금속 배선 형성 방법 KR100559036B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990049480A KR100559036B1 (ko) 1999-11-09 1999-11-09 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990049480A KR100559036B1 (ko) 1999-11-09 1999-11-09 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20010045946A KR20010045946A (ko) 2001-06-05
KR100559036B1 true KR100559036B1 (ko) 2006-03-10

Family

ID=19619232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990049480A KR100559036B1 (ko) 1999-11-09 1999-11-09 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100559036B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920020763A (ko) * 1991-04-19 1992-11-21 김광호 반도체장치 및 그 제조방법
JPH05226333A (ja) * 1992-02-12 1993-09-03 Sharp Corp 半導体装置の製造方法
KR19990057882A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치 제조 방법
KR19990080170A (ko) * 1998-04-14 1999-11-05 김규현 폴리실리콘 전극 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920020763A (ko) * 1991-04-19 1992-11-21 김광호 반도체장치 및 그 제조방법
JPH05226333A (ja) * 1992-02-12 1993-09-03 Sharp Corp 半導体装置の製造方法
KR19990057882A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치 제조 방법
KR19990080170A (ko) * 1998-04-14 1999-11-05 김규현 폴리실리콘 전극 형성 방법

Also Published As

Publication number Publication date
KR20010045946A (ko) 2001-06-05

Similar Documents

Publication Publication Date Title
US4466172A (en) Method for fabricating MOS device with self-aligned contacts
KR100278273B1 (ko) 반도체장치의콘택홀형성방법
KR100418644B1 (ko) 반도체장치 및 그의 제조방법
KR100268894B1 (ko) 플래쉬 메모리 소자의 제조방법
KR0129985B1 (ko) 반도체장치 및 그의 제조방법
US6060784A (en) Interconnection layer structure in a semiconductor integrated circuit device having macro cell regions
CA1131796A (en) Method for fabricating mos device with self-aligned contacts
KR100559036B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20080001587A (ko) 반도체 소자의 제조방법
KR20000013433A (ko) 선택적 금속 실리사이드막 형성방법
KR980011860A (ko) 금속 배선 형성방법
KR100273314B1 (ko) 반도체 장치 제조방법
KR100253403B1 (ko) 반도체소자의 배선 및 그 형성방법
KR100265832B1 (ko) 반도체장치의자기정렬콘택홀형성방법
KR100607656B1 (ko) 반도체장치의 텅스텐플러그 형성방법
KR100195225B1 (ko) 반도체 장치의 콘택홀 형성 방법
KR100815940B1 (ko) 반도체 소자 및 그 형성 방법
KR20020066585A (ko) 반도체 소자의 비트라인 콘택 형성방법
KR100783636B1 (ko) 반도체소자의 콘택 형성방법
KR19990000069A (ko) 반도체 소자의 금속콘택 제조방법
KR910010223B1 (ko) 반도체소자의 다층금속배선 공정방법
KR0166504B1 (ko) 반도체 소자의 미세 콘택홀 형성방법
KR100720262B1 (ko) 반도체 소자의 제조 방법
KR0147716B1 (ko) 자기정렬콘택 형성방법
KR20080062025A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee