KR100555533B1 - 실린더형 스토리지 전극을 포함하는 반도체 메모리 소자및 그 제조방법 - Google Patents

실린더형 스토리지 전극을 포함하는 반도체 메모리 소자및 그 제조방법 Download PDF

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Abstract

스토리지 전극의 리닝(leaning) 및 비트 페일(bit fail)을 방지할 수 있는 실린더형 스토리지 전극을 포함하는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자는, 반도체 기판 상에 형성되며 스토리지 콘택 플러그를 갖는 층간 절연막을 포함한다. 상기 층간 절연막 상부에 상기 콘택 플러그와 전기적으로 연결되도록 실린더 형상의 스토리지 전극이 형성되고, 상기 스토리지 전극의 외벽의 소정 부분에 도전층으로 된 스페이서가 부착된다. 이러한 상기 스토리지 전극 표면 및 스페이서 표면상에 유전막이 형성되고, 상기 유전막 상부에 플레이트 전극이 형성된다.
비트 페일, 보잉, 스토리지 노드

Description

실린더형 스토리지 전극을 포함하는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device having cylinder type storage electrode and method for manufacturing the same}
도 1 및 도 2는 종래의 하드 마스크막을 이용하여 실린더형 스토리지 전극의 제조방법을 설명하기 위한 단면도이다.
도 3는 종래의 방식에 따라 형성된 스토리지 전극 영역을 보여주는 사진이다.
도 4a 내지 도 4f는 본 발명에 따른 실린더형 스토리지 전극을 포함하는 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 5a는 본 발명에 따른 홈을 구비한 몰드 산화막을 보여주는 사진이다.
도 5b는 본 발명에 따른 스토리지 전극 영역이 형성된 몰드 산화막을 보여주는 사진이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 층간 절연막
115 : 스토리지 콘택 플러그 120 : 에치 스톱퍼
125 : 몰드 산화막 130 : 폴리실리콘막
135 : 실리콘 질산화막 140 : 하드 마스크 패턴
145a : 스페이서 150 : 스토리지 전극
155 : 희생층 160 : 유전막
165 : 플레이트 전극 170 : 캐패시터
H1 : 홈 H2 : 스토리지 전극 영역
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 실린더(cylinder)형 스토리지 전극을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 디자인 룰(design rule)은 축소되고 있고, 반도체 소자의 구조 역시 3차원적으로 입체화되어 가고 있다. 특히, 디램(DRAM)과 같은 메모리 소자는 고집적화 및 패턴의 미세화가 급진전됨에 따라, 캐패시터의 전극간의 피치(pitch)가 점점 감소되고 있다. 그럼에도 불구하고, 반도체 메모리 소자는 소프트 에러와 같은 문제점이 발생 없이 원활히 구동될 수 있도록 보다 높은 값의 캐패시턴스를 요구하고 있다.
캐패시터의 캐패시턴스를 증대시키는 방법은 스토리지 전극(하부 전극)의 표면적을 증대시키는 방법, 유전막의 두께를 낮추는 방법 및 고유전율의 유전막을 사용하는 방법등이 있으며, 그중 스토리지 전극의 표면적을 증대시키는 방법이 일반적으로 많이 이용되고 있다. 현재, 스토리지 전극은 그 표면적을 증대시키기 위 하여 실린더 또는 콘케이브 형태와 같이 입체적으로 형성하고 있다.
실린더 또는 콘케이브 형태의 스토리지 전극은 다음과 같은 방식으로 제작될 수 있다. 우선, 반도체 회로 예컨대 모스 트랜지스터등이 형성되어 있는 반도체 기판 상부에, 스토리지 전극의 예정 높이 정도의 몰드 산화막을 형성한다. 몰드 산화막 상부에 스토리지 전극의 예정 영역이 노출될 수 있도록 공지의 포토리소그라피 방식으로 포토레지스트 패턴을 형성한다. 포토레지스트 패턴에 의해 상기 몰드 산화막을 식각하여, 스토리지 전극 영역을 한정한다음, 포토레지스트 패턴을 제거한다. 그후, 스토리지 전극 예정 영역에 전극 물질을 증착하고, 전극 물질을 몰드 산화막 표면이 노출되도록 평탄화하여, 실린더 또는 콘케이브 형태의 스토리지 전극을 형성한다.
이때, 현재 고집적 반도체 메모리 소자는 높은 캐패시턴스를 확보하기 위하여, 스토리지 전극의 높이를 증대시킬 필요가 있다. 이에 따라, 스토리지 전극의 높이를 한정하는 몰드 산화막을 1.5 내지 2㎛ 정도로 매우 두껍게 형성하고 있다.
그러나, 몰드 산화막의 두께가 두꺼워짐에 따라, 스토리지 전극 영역을 한정하기 위한 몰드 산화막 식각시, 상기 포토레지스트 패턴이 유실된다. 이로 인하여, 원하는 형태의 스토리지 전극 영역을 확보하기 어렵다.
즉, 마스크의 역할을 하는 포토레지스트 패턴은 상기 몰드 산화막과 식각 선택비가 우수하지 못하여, 몰드 산화막을 식각하기 위한 식각 가스에 의해 일부 제거된다. 이로 인해, 포토레지스트 패턴의 형상이 변형된다. 이러한 포토레지스트 패턴을 이용하여 몰드 산화막을 식각하면, 스토리지 전극 영역의 형상 역시 변형되 는 문제점이 발생된다. 이러한 현상을 스트레이션(striation)이라고 한다.
스트레이션과 같은 결함을 방지하기 위하여, 종래에는 스토리지 전극을 한정하기 위한 마스크로서 포토레지스트 패턴 대신 하드 마스크막을 사용하고 있다. 하드 마스크막을 사용하여 스토리지 전극을 형성하는 방법에 대하여 도 1 및 도 2를 참조하여 설명한다.
도 1을 참조하여, 회로 소자(도시되지 않음)가 형성된 반도체 기판(10) 상부에 몰드 산화막(20)을 형성한다. 몰드 산화막(20) 상부에 마스크막으로 폴리실리콘막(30)을 증착하고, 폴리실리콘막(30) 상부에 반사 방지막으로 실리콘 질산화막(40)을 증착한다. 실리콘 질산화막(40) 상부에 스토리지 전극을 한정하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다음, 포토레지스트 패턴의 형태로 실리콘 질화막(40) 및 폴리실리콘막(30)을 식각하여, 하드 마스크 패턴(50)을 형성한다. 그후, 포토레지스트 패턴을 제거한다.
도 2에 도시된 바와 같이, 하드 마스크 패턴(50)의 형태로 몰드 산화막(20)을 건식 식각하여, 스토리지 전극 영역(60)을 형성한다. 그후, 스토리지 전극 영역(60) 및 몰드 산화막(20) 표면에 도전층을 증착하고, 도전층을 평탄화하여, 스토리지 전극 영역내에 스토리지 전극(70)을 형성한다.
그러나, 폴리실리콘막(30) 및 실리콘 질화막(40)으로 된 하드 마스크 패턴(50)에 의해 스토리지 전극 영역(60)을 형성하는 공정시, 스토리지 전극 영역(60)의 측벽이 함몰되는 보잉(bowing) 현상이 발생될 수 있다.
보잉 현상이 발생되는 이유에 대해 자세히 설명하면 다음과 같다.
일반적으로, 포토레지스트 패턴을 마스크로 사용하는 경우, 몰드 산화막(20)의 식각 가스인 탄화 불소 화합물(CFx) 계열의 식각 가스는 상기 포토레지스트 패턴의 성분과 반응을 일으켜 스토리지 전극 영역(60)의 측벽에 식각 부산물(혹은 폴리머)을 유발하였으며, 이 식각 부산물들은 상기 식각 가스가 사선 방향으로 이온 스캐터링(ion scattering)되더라도 스토리지 전극 영역(60)의 측벽 부분을 보호하는 역할을 하였다.
그러나, 상기 폴리실리콘막(30) 및 실리콘 질화막(40)으로 된 하드 마스크 패턴(50)은 상기 탄화 불소 화합물 계열의 식각 가스와 거의 반응되지 않아, 스토리지 전극 영역(60)의 측벽 부분에 식각 부산물이 거의 발생되지 않는다. 이로 인해, 상기 식각 가스가 사선 방향으로 이온 스캐터링되는 경우, 스토리지 전극 영역의 측벽 부분이 유실되어, 도 2 및 도 3에서와 같이 보잉(A)이 발생된다.
이와 같이 스토리지 전극 영역에 보잉이 발생된 상태로 스토리지 전극(70)이 형성되고 몰드 산화막(20)을 습식 세정에 의해 제거하게 되면, 스토리지 전극(70)의 표면 장력으로 인해, 스토리지 전극(70)이 인접하는 스토리지 전극(70)쪽으로 쓰러지게 되어, 리닝(leaning) 현상 및 비트 페일(bit fail)이 유발된다.
따라서, 본 발명의 이루고자 하는 기술적 과제는 스토리지 전극의 리닝 및 비트 페일을 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명의 이루고자 하는 다른 기술적 과제는 스토리지 전극이 형성되는 몰드 산화막내 스토리지 전극 영역 측벽에 발생되는 보잉 현상을 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 반도체 메모리 소자는, 반도체 기판 및 상기 반도체 기판상에 형성되며 스토리지 콘택 플러그를 갖는 층간 절연막을 포함한다. 상기 층간 절연막 상부에 상기 콘택 플러그와 전기적으로 연결되도록 실린더 형상의 스토리지 전극이 형성되고, 상기 스토리지 전극의 외벽의 소정 부분에 도전층으로 된 스페이서가 부착된다. 이러한 상기 스토리지 전극 표면 및 스페이서 표면상에 유전막이 형성되고, 상기 유전막 상부에 플레이트 전극이 형성된다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 스토리지 콘택 플러그를 갖는 층간 절연막을 형성하고, 상기 층간 절연막 상부에 몰드 산화막을 형성한다. 그후, 상기 몰드 산화막 상부의 소정 부분에 하드 마스크 패턴을 형성한다음, 상기 하드 마스크 패턴의 형태로 상기 몰드 산화막을 소정 두께만큼 식각하여 홈을 형성한다. 이어서, 상기 홈의 내측벽을 상기 하드 마스크 패턴의 측벽으로부터 소정 거리 만큼 풀백시키고 나서, 상기 홈의 내측벽에 상기 몰드 산화막과 식각 선택비가 큰 막으로 스페이서를 형성한다. 상기 스페이서 및 상기 하드 마스크 패턴의 형태로 상기 몰드 산화막을 식각하여, 스토리지 전극 영역을 한정한다음, 상기 스토리지 전극 영역내에 스토리지 전극을 형성한다. 그후, 상기 몰드 산화막을 제거하고, 상기 스토리지 전극 상부에 유전막 및 플레이트 전극을 순차적으로 형성하여 캐패시터를 완성한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 4a 내지 도 4f는 본 발명에 따른 스토리지 전극을 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
우선, 도 4a에 도시된 바와 같이, 반도체 기판(100) 상부에 층간 절연막(110)을 형성한다. 반도체 기판(100)과 층간 절연막(110) 사이에 회로 소자, 예컨대, 모스 트랜지스터, 비트 라인, 도전 패드 및 절연막들이 형성되어 있을 수 있다. 층간 절연막(110) 내부의 소정 부분에 콘택 플러그(115)를 형성한다. 콘택 플러그(115)는 상기 모스 트랜지스터의 소오스 영역(또는 드레인 영역) 또는 상기 소오스 영역과 콘택되는 도전 패드와 전기적으로 연결되도록 형성되며, 예컨대, 폴리실리콘 또는 TiN과 같은 도전층으로 형성된다. 콘택 플러그(115) 및 층간 절연막(110) 상부에 실리콘 산화막과 식각 선택비가 큰 에치 스톱퍼(120)를 증착한다. 에치 스톱퍼(120)는 예를 들어 실리콘 질화막으로 형성될 수 있다.
에치 스톱퍼(120) 상부에 몰드 산화막(125)을 형성한다. 몰드 산화막(125) 은 상술한 바와 같이, 스토리지 전극의 예정 높이 정도의 두께로 형성될 수 있으며, 본 실시예에서는 예를 들어 1.5 내지 2.5㎛ 두께로 몰드 산화막(125)을 형성한다. 몰드 산화막(125)은 단일의 실리콘 산화막, 다층의 실리콘 산화막 및 다층의 절연막으로 형성될 수 있다. 본 실시예에서 몰드 산화막은 BPSG(borophosphosilicate glass)막 및 TEOS(tetraethylorthosilicate)막의 적층막으로 형성하였다.
몰드 산화막(125) 상부에 마스크막 및 반사 방지막을 순차적으로 형성한다. 마스크막으로는 폴리실리콘막(130)이 이용되고, 반사 방지막으로 실리콘 질산화막(135:SiON)이 이용된다. 이때, 반사 방지막은 실리콘 질산화막(135) 대신 실리콘 질화막을 사용할 수 있다. 실리콘 질산화막(135) 상부에 스토리지 전극 영역을 한정하기 위한 포토레지스트 패턴(도시되지 않음)을 공지의 포토리소그라피 공정에 의하여 형성한다. 이어서, 포토레지스트 패턴의 형태로 실리콘 질화막(135) 및 폴리실리콘막(130)을 식각하여, 하드 마스크 패턴(140)을 형성한다. 그후, 포토레지스트 패턴을 공지의 방식으로 제거한다.
도 4b를 참조하여, 하드 마스크 패턴(140)의 형태로 몰드 산화막(125)을 소정 두께만큼 식각하여, 홈(H1, 또는 부분 홀)을 형성한다. 이러한 홈(H1)은 몰드 산화막(125)의 건식 식각에 의해 형성된다. 또한, 홈(H1)은 상기 건식 식각 가스 이온의 스캐터링으로 인하여 보잉 현상이 발생되지 않을 정도의 얕은 깊이, 예컨대 0.1 내지 1㎛ 깊이를 갖도록 형성된다. 아울러, 상기한 홈(H1)을 형성하기 위한 식각 공정은, 실리콘 질산화막(135)이 동시에 제거될 수 있도록, 20 내지 50mT의 압 력에서 CH2F2/O2/Ar/CHF3 가스를 이용하여 진행된다. 이와 같은 식각 공정에 의해, 홈(H1) 형성과 동시에 반사 방지막(135)이 제거된다. 도 5a는 몰드 산화막(125)내에 홈(H1)이 형성된 상태를 보여주는 사진이다.
이어서, 홈(H1)의 측벽을 상기 폴리실리콘막(130)의 측벽으로부터 소정 거리, 예컨대 50 내지 150Å만큼 풀백(pull back)시키기 위하여, 홈(H1)의 측벽에 해당하는 몰드 산화막(125)을 습식 식각한다. 이와 같은 습식 식각 공정에 의하여, 홈(H1)의 내측벽은 상기 폴리실리콘막(130)의 측벽으로부터 약 50 내지 150Å만큼 풀백된다. 이러한 풀백 공정은 상기 몰드 산화막(125)가 HF 용액, SC1(standard cleaning 1,NH4OH:H2O2:H2O=1:4:20) 또는 LAL 용액(H2O/NH4F/HF)등에 의해 습식 식각됨에 의해 달성된다.
그후, 폴리실리콘막(130) 및 홈(H1) 내부에 스페이서용 물질(145)을 증착한다. 스페이서용 물질(145)은 몰드 산화막(125)과 식각 선택비가 큰 물질임이 바람직하고, 예컨대, 도핑 또는 비도핑 폴리실리콘막, TiN등과 같은 도전층 및 실리콘 질화막과 같은 절연층 중 어느 하나로 형성될 수 있다. 이러한 스페이서용 물질(145)은 예를 들어, 100 내지 300Å의 두께로 증착된다. 본 실시예에서, 스페이서용 물질(145)로 도핑된 폴리실리콘막이 이용되었다.
도 4c에 도시된 바와 같이, 스페이서용 물질(145)을 비등방성 식각하여, 홈(H1) 측벽에 스페이서(145a)를 형성한다. 이때, 스페이서용 물질(145)이 예를 들어 폴리실리콘막인 경우, 상기 스페이서용 물질(145)는 예컨대, 5 내지 15mT의 압력에서 Cl2/Hbr2/O2 가스 또는 Cl2/HBr2 가스와 같은 식각 가스에 의해서 비등방성 식각될 수 있다. 상기 홈(H1) 측벽이 상기 폴리실리콘막(130)의 측벽으로부터 풀백되어 있으므로, 홈(H1) 측벽에 형성되는 스페이서(145a)의 표면은 상기 폴리실리콘막(130)의 측벽면과 일치될 수 있다.
도 4d에서와 같이, 하드 마스크막인 폴리실리콘막(130) 및 스페이서(145a)를 마스크로 이용하여, 노출된 몰드 산화막(125)을 스토리지 콘택 플러그(115)가 노출될 수 있도록 식각하므로써, 스토리지 전극 영역(H2)을 형성한다. 이때, 몰드 산화막(125)은 비등방성 식각 방식으로 제거되며, 식각 가스로는 예를 들어, C4F6/Ar/O2 가스가 이용될 수 있다. 스토리지 전극 영역(H2)을 한정하기 위한 건식 식각 공정시, 식각 가스 이온의 스캐터링이 발생될 수 있으나, 이러한 이온 스캐터링은 상기 스페이서(145a)에 의해 블록킹된다. 이에 따라, 스토리지 전극 영역(H2)의 내벽에 보잉이 발생되지 않는다. 여기서, 도 5b는 몰드 산화막(125)내에 스토리지 콘택홀(H2)이 형성된 상태를 보여준다.
다음, 도 4e에 도시된 바와 같이, 폴리실리콘막(130) 및 스토리지 전극 영역(H2)의 표면에 스토리지 전극용 도전층을 증착한다. 스토리지 전극용 도전층은 예컨대, 도핑된 폴리실리콘막, TiN막과 같은 도전층 또는 귀금속 물질 중 어느 하나로 형성될 수 있으며, 본 실시예에서는 도핑된 폴리실리콘막이 스토리지 전극용 도전층으로 이용되었다. 스토리지 전극용 도전층 상부에 상기 스토리지 콘택홀을 충분히 매립할 수 있는 두께로 희생층(155)을 형성한다. 그 다음, 희생층(155) 및 상기 스토리지 전극용 도전층을 몰드 산화막(125) 표면이 노출되도록 평탄화하여, 스토리지 콘택홀(H2)내에 스토리지 전극(150)을 형성한다. 이때, 평탄화 방법으로는 CMP(chemical mechanical polishing) 방식 또는 에치백(etch back) 방식등이 이용될 수 있다.
도 4f를 참조하여, 몰드 산화막(125) 및 희생층(155)은 공지의 습식 식각 방식으로 제거한다. 이때, 스페이서(145a)가 도전층인 경우, 스토리지 전극(150)의 측벽에 잔류하여 스토리지 전극(150)의 역할을 수행할 수 있다. 한편, 스페이서(145a)가 절연막인 경우, 몰드 산화막(125) 및 희생층(155) 제거시 동시에 스페이서(145a)를 제거한다. 이때, 스토리지 전극 영역(H)의 측벽에 보잉이 발생되어 있지 않았으므로, 스토리지 전극(150)은 휘어진 부분을 갖지 않는다. 그러므로, 몰드 산화막(125) 및 희생층(155) 제거하기 위한 습식 식각 공정시, 스토리지 전극(150)의 표면 장력으로 인한 리닝 및 비트 페일이 감소된다.
스토리지 전극(150) 표면 및 에치 스톱퍼(120) 표면에 유전막(160)을 증착한다. 유전막(160)은 탄탈륨 산화막과 같은 고유전율을 갖는 유전막일 수 있다. 유전막(160) 상부에 플레이트 전극(165)을 형성한다. 플레이트 전극(165)은 폴리실리콘막 또는 금속막일 수 있다. 이에 따라, 캐패시터 소자가 완성된다.
상기와 같은 제조방법에 의해 제작된 반도체 메모리 소자는 다음과 같다.
도 4f에 도시된 바와 같이, 반도체 기판(100) 상부에 스토리지 콘택 플러그(115)를 포함하는 층간 절연막(110)이 형성되어 있다.
층간 절연막(110) 상부에 캐패시터(170)가 형성된다.
캐패시터(170)는 스토리지 전극(150), 스토리지 전극(150)에 부착되어 있는 스페이서(145a), 유전막(160) 및 플레이트 전극(165)으로 구성된다.
스토리지 전극(150)은 상기 콘택 플러그(115)와 콘택되도록 층간 절연막(110) 상부에 형성되며, 이러한 스토리지 전극(150)은 실린더(혹은 콘케이브) 형태로 형성된다. 또한, 스토리지 전극(150)은 예컨대, 도핑된 폴리실리콘막, TiN과 같은 도전층 또는 귀금속류의 금속막으로 구성될 수 있다.
스페이서(145a)는 스토리지 전극(150)의 외벽의 소정 부분에 접착된다. 바람직하게는 스페이서(145a)는 스토리지 전극(150)의 외벽중 상부 부분과 접착되며, 약 0.1 내지 1㎛ 정도의 길이를 갖는다. 도 4f에서 L 은 스페이서 길이를 나타낸다. 이러한 스페이서(145a)는 스토리지 전극(150)과는 동일하거나 상이한 도전층으로 형성될 수 있으며, 예컨대 도핑된 폴리실리콘막이거나 TiN막과 같은 도전층 또는 귀금속류의 금속막으로 형성될 수 있다. 이와 같은 스페이서(145a)는 스토리지 전극(150)의 외측벽에 형성되며, 스토리지 전극(150)의 역할을 한다. 이때, 인접하는 스토리지 전극(150)사이에는 에치 스톱퍼(120)가 형성되어, 에치 스톱퍼(120) 하부의 층간 절연막(110)을 보호한다.
유전막(160)은 스페이서(145a)를 포함하는 스토리지 전극(150) 표면 및 에치 스톱퍼(120) 표면에 형성되며, 탄탈륨 산화막과 같은 고유전율을 갖는 막이 이용될 수 있다.
플레이트 전극(165)은 유전막(160) 상부에 형성되며, 예컨대, 폴리실리콘막, TiN막과 같은 도전층 또는 귀금속막으로 형성될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하드 마스크 패턴을 이용하여 스토리지 전극 영역을 한정하는 경우, 우선 하드 마스크 패턴에 의하여 몰드 산화막내에 소정 깊이의 홈을 형성한다. 그 다음, 홈 측벽에 몰드 산화막과 식각 선택비가 큰 물질로 스페이서를 형성한다. 이어서, 상기 스페이서 및 하드 마스크막의 형태로, 노출된 몰드 산화막을 건식 식각하여 스토리지 전극 영역을 한정한다.
이때, 홈은 몰드 산화막의 건식 식각 공정시, 몰드 산화막의 측면으로 이온 스캐터링이 발생되지 않을 정도의 얕은 깊이로 형성된다. 이에따라, 홈 측면에 보잉이 발생되지 않는다. 또한, 스토리지 전극 영역의 형성시, 상기 스페이서가 식각 가스 이온의 스캐터링를 블록킹하여, 스토리지 전극 영역의 측벽 보잉 현상이 방지된다.
이에 따라, 몰드 산화막 및 희생층의 제거시, 스토리지 전극이 인접하는 다른 스토리지 전극쪽으로 치우치거나 쓰러지는 현상을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (26)

  1. 반도체 기판;
    상기 반도체 기판상에 형성되며 스토리지 콘택 플러그를 갖는 층간 절연막;
    상기 층간 절연막 상부에 상기 콘택 플러그와 전기적으로 연결되도록 형성되는 실린더 형상의 스토리지 전극;
    상기 스토리지 전극의 외벽의 소정 부분에 부착되는 도전층으로 된 스페이서;
    상기 스토리지 전극 표면 및 스페이서 표면상에 형성되는 유전막; 및
    상기 유전막 상부에 형성되는 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 스페이서는 상기 스토리지 전극 물질과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 스페이서는 상기 스토리지 전극과 상이한 도전층으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서, 상기 스페이서는 상기 실린더 형상의 스토리지 전극의 상부 외벽에 부착되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 4 항에 있어서, 상기 스페이서의 길이는 약 0.1 내지 1㎛인 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 4 항에 있어서, 상기 스페이서의 폭은 50 내지 150Å인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 1 항에 있어서, 상기 인접하는 스토리지 전극 사이의 층간 절연막 상부 표면에 에치 스톱퍼가 더 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  8. 반도체 기판상에 스토리지 콘택 플러그를 갖는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 몰드 산화막을 형성하는 단계;
    상기 몰드 산화막 상부의 소정 부분에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴의 형태로 상기 몰드 산화막을 소정 두께만큼 식각하여 홈을 형성하는 단계;
    상기 홈의 내측벽에 상기 몰드 산화막과 식각 선택비가 큰 막으로 스페이서를 형성하는 단계;
    상기 스페이서 및 상기 하드 마스크 패턴의 형태로 상기 몰드 산화막을 식각하여, 스토리지 전극 영역을 한정하는 단계;
    상기 스토리지 전극 영역내에 스토리지 전극을 형성하는 단계;
    상기 몰드 산화막을 제거하는 단계; 및
    상기 스토리지 전극 상부에 유전막 및 플레이트 전극을 순차적으로 형성하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 의 제조방법.
  9. 제 8 항에 있어서, 상기 몰드 산화막은 단일의 산화막 또는 다층의 산화막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 8 항에 있어서, 상기 층간 절연막을 형성하는 단계와, 상기 몰드 산화막을 형성하는 단계 사이에, 상기 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 8 항에 있어서, 상기 하드 마스크 패턴을 형성하는 단계는,
    상기 몰드 산화막 상부에 하드 마스크막을 증착하는 단계;
    상기 하드 마스크막 상부에 반사 방지막을 증착하는 단계; 및
    상기 반사 방지막 및 하드 마스크막을 상기 스토리지 전극 영역을 한정할 수 있는 형태로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 하드 마스크막은 폴리실리콘막이고, 상기 반사 방지막은 실리콘 질산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 8 항 또는 제 11 항에 있어서, 상기 홈은 건식 식각 방식에 의해 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 홈은 홈 측벽에 보잉이 발생되지 않을 정도의 깊이로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 몰드 산화막을 약 1.5 내지 2㎛의 두께로 형성하는 경우, 상기 홈은 0.1 내지 1㎛ 깊이로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 13 항에 있어서, 상기 홈을 형성하기 위한 식각 공정시 상기 반사 방지막을 동시에 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 홈을 형성하기 위한 식각 공정은,
    20 내지 50mT의 압력에서 CH2F2/O2/Ar/CHF3 가스를 이용하여 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제 8 항에 있어서, 상기 홈을 형성하는 단계와, 상기 홈의 내측벽에 스페이서를 형성하는 단계 사이에,상기 홈의 내측벽을 상기 하드 마스크 패턴의 측벽으로 부터 소정 거리 만큼 풀백시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제 18 항에 있어서, 상기 홈의 측벽을 풀백시키는 단계는,
    상기 홈의 측벽을 소정 두께만큼 습식 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  20. 제 18 항에 있어서, 상기 홈의 측벽은 50 내지 150??만큼 풀백시키는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 제 18 항에 있어서, 상기 홈의 측벽은 HF 용액, SC1(standard cleaning 1,NH4OH:H2O2:H2O=1:4:20) 또는 LAL 용액(H2O/NH 4F/HF)등에 의해 습식 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  22. 제 8 항에 있어서, 상기 스페이서는 도핑 또는 비도핑 폴리실리콘막, TiN등과 같은 도전층 및 실리콘 질화막과 같은 절연층 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  23. 제 8 항에 있어서, 상기 스토리지 전극 영역을 형성하는 단계는,
    상기 폴리실리콘막 및 스페이서에 의해 노출된 몰드 산화막을 C4F6/Ar/O2 가스로 건식식각하는 단계인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  24. 제 8 항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 스토리지 전극 영역 표면에 도전층을 증착하는 단계;
    상기 도전층 상부에 희생층을 형성하는 단계; 및
    상기 희생층 및 도전층을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 실린더 형태의 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  25. 제 24 항에 있어서, 상기 희생층은 상기 몰드 산화막 제거시 동시에 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  26. 제 25 항에 있어서, 상기 스페이서가 절연물인 경우, 상기 희생층 및 몰드 산화막 제거시 상기 스페이서를 동시에 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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