KR100551607B1 - Semiconductor package - Google Patents

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KR100551607B1
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electrode
semiconductor package
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organic
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이시다요시히로
이시와타슈이치
미야자키다이치
오무라아쓰시
오하라쓰토무
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시티즌 도케이 가부시키가이샤
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Abstract

IC 칩(10)의 주표면에, 전극 패드 상에 개구부를 가지는 유기 수지막(27)을 형성하고, 전극 패드 상에 형성되는 돌기 전극(12)을 저융점의 공정 땜납으로 형성한다. 그 결과, 전극 패드와 IC 칩 사이에 응력에 의한 균열이 생기는 것을 억제하면서 유기 수지막을 녹이지 않고 돌기 전극(12)을 형성하여 반도체 패키지의 신뢰성 향상을 도모할 수 있다.On the main surface of the IC chip 10, an organic resin film 27 having an opening is formed on the electrode pad, and the protruding electrode 12 formed on the electrode pad is formed of process solder of low melting point. As a result, the projection electrode 12 can be formed without melting the organic resin film while suppressing the occurrence of cracks due to stress between the electrode pad and the IC chip, thereby improving the reliability of the semiconductor package.

반도체, 패키지, 반도체 패키지, 볼, 그리드, 어레이, 플립칩, 본딩, 회로, 기판Semiconductors, Packages, Semiconductor Packages, Balls, Grid, Arrays, Flip Chip, Bonding, Circuits, Boards

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로, 더 상세하게는 유기(有機) 회로 기판과, 이 기판에 플립 칩 본딩(flip chip bonding)에 의하여 실장(實裝)된 IC 칩에 의하여 구성된 볼 그리드 어레이(BGA)형의 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a ball grid array (BGA) configured by an organic circuit board and an IC chip mounted by flip chip bonding on the substrate. ) Is a semiconductor package.

종래, 반도체 패키지의 소형화 및 고밀도화에 따라 베어·칩(bare chip)을 직접 페이스 다운(face down)으로 기판 상에 실장한 BGA형 반도체 패키지가 개발되어 있다. 베어·칩의 실장에는 플립 칩 본딩 기술이 이용되고 있다.Background Art Conventionally, BGA type semiconductor packages have been developed in which bare chips are directly face down mounted on a substrate in accordance with miniaturization and high density of semiconductor packages. Flip chip bonding technology is used for bare chip mounting.

또한 근래, 카메라 일체형 VTR이나 휴대 전화 등의 휴대 기기에 탑재하기 위하여 보다 더 소형화된 반도체 패키지에 대한 시장 요구가 본격화되고 있다. 이로 인하여, 플립 칩 반도체 패키지를 베어·칩과 대략 동일한 치수까지 소형화한 패키지, 이른 바 CSP(칩 사이즈／스케일·패키지)의 개발이 급속도로 진행되고 있다.In recent years, the market demand for a semiconductor package which is further miniaturized for mounting in a portable device such as a camera-integrated VTR or a mobile phone is in earnest. For this reason, development of the package which miniaturized the flip chip semiconductor package to the substantially same dimension as a bare chip | tip, what is called CSP (chip size / scale package), is progressing rapidly.

여기에서, 도 9 및 도 10을 참조하여 종래의 일반적인 CSP에서의 BGA형 반도체 패키지의 구성에 대하여 설명한다. 도 9는 종래의 반도체 패키지(1)의 단면도이다. 또, 도 10 (A)는 도 9에 도시한 반도체 패키지(1)를 구성하는 유기 회로 기판(13)의 상면도이고, 도 10 (B)는 그 유기 회로 기판(13)의 하면도이다.9 and 10, a configuration of a BGA type semiconductor package in a conventional general CSP will be described. 9 is a cross-sectional view of a conventional semiconductor package 1. 10A is a top view of the organic circuit board 13 constituting the semiconductor package 1 shown in FIG. 9, and FIG. 10B is a bottom view of the organic circuit board 13.

도 9에 도시한 반도체 패키지(1)는 유기 회로 기판(13)과, 이 유기 회로 기 판(13)에 플립 칩 본딩에 의하여 실장된 IC 칩(10)에 의하여 구성되어 있다.The semiconductor package 1 shown in FIG. 9 is composed of an organic circuit board 13 and an IC chip 10 mounted on the organic circuit board 13 by flip chip bonding.

이 유기 회로 기판(13)의 기재(基材)(14)의 제1 주표면(主表面) 측(13a)에는 IC 칩 접속용 본딩 패턴(15)이 형성되어 있다. 그리고, 제1 주표면 측(13a)은 각 본딩 패턴(15) 상에 개구부를 가지는 레지스트 막(16)으로 덮여 있다. 또, 제2 주표면 측(13b)에는 외부 단자 패턴(17)이 그리드 어레이(grid array) 형으로 형성되어 있다. 그리고, 제2 주표면 측(13b)은 각 외부 단자 패턴(17) 상에 개구부를 가지는 레지스트(22)로 덮여 있다.The bonding pattern 15 for IC chip connection is formed in the 1st main surface side 13a of the base material 14 of this organic circuit board 13. The first major surface side 13a is covered with a resist film 16 having an opening on each bonding pattern 15. In addition, the external terminal pattern 17 is formed in a grid array type on the second main surface side 13b. The second main surface side 13b is covered with a resist 22 having an opening on each external terminal pattern 17.

또, 종래의 대부분의 IC 칩은 와이어 본딩에 의하여 실장되는 것을 전제로 설계되어 있기 때문에, 전극 패드(11)는 IC 칩(10)의 주표면(10a)의 외주부를 따라 1열(페리퍼럴(peripheral) 위치로) 또는 교호(交互)로 2열로 설치되어 있다.In addition, since most conventional IC chips are designed on the assumption that they are mounted by wire bonding, the electrode pads 11 are arranged in one row (peripheral) along the outer circumference of the main surface 10a of the IC chip 10. Peripheral) or alternately in two rows.

그리고, 이 IC 칩(10)은 전극 패드(11)와 본딩 패턴(15)을 돌기 전극(12)을 통하여 전기적으로 접속함으로써 유기 회로 기판(13)에 페이스 다운으로 플립 칩 실장되어 있다. 또한, IC 칩(10)과 유기 회로 기판(13)의 간극(間隙)은 열경화성의 밀봉 수지(23)로 사이드 포팅(side potting)에 의하여 일체적으로 수지 밀봉되어 있다.The IC chip 10 is flip chip mounted face-down on the organic circuit board 13 by electrically connecting the electrode pad 11 and the bonding pattern 15 through the protruding electrode 12. In addition, the gap between the IC chip 10 and the organic circuit board 13 is integrally resin-sealed by side potting with a thermosetting sealing resin 23.

또, 외부 단자 패턴(17) 상에는 볼 전극(21)이 형성되어 있다. 그리고, 반도체 패키지(1)는 그 볼 전극(21)을 통하여 마더 보드(미도시)에 실장된다.The ball electrode 21 is formed on the external terminal pattern 17. The semiconductor package 1 is mounted on a motherboard (not shown) through the ball electrode 21.

한편, IC 칩(10)의 패드 전극(11) 상에 형성된 돌기 전극(12)은 형성 시에나 플립 칩 실장 시의 리플로(reflow) 처리 등의 열처리 시에 열팽창 및 수축을 반복한다. 돌기 전극(12)의 열팽창률과 패드 전극(11)의 열팽창률은 서로 상이하기 때 문에, 돌기 전극(12)의 열팽창에 의하여 패드 전극(11) 및 그 주위의 IC 칩 부분에 응력이 걸린다. 그 결과, 패드 전극(11)의 주위를 따라 전극 패드(11)와 IC 칩(10) 사이에 균열이 생기는 경우가 있다. 그리고, 이 균열에 의하여 전극 패드(11)와 IC 칩(10)이 도전 불량으로 되어 IC 칩이 오작동을 일으킬 우려가 있다. 이로 인하여 균열이 생기면 반도체 패키지의 신뢰성이 저하된다는 문제점이 있다.On the other hand, the protruding electrode 12 formed on the pad electrode 11 of the IC chip 10 repeats thermal expansion and contraction at the time of formation or during heat treatment such as a reflow process during flip chip mounting. Since the thermal expansion rate of the protruding electrode 12 and the thermal expansion rate of the pad electrode 11 are different from each other, a stress is applied to the pad electrode 11 and the surrounding IC chip portion by the thermal expansion of the protruding electrode 12. . As a result, a crack may arise between the electrode pad 11 and the IC chip 10 along the circumference of the pad electrode 11. This crack may cause the electrode pad 11 and the IC chip 10 to have poor electrical conductivity, which may cause the IC chip to malfunction. For this reason, when a crack occurs, there exists a problem that the reliability of a semiconductor package will fall.

또, 종래의 유기 회로 기판(13)의 본딩 패턴은 IC 칩(10)의 전극 패드(11)의 위치에 대응하는 위치, 즉 도 10 (A)에 도시한 바와 같이 사각형의 네 변을 따라 1열로 통상 배열되어 있다. 이에 대하여, 유기 회로 기판(13)의 외부 단자 패턴(17)은 도 10 (B)에 도시한 바와 같이 그리드 어레이 형으로 배열하여 설치되어 있다.In addition, the bonding pattern of the conventional organic circuit board 13 has a position corresponding to the position of the electrode pad 11 of the IC chip 10, that is, along four sides of the rectangle as shown in FIG. Usually arranged in rows. In contrast, the external terminal patterns 17 of the organic circuit board 13 are arranged in a grid array type as shown in Fig. 10B.

또한, 스루홀(through-hole)(18)은 도 10 (A)에 도시한 바와 같이, 본딩 패턴(15)의 배치에 의한 사각형을 둘러싸도록 유기 회로 기판(1)의 외주를 따라 1열로 배치되어 있다. 즉, 도 10 (B)에 도시한 바와 같이 외부 단자 패턴(17)의 형성 영역 외측에 이 형성 영역을 둘러싸도록 배치되어 있다.In addition, the through-holes 18 are arranged in one row along the outer periphery of the organic circuit board 1 so as to surround a quadrangle formed by the arrangement of the bonding patterns 15, as shown in FIG. 10A. It is. That is, as shown in FIG. 10 (B), it is arrange | positioned so that this formation area may be surrounded by the outer side of the formation area of the external terminal pattern 17. FIG.

그리고, 제1 주표면 측에서는 각 본딩 패턴(15)과 각 스루홀(18)을 1개씩 접속하는 배선 패턴(19)이 형성되어 있고, 제2 주표면 측에서는 각 외부 단자 패턴(17)과 각 스루홀(18)을 1개씩 접속하는 배선 패턴(20)이 형성되어 있다. 그리고, 각 본딩 패턴(15)과 각 외부 단자 패턴(17)은 스루홀(18)을 통하여 전기적으로 접속되어 있다.And the wiring pattern 19 which connects each bonding pattern 15 and each through hole 18 one by one is formed in the 1st main surface side, and each external terminal pattern 17 and each through is formed in the 2nd main surface side. The wiring pattern 20 which connects the holes 18 one by one is formed. Each bonding pattern 15 and each external terminal pattern 17 are electrically connected through the through holes 18.

한편, 도 10 (B)에 도시한 바와 같이, 스루홀(18)은 외부 단자 패턴(17)의 형성 영역 외측에 배치되어 있다. 이로 인하여, 예를 들면 인접한 외부 단자 패턴(17a 및 17b) 사이로 다른 외부 접속 패턴에 접속된 배선(20a)을 배치할 필요가 있다. 이 배선의 수는 외부 접속 패턴(17)의 수가 늘어날수록 증가한다. 그리고, 외부 접속 패턴 간의 배선 수가 많아지면 인접한 외부 접속 패턴끼리의 간격을 넓힐 필요가 생긴다. 이로 인하여, 종래의 반도체 패키지에서는 외부 접속 패턴의 수를 줄이지 않고 유기 회로 기판의 면적을 좁게 하여 소형화하는 것이 곤란하였다.On the other hand, as shown in FIG. 10 (B), the through hole 18 is disposed outside the formation region of the external terminal pattern 17. For this reason, for example, it is necessary to arrange the wiring 20a connected to another external connection pattern between adjacent external terminal patterns 17a and 17b. The number of wirings increases as the number of external connection patterns 17 increases. As the number of wirings between the external connection patterns increases, it is necessary to widen the interval between adjacent external connection patterns. For this reason, in the conventional semiconductor package, it was difficult to reduce the size of the organic circuit board to reduce the size without reducing the number of external connection patterns.

따라서, 본 발명은 전술한 문제를 감안하여 이루어진 것으로, BGA형의 플립 칩 본딩한 반도체 패키지에 있어서, 소형 휴대 기기 등 탑재용으로서 적합한 소형이고 신뢰성이 우수하며 또한 저가인 반도체 패키지의 제공을 목적으로 한다.Accordingly, the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a compact, reliable and low-cost semiconductor package suitable for mounting on a small portable device, etc. in a BGA type flip chip bonded semiconductor package. do.

본 발명의 반도체 패키지에 의하면, 제1 주표면 측에 IC 칩 접속용 본딩 패턴이 형성되고, 제2 주표면 측에 외부 단자 패턴이 그리드 어레이 형으로 형성되며, 상기 본딩 패턴과 볼 전극 단자를 전기적으로 접속하기 위한 스루홀이 형성된 유기 회로 기판과, 주표면에 전극 패드가 형성되고, 상기 전극 패드 상에 형성된 돌기 전극을 통하여 상기 유기 회로 기판에 플립 칩 실장된 IC 칩을 포함하고, 상기 유기 회로 기판과 상기 IC 칩의 간극에 밀봉 수지가 충전(充塡)되고, 상기 외부 단자 패턴 상에 볼 전극이 형성되며, 상기 IC 칩의 주표면은 상기 전극패드 상에 개구부를 가지는 유기 수지막으로 덮여 있고, 상기 돌기 전극은 상기 유기 수지막 의 내열(耐熱) 온도보다 낮은 용융 온도를 가지는 공정 땜납(eutectic solder)에 의하여 형성되는 구성으로 되어 있다.According to the semiconductor package of the present invention, an IC chip connection bonding pattern is formed on the first main surface side, and an external terminal pattern is formed in a grid array type on the second main surface side, and the bonding pattern and the ball electrode terminal are electrically connected. An organic circuit board having a through hole formed therein for connecting to the semiconductor substrate; an IC chip having an electrode pad formed on a main surface thereof, and flip chip mounted on the organic circuit board through a projection electrode formed on the electrode pad; A sealing resin is filled in the gap between the substrate and the IC chip, a ball electrode is formed on the external terminal pattern, and a main surface of the IC chip is covered with an organic resin film having an opening on the electrode pad. The protrusion electrode is formed by eutectic solder having a melting temperature lower than the heat resistance temperature of the organic resin film.

이와 같이 본 발명의 반도체 패키지에 의하면, IC 칩의 전극 패드 주위의 주표면을 유기 수지막으로 덮는다. 따라서, 돌기 전극의 열팽창에 의한 전극 패드 주위의 IC 칩 부분에 대한 응력을 완화할 수 있다. 그 결과, 전극 패드와 IC 칩 사이에 균열이 생기는 것을 억제할 수 있다. 따라서, 반도체 패키지의 신뢰성 향상을 도모할 수 있다.Thus, according to the semiconductor package of this invention, the main surface around the electrode pad of an IC chip is covered with an organic resin film. Therefore, the stress on the IC chip portion around the electrode pad due to thermal expansion of the protruding electrode can be alleviated. As a result, it can suppress that a crack arises between an electrode pad and an IC chip. Therefore, the reliability of a semiconductor package can be improved.

그러나, 유기 수지막은 내열성이 낮다. 따라서, 종래의 돌기 전극에 이용되고 있던 고융점 땜납과 같은 재료로는 셀프 얼라인먼트(self alignment) 실장을 위하여 돌기 전극을 가열하면 유기 수지막까지 녹아버린다. 이로 인하여, 유기 회로 기판에 IC 칩을 셀프 얼라인먼트 실장하는 것이 곤란하게 된다.However, the organic resin film has low heat resistance. Therefore, with the same material as the high melting point solder used in the conventional projection electrodes, the projection electrodes are melted to the organic resin film when the projection electrodes are heated for self alignment. For this reason, it becomes difficult to mount self-alignment of an IC chip on an organic circuit board.

한편, 비(非)셀프 얼라인먼트 실장을 행하는 경우에는, 유기 회로 기판의 본딩 패턴에 대하여 IC 칩의 돌기 전극을 고정밀도로 위치 맞춤하는 것이 필요하게 된다. 이로 인하여, 이 경우에는 고가의 본딩 장치가 필요하게 되어 반도체 패키지의 코스트가 상승한다.On the other hand, when non-self alignment mounting is performed, it is necessary to accurately position the protruding electrode of the IC chip with respect to the bonding pattern of the organic circuit board. For this reason, in this case, an expensive bonding apparatus is required and the cost of a semiconductor package increases.

따라서, 본 발명에서는 유기 수지막을 형성하고, 또 돌기 전극을 유기 수지막의 내열 온도보다 낮은 용융 온도를 가지는 공정 땜납에 의하여 형성한다. 그 결과, 돌기 전극을 리플로해도 유기 수지막을 녹이지 않고 유기 회로 기판에 IC 칩을 실장할 수 있다.Therefore, in the present invention, the organic resin film is formed, and the protruding electrode is formed by the process solder having a melting temperature lower than the heat resistance temperature of the organic resin film. As a result, the IC chip can be mounted on the organic circuit board without melting the organic resin film even if the protruding electrode is reflowed.

따라서, 본 발명에 의하면, 균열의 발생을 억제한 신뢰성이 높은 반도체 패 키지를 저가로 제공할 수 있다.Therefore, according to this invention, the highly reliable semiconductor package which suppressed generation | occurrence | production of a crack can be provided at low cost.

또, 본 발명의 반도체 패키지에서, 상기 유기 수지막의 막 두께가 1㎛∼10㎛ 범위 내의 값을 가지는 것이 바람직하다.Moreover, in the semiconductor package of this invention, it is preferable that the film thickness of the said organic resin film has a value in the range of 1 micrometer-10 micrometers.

이와 같이 막 두께를 1㎛ 이상으로 하면 유기 수지막 표면의 평탄성을 확보할 수 있어 돌기 전극의 열팽창에 의하여 전극 패드 주위에 걸리는 응력을 충분히 완화할 수 있다. 또, 막 두께를 10㎛ 이하로 하면 유기 수지막을 스핀 코팅 법에 의하여 용이하게 형성할 수 있어 전극 패드 상의 개구부의 애스펙트(aspect) 비가 과도하게 커지는 것을 피할 수 있다.Thus, when the film thickness is set to 1 µm or more, the flatness of the surface of the organic resin film can be ensured, and the stress applied around the electrode pad due to thermal expansion of the protruding electrode can be sufficiently relaxed. When the film thickness is 10 μm or less, the organic resin film can be easily formed by the spin coating method, so that the aspect ratio of the openings on the electrode pads can be avoided from becoming excessively large.

또, 본 발명의 반도체 패키지에서, 상기 유기 수지막이 감광성(感光性) 폴리이미드 수지인 것이 바람직하다.Moreover, in the semiconductor package of this invention, it is preferable that the said organic resin film is a photosensitive polyimide resin.

이와 같이 유기 수지막을 감광성 폴리이미드 수지에 의하여 형성하면 개구부의 패터닝 프로세스를 비감광성 수지를 이용한 경우보다 간단하게 할 수 있다.Thus, when the organic resin film is formed of the photosensitive polyimide resin, the patterning process of the opening portion can be made simpler than in the case of using the non-photosensitive resin.

또, 본 발명을 실시함에 있어서, 상기 재배선(再配線) 구조 상의 상기 유기 수지막 부분의 막 두께가 1㎛∼3㎛ 범위 내의 값을 가지는 것이 바람직하다.Moreover, in implementing this invention, it is preferable that the film thickness of the said organic resin film part on the said rewiring structure has a value in the range of 1 micrometer-3 micrometers.

이와 같이 막 두께를 1㎛ 이상으로 하면 유기 수지막 부분의 표면 평탄성을 확보할 수 있다. 또, 막 두께를 3㎛ 이하로 하면 전극 패드 상의 개구부의 패터닝 시에 개구부의 에지 부분이 돌기형상부가 되는 것을 억제할 수 있다.Thus, when the film thickness is 1 micrometer or more, the surface flatness of the organic resin film part can be ensured. If the film thickness is 3 占 퐉 or less, the edge portion of the opening can be suppressed from forming at the time of patterning the opening on the electrode pad.

또, 본 발명의 반도체 패키지에서, 상기 돌기 전극을 구성하는 상기 공정 땜납은 주석과 납이 6：4의 중량비로 포함된 조성을 가지는 것이 바람직하다.In the semiconductor package of the present invention, the process solder constituting the protruding electrode preferably has a composition in which tin and lead are contained in a weight ratio of 6: 4.

공정 땜납의 조성을 이와 같은 중량비로 하면 공정 땜납의 융해 온도를 230 ℃ 정도 이하로 충분히 낮출 수 있다.When the composition of the process solder is such a weight ratio, the melting temperature of the process solder can be sufficiently lowered to about 230 ° C or less.

또, 본 발명을 실시함에 있어서, 상기 IC 칩과 상기 회로 기판의 간극의 높이가 50㎛∼150㎛ 범위 내의 값을 가지는 것이 바람직하다.Moreover, in implementing this invention, it is preferable that the height of the clearance gap of the said IC chip and the said circuit board has a value within the range of 50 micrometers-150 micrometers.

이와 같이, 간극의 높이를 50㎛ 이상으로 하면 밀봉 수지의 주입 속도가 빨라져 수지 밀봉에 필요한 시간을 단축할 수 있다. 또, 간극의 높이를 150㎛ 이하로 하면 유기 회로 기판의 제1 주표면으로부터, 실장된 IC 칩의 상면까지의 높이가 과도하게 높아지는 것을 피할 수 있다.In this way, when the height of the gap is 50 µm or more, the injection speed of the sealing resin is increased, and the time required for sealing the resin can be shortened. When the height of the gap is set to 150 µm or less, an excessive increase in height from the first main surface of the organic circuit board to the upper surface of the mounted IC chip can be avoided.

또, 본 발명의 반도체 패키지에서, 상기 돌기 전극이 동 또는 니켈의 코어(core) 층과, 상기 코어 층 상에 형성된 상기 공정 땜납을 포함하는 것이 바람직하다.In the semiconductor package of the present invention, it is preferable that the protruding electrode comprises a core layer of copper or nickel and the process solder formed on the core layer.

동 및 니켈은 모두 땜납에 젖기 쉬운 금속이다. 따라서, 동 또는 니켈의 코어 층을 설치하면 돌기 전극의 공정 땜납을 리플로했을 때 공정 땜납의 형상이 넓어지는 것을 방지할 수 있다. 이로 인하여, 리플로 후에도 일정 이상의 돌기 전극 높이를 확보할 수 있다. 그 결과, IC 칩과 유기 회로 기판의 간극을 일정 이상의 높이로 할 수 있다.Both copper and nickel are metals susceptible to soldering. Therefore, by providing the copper or nickel core layer, it is possible to prevent the shape of the process solder from expanding when the process solder of the protruding electrode is reflowed. For this reason, the height of a predetermined | prescribed electrode more than a predetermined | prescribed after reflow can be ensured. As a result, the gap between the IC chip and the organic circuit board can be at least a certain height.

한편, 공정 땜납의 구성 성분인 주석은 전극 패드의 성분(예를 들면 동)과 녹기 쉬운 성질을 가진다. 이로 인하여, 전극 패드 상에 직접 공정 땜납을 형성하면 공정 땜납 중의 주석 원자가 금속 원자가 확산되어, 전극 패드의 밀착성이 저하되어 돌기 전극이 박리되어 단선(斷線)되는 경우가 있다.On the other hand, tin, which is a constituent of the eutectic solder, has a property of easily melting with a component (for example, copper) of the electrode pad. For this reason, when forming a process solder directly on an electrode pad, the tin atom in a process solder diffuses a metal atom, the adhesiveness of an electrode pad may fall, and a protrusion electrode may peel and it may disconnect.

따라서, 본 발명을 실시함에 있어서, 상기 코어 층의 두께가 5㎛∼20㎛ 범위 내의 값을 가지는 것이 바람직하다.Therefore, in practicing the present invention, it is preferable that the thickness of the core layer has a value within the range of 5 µm to 20 µm.

이와 같이 코어 층의 두께를 5㎛ 이상으로 하면 공정 땜납과 코어 층 사이에서만 금속 원자가 확산되므로 전극 패드의 밀착성이 저하하는 것을 피할 수 있다. 그 결과, 단선의 발생을 억제하여 반도체 패키지의 신뢰성 향상을 도모할 수 있다.In this manner, when the thickness of the core layer is 5 µm or more, since the metal atoms diffuse only between the process solder and the core layer, the adhesiveness of the electrode pad can be avoided. As a result, the occurrence of disconnection can be suppressed and the reliability of the semiconductor package can be improved.

또, 코어 층의 두께를 20㎛ 이하로 하면 개개의 돌기 전극의 공정 땜납의 체적이 커지는 것을 피할 수 있다. 그 결과, 돌기 전극의 열팽창에 의한 전극 패드 주변에 대한 응력이 과도하게 커지는 것을 피할 수 있다.In addition, when the thickness of the core layer is set to 20 µm or less, it is possible to avoid increasing the volume of the process solder of the individual protruding electrodes. As a result, an excessively large stress on the periphery of the electrode pad due to thermal expansion of the protruding electrode can be avoided.

또, 본 발명을 실시함에 있어서, 상기 돌기 전극을 배치하는 피치가 200㎛∼2000㎛ 범위 내의 값을 가지는 것이 바람직하다.Moreover, in implementing this invention, it is preferable that the pitch which arrange | positions the said projection electrode has a value in the range of 200 micrometers-2000 micrometers.

이와 같이 피치를 200㎛ 이상으로 해 두면 돌기 전극을 리플로하여 실장할 때, 돌기 전극과 동일 피치로 배치된 본딩 패턴끼리가 단락(短絡)될 우려가 없다. 그 결과, 유기 회로 기판에 IC 칩을 셀프 얼라인먼트로 용이하게 실장할 수 있어 생산성을 향상시킬 수 있다.If the pitch is set to 200 m or more in this manner, there is no fear that the bonding patterns arranged at the same pitch as the protruding electrodes are short-circuited when the protruding electrodes are reflowed and mounted. As a result, the IC chip can be easily mounted on the organic circuit board by self alignment, and the productivity can be improved.

또, 피치를 2000㎛ 이하로 해 두면 IC 칩의 일정 면적의 주표면에 배치되는 돌기 전극의 수가 과도하게 적어지는 것을 피할 수 있다.If the pitch is set to 2000 µm or less, an excessive decrease in the number of the protruding electrodes arranged on the main surface of the predetermined area of the IC chip can be avoided.

한편, 셀프 얼라인먼트 실장을 실현하기 위해서는 본딩 패턴끼리의 간격을 일정 이상 확보할 필요가 있다. 이를 위해서는 IC 칩의 주표면의 전극 패드도 일정 이상의 간격으로 배치하는 것이 필요하게 된다. IC 칩의 주표면에 많은 전극 패드를 일정 간격을 확보하면서 설치하기 위해서는 전극 패드를 페리퍼럴 형으로 배치하는 것보다 그리드 어레이 형으로 배치하는 것이 바람직하다.On the other hand, in order to realize self-alignment mounting, it is necessary to secure the space | interval between bonding patterns more than a fixed. To this end, it is necessary to arrange the electrode pads on the main surface of the IC chip at a predetermined interval or more. In order to install a large number of electrode pads on the main surface of the IC chip while securing a predetermined distance, it is preferable to arrange the electrode pads in a grid array type rather than in a peripheral type.

그러나, 대부분의 IC 칩은 본딩 칩 실장되는 것을 전제로 하여 설계되어 있다. 따라서, IC 칩의 전극 패드는 페리퍼럴 형으로 배치되어 있는 것이 많다. 한편, 전극 패드를 그리드 어레이 형으로 배치한 IC 칩을 새로 설계하면 IC 칩의 가격이 높아진다.However, most IC chips are designed on the assumption that bonding chips are mounted. Therefore, the electrode pads of the IC chip are often arranged in a peripheral type. On the other hand, a new design of the IC chip in which the electrode pads are arranged in a grid array type increases the price of the IC chip.

따라서, 본 발명의 반도체 패키지에서, 상기 IC 칩의 주표면의 외주를 따라 와이어 본딩용의 전극 패드가 형성되어 있고, 상기 돌기 전극은 상기 패드로 둘러싸인 영역에 그리드 어레이 형으로 배치되며, 상기 유기 수지막 중에, 상기 패드와 플립 칩 실장용의 상기 돌기 전극을 전기적으로 접속하는 재배선 구조가 설치되는 것이 바람직하다.Therefore, in the semiconductor package of the present invention, an electrode pad for wire bonding is formed along the outer periphery of the main surface of the IC chip, and the protruding electrodes are arranged in a grid array in an area surrounded by the pad, and the organic resin In a film | membrane, it is preferable to provide the redistribution structure which electrically connects the said pad electrode and the said protruding electrode for flip chip mounting.

이와 같이 재배선 구조를 설치하면 전극 패드가 페리퍼럴 형으로 배치된 와이어 본딩용 IC 칩을 이용함으로써 제조 코스트의 상승을 억제하면서 돌기 전극을 그리드 어레이 형으로 배치할 수 있다.By providing the redistribution structure as described above, the protruding electrodes can be arranged in a grid array type while suppressing an increase in manufacturing cost by using an IC chip for wire bonding in which electrode pads are arranged in a peripheral type.

또, 본 발명의 반도체 패키지에서, 상기 재배선 구조가 크롬 층과 알루미늄 층으로 이루어지는 2층 구조인 것이 바람직하다.Moreover, in the semiconductor package of this invention, it is preferable that the said redistribution structure is a two-layer structure which consists of a chromium layer and an aluminum layer.

크롬 층은 유기 수지막과의 밀착성이 양호하고 알루미늄 층은 도전성이 높다. 따라서, 이들 2층을 적층함으로써 밀착성이 양호하고 또한 도전성이 높은 재배선 구조를 얻을 수 있다.The chromium layer has good adhesion with the organic resin film and the aluminum layer has high conductivity. Therefore, by laminating these two layers, a redistribution structure having good adhesion and high conductivity can be obtained.

또, 본 발명의 반도체 패키지에서, 상기 유기 회로 기판에 형성된 적어도 일부분의 상기 스루홀은 상기 외부 단자 패턴이 형성된 그리드의 위치에 대하여 하프 그리드(half grid)를 벗어난 위치에 설치되는 것이 바람직하다.In the semiconductor package of the present invention, it is preferable that at least a part of the through hole formed in the organic circuit board is provided at a position outside the half grid with respect to the position of the grid on which the external terminal pattern is formed.

이와 같이 외부 단자 패턴 사이에 스루홀을 배치하면 외부 단자 패턴의 형성 영역의 외부에 스루홀을 배치한 경우에 비하여, 외부 단자 패턴의 수를 줄이지 않고 유기 회로 기판의 면적을 좁게 할 수 있다. 또한, 외부 단자 패턴과 본딩 패턴 사이의 배선 경로의 길이가 짧아지므로 반도체 패키지의 전기 특성의 향상을 도모할 수 있다.In this way, when the through holes are disposed between the external terminal patterns, the area of the organic circuit board can be narrowed without reducing the number of external terminal patterns as compared with the case where the through holes are arranged outside the region where the external terminal pattern is formed. In addition, since the length of the wiring path between the external terminal pattern and the bonding pattern is shortened, the electrical characteristics of the semiconductor package can be improved.

또, 외부 단자 패턴으로부터 하프 그리드 벗어난 위치에 스루홀을 규칙적으로 형성하면 기판 설계가 용이하게 된다.In addition, if the through holes are regularly formed at the position beyond the half grid from the external terminal pattern, the substrate design becomes easy.

또, 본 발명의 반도체 패키지에서, 상기 유기 회로 기판 중의 상기 밀봉 수지에 의하여 밀봉된 영역에서 상기 스루홀의 상기 제1 주표면 측의 단부가 솔더레지스트(solder-resist) 막으로 덮이는 것이 바람직하다.Moreover, in the semiconductor package of this invention, it is preferable that the edge part of the said 1st main surface side of the said through hole is covered by the solder-resist film in the area | region sealed by the said sealing resin in the said organic circuit board | substrate. .

이와 같이 밀봉 영역의 스루홀의 입구를 덮어두면 플립 칩 실장된 IC 칩과 유기 회로 기판의 간극을 수지 밀봉할 때 다음과 같은 여러 가지 이점이 생긴다. 즉, 밀봉 수지가 스루홀 내에 유입되는 것을 피할 수 있으므로 밀봉 수지의 주입량을 정확하게 제어할 수 있다. 또, 밀봉 수지가 스루홀을 통하여 제2 주표면 측으로 유출되는 것을 방지할 수 있다. 또한 밀봉 수지 내에 스루홀로부터 공기가 혼입되어 보이드(void)가 발생하는 것도 방지할 수 있다.Covering the inlet of the through hole in the sealing region as described above has several advantages when resin sealing the gap between the flip chip mounted IC chip and the organic circuit board. That is, since the sealing resin can be prevented from flowing into the through hole, the injection amount of the sealing resin can be controlled accurately. Further, the sealing resin can be prevented from flowing out to the second main surface side through the through hole. In addition, it is possible to prevent the generation of voids by mixing air from the through hole in the sealing resin.

또, 스루홀의 입구를 막을 뿐이므로 스루홀 내를 고체로 채우는 공정을 필요로 하지 않는다.Moreover, since only the inlet of a through hole is blocked, the process of filling a inside of a through hole with a solid is not needed.

또, 본 발명의 반도체 패키지에서, 상기 IC 칩 접속용 본딩 패턴이 상기 스루홀 바로 위로부터 벗어난 위치에 배치되는 것이 바람직하다.In the semiconductor package of the present invention, it is preferable that the bonding pattern for the IC chip connection is disposed at a position deviating from directly above the through hole.

이와 같이 스루홀 바로 위를 피하여 본딩 패턴을 배치하면 IC 칩을 플립 칩 실장할 때 돌기 전극과 본딩 패턴을 확실하게 전기적으로 접속할 수 있다.In this way, if the bonding pattern is disposed away from directly through the through hole, the protruding electrode and the bonding pattern can be reliably electrically connected when the IC chip is flip chip mounted.

또, 본 발명의 반도체 패키지에서, 상기 볼 전극이 상기 돌기 전극을 구성하는 공정 땜납과 동일 성분의 재료로 형성되는 것이 바람직하다.Moreover, in the semiconductor package of this invention, it is preferable that the said ball electrode is formed from the material of the same component as the process solder which comprises the said projection electrode.

이와 같은 구성으로 하면 유기 수지막의 내열 온도보다 저온으로 볼 전극을 리플로할 수 있다. 그 결과, 유기 수지막을 녹이지 않고 마더 보드에 반도체 패키지를 실장할 수 있다.With such a configuration, the ball electrode can be reflowed at a lower temperature than the heat resistance temperature of the organic resin film. As a result, the semiconductor package can be mounted on the motherboard without melting the organic resin film.

또, 돌기 전극과 솔더 볼의 재료로 동일 재료를 사용하므로 재료 코스트의 저감을 도모할 수 있다.In addition, since the same material is used as the material of the protruding electrode and the solder ball, the material cost can be reduced.

그리고, 볼 전극을 리플로할 때는 가열 처리에 의하여 돌기 전극도 융해된다. 그러나, 돌기 전극은 밀봉 수지에 의하여 밀봉되어 있기 때문에 돌기 전극이 융해되어도 문제가 되지 않는다.When the ball electrode is reflowed, the protruding electrode is also melted by heat treatment. However, since the projection electrode is sealed by the sealing resin, it does not matter even if the projection electrode is melted.

도 1은 본 발명의 실시예에 관한 것으로, 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 2의 (A)의 (a)∼(g)는 비감광성 유기 수지막의 패터닝 방법을 도시한 단면 공정도이고, (B)의 (a)∼(d)는 감광성 유기 수지막의 패터닝 방법을 도시한 단면 공정도이며, (B)의 (e) 및 (f)는 유기 수지막의 돌기부를 도시한 요부 확대 단면도이다.(A) of FIG. 2 (A)-(g) is sectional process drawing which shows the patterning method of a non-photosensitive organic resin film, (a)-(d) of (B) shows the patterning method of the photosensitive organic resin film It is a cross-sectional process drawing, (e) and (f) of (B) are enlarged sectional drawing of the principal part which shows the processus | protrusion part of an organic resin film.

도 3은 본 발명의 실시예에 관한 것으로, IC 칩의 평면도이다.3 is a plan view of an IC chip in accordance with an embodiment of the present invention.

도 4는 본 발명의 실시예에 관한 것으로, 반도체 패키지의 요부 확대 단면도 이다.4 is an enlarged cross-sectional view of an essential part of a semiconductor package according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 관한 것으로, IC 칩의 요부 확대 단면도이다.5 is an enlarged cross-sectional view of an essential part of an IC chip according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 관한 것으로, IC 칩의 돌기 전극의 단면도이다.6 is a cross-sectional view of a protruding electrode of an IC chip in accordance with an embodiment of the present invention.

도 7은 본 발명의 실시예에 관한 것으로, 유기 회로 기판의 제1 주표면 측의 평면도이다.7 is a plan view of the first main surface side of the organic circuit board according to the embodiment of the present invention.

도 8은 본 발명의 실시예에 관한 것으로, IC 칩과 유기 회로 기판의 간극의 높이와 밀봉 수지의 주입에 필요한 시간의 관계를 도시한 그래프이다.FIG. 8 is a graph showing the relationship between the height of the gap between the IC chip and the organic circuit board and the time required for injecting the sealing resin.

도 9는 종래의 반도체 패키지의 단면도이다.9 is a cross-sectional view of a conventional semiconductor package.

도 10 (A)는 종래의 유기 회로 기판의 제1 주표면 측의 평면도이고, (B)는 그 제2 주표면 측의 평면도이다.10A is a plan view of the first main surface side of a conventional organic circuit board, and (B) is a plan view of the second main surface side thereof.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 그리고, 참조하는 도면은 본 발명을 이해할 수 있을 정도로 각 구성 성분의 크기, 형상 및 배치 관계를 개략적으로 도시한 것에 지나지 않는다. 따라서, 본 발명은 도시한 예에만 한정되는 것이 아니다.Best Mode for Carrying Out the Invention Embodiments of the present invention will be described below with reference to the drawings. In addition, the drawings referred to are merely schematic illustrations of the size, shape, and arrangement relationship of each component to the extent that the present invention can be understood. Therefore, the present invention is not limited only to the examples shown.

도 1을 참조하여 본 발명의 반도체 패키지의 실시예에 대하여 설명한다. 도 1은 실시예의 반도체 패키지(100)의 단면도이다. 이 반도체 패키지(100)는 유기 회로 기판(13)과, 이 유기 회로 기판(13)에 플립 칩 본딩에 의하여 실장된 IC 칩(10)에 의하여 구성되어 있다.An embodiment of a semiconductor package of the present invention will be described with reference to FIG. 1. 1 is a cross-sectional view of a semiconductor package 100 of an embodiment. The semiconductor package 100 is composed of an organic circuit board 13 and an IC chip 10 mounted on the organic circuit board 13 by flip chip bonding.

(유기 수지막) (Organic Resin Film)                 

먼저, IC 칩(10) 측의 구성 중, 특히 유기 수지막(27)에 대하여 설명한다.First, especially the structure of the IC chip 10 side, the organic resin film 27 is demonstrated.

이 IC 칩(10)의 주표면은 두께가 수 ㎛의 유기 수지막(27)으로 덮여 있다. 이 유기 수지막(27)은 전극 패드(도 1에서는 미도시) 상에 개구부를 가진다. 그리고, 각 전극 패드 상에는 돌기 전극(12)이 형성되어 있다.The main surface of the IC chip 10 is covered with an organic resin film 27 having a thickness of several micrometers. This organic resin film 27 has an opening on an electrode pad (not shown in FIG. 1). And the protruding electrode 12 is formed on each electrode pad.

이와 같이 유기 수지막(27)을 설치하면 돌기 전극(12)의 열팽창에 의한 전극 패드 주위의 IC 칩 부분에 대한 응력을 완화할 수 있다. 그 결과, 전극 패드와 IC 칩(10) 사이에 균열이 생기는 것을 억제하여 반도체 패키지(100)의 신뢰성 향상을 도모할 수 있다. 또, 유기 수지막을 설치함으로써 IC 칩(10)의 주표면 측의 평탄성을 높여 수지 밀봉 시의 보이드의 발생을 억제할 수 있다.By providing the organic resin film 27 in this manner, the stress on the IC chip portion around the electrode pad due to thermal expansion of the protruding electrode 12 can be relaxed. As a result, cracking between the electrode pad and the IC chip 10 can be suppressed and the reliability of the semiconductor package 100 can be improved. Moreover, by providing an organic resin film, the flatness of the main surface side of the IC chip 10 can be raised, and generation | occurrence | production of the void at the time of resin sealing can be suppressed.

그리고, 유기 수지막의 막 두께는 1㎛ 이상이면 충분히 응력을 완화하고 또한 평탄성을 확보할 수 있다.And if the film thickness of an organic resin film is 1 micrometer or more, stress can fully be relaxed and flatness can be ensured.

또, 이 실시예에서는 유기 수지막(27)을 감광성 폴리이미드 수지로 형성한다. 폴리이미드 수지의 막은 IC 칩이 형성된 웨이퍼 상에 스핀 코팅 법에 의하여 도포하여 형성할 수 있으므로, 용이하게 두께가 균일한 수지막을 형성할 수 있다. 이와 같은 감광성 폴리이미드 수지로는, 예를 들면 아사히가세이(旭化成) 제조의 파이메루(パイメル：상품명)이나 도레(東レ) 제조의 포토니스(フォトニ一ス：상품명)를 이용하면 좋다.In this embodiment, the organic resin film 27 is formed of a photosensitive polyimide resin. Since the film of the polyimide resin can be formed by applying the spin coating method on the wafer on which the IC chip is formed, the resin film having a uniform thickness can be easily formed. As such a photosensitive polyimide resin, for example, Asahi Chemical Co., Ltd. product, Pameru, and Toray's photo varnish, may be used.

그리고, 유기 수지막은 막 두께가 1㎛ 이하이면 스핀 코팅 법에 의하여 용이하게 형성할 수 있고, 또 개구부의 애스펙트 비도 과도하게 커지지 않는다.And if the film thickness is 1 micrometer or less, it can form easily by a spin coating method, and also the aspect ratio of an opening part does not become excessively large.

또한, 폴리이미드 수지는 하기의 3개의 이유에 의하여 반도체 패키지의 신뢰 성 향상에 기여한다. 첫 번째로, 폴리이미드 수지는 무기(無機) 막의 패시베이션(passivation) 막이나 밀봉 수지에 대한 높은 밀착력을 가지기 때문에 IC 칩의 박리를 방지할 수 있다. 두 번째로, 폴리이미드 수지는 높은 절연성을 가지기 때문에 돌기 전극 간의 리크 전류의 발생을 억제할 수 있다. 세 번째로, 폴리이미드 수지는 반도체 패키지의 통상의 사용 환경에서는 충분한 내열성을 가진다.In addition, the polyimide resin contributes to improving the reliability of the semiconductor package for the following three reasons. First, since the polyimide resin has a high adhesion to the passivation film or the sealing resin of the inorganic film, it is possible to prevent peeling of the IC chip. Second, since the polyimide resin has high insulation, it is possible to suppress the generation of the leakage current between the protruding electrodes. Third, the polyimide resin has sufficient heat resistance in the normal use environment of the semiconductor package.

또, 이 실시예에서 사용하는 폴리이미드 수지는 감광성을 가지기 때문에 패턴 형성 공정을 간략하게 할 수 있다.Moreover, since the polyimide resin used by this Example has photosensitivity, the pattern formation process can be simplified.

여기에서, 도 2를 참조하여 비감광성 및 감광성 수지의 패턴 형성 공정 끼리를 비교하여 설명한다. 도 2 좌측의 (A)의 (a)∼(g)는 실리콘 웨이퍼 상에 비감광성 폴리이미드 수지의 패턴 형성 공정을 설명하기 위한 단면 공정도이다. 또, 도 2 우측의 (B)의 (a)∼(d)는 실리콘 웨이퍼 상에 감광성 폴리이미드 수지의 패턴 형성 공정을 설명하기 위한 단면 공정도이다.Here, with reference to FIG. 2, the pattern formation process of non-photosensitive and photosensitive resin is compared and demonstrated. (A)-(g) of (A) of FIG. 2 left side is a cross-sectional process drawing for demonstrating the pattern formation process of a non-photosensitive polyimide resin on a silicon wafer. Moreover, (a)-(d) of (B) of FIG. 2 right side is a cross-sectional process drawing for demonstrating the pattern formation process of the photosensitive polyimide resin on a silicon wafer.

비감광성 폴리이미드 수지의 패턴 형성에서는, 먼저 실리콘 웨이퍼(10) 상에 폴리이미드 수지를 도포하고 폴리이미드 수지막(31)을 형성한다((A)의 (a)). 다음에, 폴리이미드 수지막(31) 상에 레지스트 막(32)을 형성한다((A)의 (b)). 다음에, 레지스트 막(32) 상에 마스크 패턴(33)을 형성한다((A)의 (c)). 다음에, 이 마스크 패턴(33)을 통하여 레지스트 막(32)에 대하여 노광(露光)을 행하고, 또 현상하여 레지스트 패턴(32a)을 형성한다((A)의 (d)). 다음에, 마스크 패턴(33)을 제거한 후 이 레지스트 패턴(32a)을 마스크로 하여 폴리이미드 수지(31)에 대하여 에칭(etching)을 행하여 폴리이미드 수지 패턴(31a)을 형성한다((A)의 (e)). 다음에, 레지스트 패턴(32a)을 박리한다((A)의 (f)). 다음에, 폴리이미드 수지 패턴(31a)을 큐어(cure)하고 폴리이미드 수지 패턴(31b)을 형성하여 패턴 형성 공정을 종료한다((A)의 (g)).In pattern formation of a non-photosensitive polyimide resin, a polyimide resin is first apply | coated on the silicon wafer 10, and the polyimide resin film 31 is formed ((a) (a)). Next, a resist film 32 is formed on the polyimide resin film 31 ((b) of (A)). Next, a mask pattern 33 is formed on the resist film 32 ((c) of (A)). Next, the resist film 32 is exposed and developed through this mask pattern 33 to form the resist pattern 32a ((d) of (A)). Next, after removing the mask pattern 33, the polyimide resin pattern 31a is formed by etching the polyimide resin 31 using the resist pattern 32a as a mask ((A)). (e)). Next, the resist pattern 32a is peeled off ((f) of (A)). Next, the polyimide resin pattern 31a is cured and the polyimide resin pattern 31b is formed to complete the pattern forming step ((g) of (A)).

이에 대하여 감광성 폴리이미드 수지의 패턴 형성에서는, 먼저 실리콘 웨이퍼(10) 상에 감광성 폴리이미드 수지를 도포하여 폴리이미드 수지막(34)을 형성한다((B)의 (a)). 다음에, 폴리이미드 수지막(34) 상에 마스크 패턴(33)을 형성한다((B)의 (b)). 다음에, 이 마스크 패턴(33)을 통하여 폴리이미드 수지막(34)에 대하여 노광을 행하고, 또 현상하여 폴리이미드 수지 패턴(34a)을 형성한다. 그리고, 마스크 패턴(33)을 제거한다((B)의 (c)). 다음에, 폴리이미드 수지 패턴(34a)을 큐어하고 폴리이미드 수지 패턴(34b)을 형성하여 패턴 형성 공정을 종료한다((B)의 (d)).On the other hand, in pattern formation of the photosensitive polyimide resin, the photosensitive polyimide resin is first apply | coated on the silicon wafer 10, and the polyimide resin film 34 is formed ((a) of (B)). Next, the mask pattern 33 is formed on the polyimide resin film 34 ((b) of (B)). Next, the polyimide resin film 34 is exposed and developed through this mask pattern 33 to form the polyimide resin pattern 34a. Then, the mask pattern 33 is removed ((c) of (B)). Next, the polyimide resin pattern 34a is cured and the polyimide resin pattern 34b is formed to complete the pattern forming step ((d) of (B)).

이와 같이 감광성 폴리이미드 수지를 이용하면 에쳔트를 이용한 에칭 공정이 불필요하게 되므로 패턴 형성 공정을 간략하게 할 수 있다.Thus, when the photosensitive polyimide resin is used, the etching process using an etchant is unnecessary, and thus the pattern forming process can be simplified.

한편, 감광성 폴리이미드 수지에는 감광성 성분이 포함되어 있다. 이로 인하여, 감광성 폴리이미드 수지막을 큐어하면 이 감광성 성분이 반응하여 막 두께가 당초의 막 두께보다 감소한다. 이로 인하여, 감광성 폴리이미드 수지막은 원하는 막 두께보다 두껍게 도포할 필요가 있다. 예를 들면, 최종적으로 막 두께 2㎛의 유기 수지막을 형성하는 경우에는, 막 두께 4㎛의 감광성 폴리이미드 수지막을 도포하여 형성하면 된다. On the other hand, the photosensitive polyimide resin contains the photosensitive component. For this reason, when the photosensitive polyimide resin film is cured, this photosensitive component reacts and the film thickness is reduced than the original film thickness. For this reason, it is necessary to apply | coat the photosensitive polyimide resin film thicker than desired film thickness. For example, when finally forming the organic resin film with a film thickness of 2 micrometers, what is necessary is just to apply | coat and form the photosensitive polyimide resin film with a film thickness of 4 micrometers.                 

그러나, 수지 패턴의 에지 부분에서는 큐어에 의한 막 두께의 감소량이 다른 부분보다 적다. 따라서, 폴리이미드 수지막이 패턴의 에지를 따라 돌기상으로 높아진 돌기부가 형성된다. 이 상태를 도 2 (B)의 (e)에 도시한다. 도 2 (B)의 (e)는 도 2 (B)의 (d)에 S로 표시한 파선의 원으로 둘러싸인 부분의 확대도이다.However, in the edge portion of the resin pattern, the amount of reduction in film thickness due to the curing is smaller than in other portions. Therefore, the protrusion part which the polyimide resin film raised in process shape along the edge of a pattern is formed. This state is shown to (e) of FIG. 2 (B). (B) of FIG. 2 (B) is an enlarged view of the part enclosed by the broken line circle | wire shown by S in FIG.2 (B).

그리고, 도 2 (B)의 (f)에 도시한 바와 같이, 이 돌기부를 넘어 UBM(Under Bump Metal：「공통 전극막」 또는 「범프 하부 메탈」이라고도 함)(35) 및 도금 레지스트(36)를 적층하면, 도 2 (B)의 (f) 중의 P로 표시한 파선의 원으로 둘러싸인 부분의 돌기부 선단부에 이상(異常) 도금이 발생한다. 이로 인하여, 돌기부가 있으면 도금 두께의 제어가 곤란하게 된다.Then, as shown in FIG. 2B, (f), UBM (Under Bump Metal: also referred to as "common electrode film" or "bump lower metal") 35 and plating resist 36 beyond this protrusion. When lamination is carried out, abnormal plating occurs in the tip portion of the protruding portion of the portion enclosed by the circle of broken line indicated by P in Fig. 2B. For this reason, it becomes difficult to control plating thickness if there is a protrusion part.

따라서, 큐어 후의 감광성 폴리이미드 막(T)과, 그 표면을 기준으로 한 돌기부의 높이(H)를 측정한 바, 예를 들면 T＝2.1㎛일 때 H＝0.2㎛가 되고, T＝3.0㎛일 때 H＝0.4㎛가 되었다. 이에 대하여, 예를 들면 T＝4.0㎛일 때 H＝5.5㎛로도 되었다. 이와 같이, 막 두께가 3㎛를 넘으면 돌기부가 급격하게 높아진다. 따라서, 감광성 폴리이미드 막의 막 두께는 3㎛ 이하인 것이 바람직하다.Therefore, when the photosensitive polyimide film T after curing and the height H of the projections based on the surface thereof were measured, for example, when T = 2.1 µm, H = 0.2 µm, and T = 3.0 µm. H was 0.4 m. On the other hand, when T = 4.0 micrometer, it was also set to H = 5.5 micrometer. In this way, when the film thickness exceeds 3 µm, the protrusions are rapidly increased. Therefore, it is preferable that the film thickness of the photosensitive polyimide film is 3 micrometers or less.

(돌기 전극)(Protrusion electrode)

다음에, IC 칩(10) 측의 구성 중, 특히 돌기 전극(12)에 대하여 설명한다.Next, especially in the structure of the IC chip 10 side, the protrusion electrode 12 is demonstrated.

또, 이 돌기 전극(12)은 유기 회로 기판(14)의 내열 온도(최고 260℃ 정도)나 유기 수지막(27)의 내열 온도(400℃ 정도)보다 낮은 용융 온도를 가지는 공정 땜납에 의하여 형성되어 있다. 이 실시예에서 공정 땜납은 주석(Sn)과 납(Pb)이 60%：40%의 중량비로 포함된 조성을 가지고, 230℃ 정도 이하의 충분히 낮은 융해 온도를 가진다. 이로 인하여, 유기 수지막(27)을 녹이지 않고 IC 칩(10)을 셀프 얼라인먼트에 의하여 플립 칩 실장할 수 있다. 그 결과, 예를 들면 직경 120㎛의 본딩 패턴에 대하여 60㎛를 편차량의 허용 범위로 하는 정밀도로 용이하게 실장할 수 있다.The protruding electrode 12 is formed by a process solder having a melting temperature lower than the heat resistance temperature (about 260 ° C.) of the organic circuit board 14 or the heat resistance temperature (about 400 ° C.) of the organic resin film 27. It is. In this embodiment, the process solder has a composition containing tin (Sn) and lead (Pb) in a weight ratio of 60% to 40%, and has a sufficiently low melting temperature of about 230 ° C or less. For this reason, the IC chip 10 can be flip-chip mounted by self alignment without melting the organic resin film 27. As a result, 60 micrometers can be easily mounted with the precision which makes the allowable range of a deviation amount with respect to the bonding pattern of diameter 120 micrometers, for example.

이에 대하여, 예를 들면 Sn과 Pb의 중량비가 95%：5%이고, 융해 온도가 300℃∼314℃ 정도의 고융점 땜납으로 돌기 전극을 형성한 경우에는, IC 칩(10)을 플립 칩 실장할 때, 돌기 전극을 용융할 수 없다. 이로 인하여, IC 칩(10)의 실장 시에 셀프 얼라인먼트 기능을 이용할 수 없다. 그 결과, 예를 들면 직경 120㎛의 본딩 패턴에 대하여 5㎛ 이내의 정밀도가 요구된다.In contrast, for example, when the protruding electrode is formed of a high melting point solder having a weight ratio of Sn to Pb of 95%: 5% and a melting temperature of about 300 ° C to 314 ° C, the IC chip 10 is flip chip mounted. In doing so, the protruding electrode cannot be melted. For this reason, the self-alignment function cannot be used at the time of mounting the IC chip 10. As a result, precision within 5 micrometers is calculated | required, for example with respect to the bonding pattern of diameter 120 micrometers.

이와 같은 높은 위치 맞춤 정밀도를 실현하기 위해서는, 예를 들면 IC 칩과 유기 회로 기판의 위치 관계를 패턴 인식할 수 있는 고성능의 본딩 장치가 필요하게 된다. 이와 같은 장치는 고가이기 때문에, 셀프 얼라인먼트 기능을 이용하지 않는 경우에는 반도체 패키지의 제조 코스트가 상승된다.In order to realize such high positioning accuracy, for example, a high-performance bonding apparatus capable of pattern recognition of the positional relationship between the IC chip and the organic circuit board is required. Since such a device is expensive, the manufacturing cost of the semiconductor package is increased when the self-alignment function is not used.

(돌기 전극의 배치)(Positioning of projection electrodes)

다음에, 도 3을 참조하여 돌기 전극(12)의 배치에 대하여 설명한다. 도 3은 IC 칩의 주표면 측의 평면도이다. 도 3에서는 주표면에 노출되어 있지 않은 와이어 본딩용 전극 패드(11a) 및 재배선 구조(25)도 편의상 실선(實線)으로 표시한다.Next, with reference to FIG. 3, the arrangement | positioning of the projection electrode 12 is demonstrated. 3 is a plan view of the main surface side of the IC chip. In FIG. 3, the wire bonding electrode pad 11a and the rewiring structure 25 which are not exposed to the main surface are also indicated by solid lines for convenience.

이 실시예에서는 저가인 와이어 본딩용 IC 칩(10)을 이용하고 있다. 그러나, 와이어 본딩용의 전극 패드는 IC 칩의 주표면의 외주를 따라 페리퍼럴 형으로 배치되어 있다. 도 3에서는 전극 패드(11a)의 일부분의 배치를 파선 Z로 도식적으 로 나타낸다.In this embodiment, an inexpensive wire bonding IC chip 10 is used. However, the electrode pads for wire bonding are arranged in a peripheral form along the outer periphery of the main surface of the IC chip. In FIG. 3, the arrangement of a part of the electrode pad 11a is schematically shown by a broken line Z. As shown in FIG.

셀프 얼라인먼트 실장을 실현하기 위해서는, 본딩 패턴끼리의 간격을 일정 이상 확보할 필요가 있다. 이를 위해서는, IC 칩의 주표면의 돌기 전극도 일정 이상의 간격으로 배치하는 것이 필요하게 된다. IC 칩의 주표면에 의하여 다수의 전극 패드를 일정 간격을 확보하면서 설치하기 위해서는 돌기 전극(12)을 페리퍼럴 형으로 배치하는 것보다 그리드 어레이 형으로 배치하는 것이 바람직하다.In order to realize self-alignment mounting, it is necessary to secure the space | interval between bonding patterns more than a fixed. For this purpose, it is necessary to arrange the protruding electrodes on the main surface of the IC chip at regular intervals. In order to install a plurality of electrode pads with a certain distance by the main surface of the IC chip, it is preferable to arrange the protruding electrodes 12 in a grid array type rather than in a peripheral type.

따라서, 이 실시예에서는 전극 패드(11a)로 둘러싸인 내측 영역(Y)에 돌기 전극(12)을 그리드 어레이 형으로 배치한다. 도 3에서는 돌기 전극(12)의 일부분의 배치를 파선의 격자 X로 도식적으로 나타낸다. 격자의 교점이 돌기 전극(12)의 위치에 상당한다.Therefore, in this embodiment, the protruding electrodes 12 are arranged in a grid array in the inner region Y surrounded by the electrode pads 11a. In FIG. 3, the arrangement of a part of the protruding electrode 12 is schematically shown by a dashed grid X. FIG. The intersection of the gratings corresponds to the position of the protruding electrode 12.

그리고, 돌기 전극(12)의 피치는 셀프 얼라인먼트로 실장 시에, 인접한 본딩 패턴끼리가 단락될 우려를 없애기 위해서는 일정 값 이상의 돌기 전극의 피치, 즉 본딩 패턴의 피치를 확보하는 것이 필요하다.When the pitch of the protruding electrodes 12 is self-aligned, it is necessary to ensure the pitch of the protruding electrodes having a predetermined value or more, that is, the pitch of the bonding patterns, in order to eliminate the possibility of short-circuiting between adjacent bonding patterns.

통상의 양산되는 기판의 라인／스페이스의 최소 피치는 80㎛／80㎛이다. 따라서, 본딩 패턴의 최소 직경은 80㎛가 된다. 그리고, 셀프 얼라인먼트 기능을 이용하기 위해서는 인접하는 본딩 패턴끼리의 사이에는 40㎛의 패턴 갭이 필요하다. 또한, 최소 스페이스는 80㎛이므로 최소 본딩 피치는 200㎛(＝80㎛＋40㎛＋80㎛)가 된다. 따라서, 본딩 패턴의 피치는 200㎛ 이상인 것이 바람직하다.The minimum pitch of the line / space of a normal mass-produced substrate is 80 micrometers / 80 micrometers. Therefore, the minimum diameter of a bonding pattern is 80 micrometers. In order to use the self-alignment function, a pattern gap of 40 mu m is required between adjacent bonding patterns. In addition, since the minimum space is 80 m, the minimum bonding pitch is 200 m (= 80 m + 40 m + 80 m). Therefore, it is preferable that the pitch of a bonding pattern is 200 micrometers or more.

(재배선 구조)(Rewiring structure)

그리고, 도 3 및 도 4에 도시한 바와 같이, 유기 수지막(27) 중에 전극 패드(11a)와 돌기 전극(12)을 전기적으로 접속하는 재배선 구조(25)를 설치하고 있다. 도 4는 반도체 패키지(100)의 요부 확대 단면도이다. 그리고, 도 3에서는 재배선 구조(25)의 배치를 도식적으로 실선으로 도시하고 있다.3 and 4, in the organic resin film 27, a redistribution structure 25 for electrically connecting the electrode pad 11a and the protruding electrode 12 is provided. 4 is an enlarged cross-sectional view of a main portion of the semiconductor package 100. In addition, in FIG. 3, the arrangement | positioning of the redistribution structure 25 is shown in a solid line schematically.

이와 같이 재배선 구조(25)를 설치하면 종래에 저가인 와이어 본딩용의 IC 칩을 이용할 수 있으므로, 제조 코스트의 상승을 억제하면서 돌기 전극을 그리드 어레이 형으로 배치할 수 있다.In this way, if the rewiring structure 25 is provided, a conventionally inexpensive IC chip for wire bonding can be used, so that the protruding electrodes can be arranged in a grid array while suppressing an increase in manufacturing cost.

또, 재배선 구조(25)는 도 4에 도시한 바와 같이, 와이어 본딩용 전극 패드(11a) 상에 개구부를 가지는 제1 유기 수지막(24) 상에 형성되어 있다. 그리고, 재배선 구조(25) 상은 또한 제2 유기 수지막(26)으로 덮여 있다.4, the redistribution structure 25 is formed on the 1st organic resin film 24 which has an opening part on the electrode pad 11a for wire bonding. The redistribution structure 25 is further covered with the second organic resin film 26.

그리고, 제2 유기 수지막(26)은 그리드 어레이 형으로, 개구부를 가지며 이 개구부에 노출된 재배선 구조(25) 부분이 플립 칩 본딩용의 전극 패드(11b)가 된다. 이 실시예에서는 전극 패드(11b)의 표면에 무전계(無電界) 도금에 의하여 Au 층(미도시)을 형성하고 있다. 그리고, 이 전극 패드(11b)에 돌기 전극(12)을 형성하고 있다.The second organic resin film 26 has a grid array type, and a portion of the redistribution structure 25 exposed to the opening becomes an electrode pad 11b for flip chip bonding. In this embodiment, an Au layer (not shown) is formed on the surface of the electrode pad 11b by electroless plating. And the protruding electrode 12 is formed in this electrode pad 11b.

또한, 이 실시예에서는 도 5에 도시한 바와 같이 재배선 구조(25)를 크롬 층(25a)과 알루미늄 층(25b)으로 이루어지는 2층 구조로 한다. 크롬 층(25a)은 유기 수지막(27)과의 밀착성이 양호하고 알루미늄 층(25b)은 도전성이 높다. 따라서, 이들 2층을 적층함으로써 밀착성이 양호하고 또한 도전성이 높은 재배선 구조(25)를 얻을 수 있다.In addition, in this embodiment, as shown in FIG. 5, the redistribution structure 25 is made into the two-layer structure which consists of the chromium layer 25a and the aluminum layer 25b. The chromium layer 25a has good adhesion with the organic resin film 27 and the aluminum layer 25b has high conductivity. Therefore, by laminating these two layers, the redistribution structure 25 with good adhesiveness and high electroconductivity can be obtained.

그리고, 크롬 층(25a) 및 알루미늄 층(25b)은 와이어 본딩용 전극 패드(11a) 상에 개구부 상에서 실제로는 이 개구부를 따라서 움푹 들어가지만, 도 5에서는 이 요부의 도시를 생략하고 있다.Incidentally, the chromium layer 25a and the aluminum layer 25b are recessed along the opening on the opening for the electrode pad 11a for wire bonding, but the illustration of the recess is omitted in FIG.

(돌기 전극의 구조)(Structure of Projection Electrode)

다음에, 도 6을 참조하여 돌기 전극(12)의 구조에 대하여 설명한다. 도 6은 돌기 전극(12)의 구조를 설명하기 위한 단면도이다. 그리고, 도 6에서는 편의상 도 4에 도시한 와이어 본딩용의 전극 패드(11a)에 상당하는 전극 패드(11) 상에 돌기 전극(12)을 형성한 예에 대하여 설명한다. 또 플립 칩 본딩용의 전극 패드(11b) 상에 형성된 돌기 전극(12)의 구조도 동일하다.Next, the structure of the protrusion electrode 12 is demonstrated with reference to FIG. 6 is a cross-sectional view for explaining the structure of the protruding electrode 12. In FIG. 6, an example in which the protruding electrode 12 is formed on the electrode pad 11 corresponding to the electrode pad 11a for wire bonding shown in FIG. 4 will be described for convenience. The structure of the protruding electrode 12 formed on the electrode pad 11b for flip chip bonding is also the same.

도 6에 도시한 바와 같이, 이 돌기 전극은 알루미늄(Al)의 전극 패드(11) 상에 언더 범프 메탈(12a) 및 코어 층(12b)을 순차로 적층하고, 또한 이 코어 층(12b) 상에 공정 땜납(12c)의 솔더 범프를 형성하고 있다.As shown in FIG. 6, this protruding electrode sequentially laminates the under bump metal 12a and the core layer 12b on the electrode pad 11 of aluminum (Al), and also on the core layer 12b. Solder bumps of the process solder 12c are formed in the substrate.

이 언더 범프 메탈(12a)은 알루미늄(Al) 층(12a1), 크롬(Cr) 층(12a2) 및 동(Cu) 층(12a3)을 스퍼터링 법에 의하여 순차로 적층한 구조를 가진다. Al 층(12a1)은 전극 패드(11)와 밀착성을 확보하기 위하여 설치되어 있다. 또, Cr 층(12a2)은 Cu 층(12a3)으로부터 Al 층(12a1)으로의 Cu의 확산을 방지하는 역할을 한다. 또, Cu 층(12a3)은 Cr 층(12a2)과의 밀착성이 양호하고, 또한 땜납에 젖기 쉬운 성질도 가진다. 또한, Cu 층(12a3)은 표면에 형성된 자연 산화막을 용이하게 제거할 수 있다.The under bump metal 12a has a structure in which an aluminum (Al) layer 12a1, a chromium (Cr) layer 12a2 and a copper (Cu) layer 12a3 are sequentially stacked by a sputtering method. Al layer 12a1 is provided in order to ensure adhesiveness with the electrode pad 11. In addition, the Cr layer 12a2 prevents the diffusion of Cu from the Cu layer 12a3 to the Al layer 12a1. In addition, the Cu layer 12a3 has good adhesion to the Cr layer 12a2 and also has properties of being easily wetted by solder. In addition, the Cu layer 12a3 can easily remove the natural oxide film formed on the surface.

셀프 얼라인먼트 기능을 이용하여 IC 칩(10)을 실장하기 위하여 공유(共有) 땜납(12c)을 용융하면 공유 땜납(12c) 중의 Sn 원자가 확산된다. 그리고, Sn 원자 가 Cr 층(12a2)으로 도달하면 Cr 층(12a2)의 밀착성이 저하된다. 이 실시예에서는 두께 5㎛ 정도 이상의 코어 층(12b)을 설치하고 있다. 이 코어 층(12b)을 설치함으로써 Sn 원자의 Cr 층(12a2)으로의 확산을 억제할 수 있다.When the shared solder 12c is melted to mount the IC chip 10 using the self alignment function, Sn atoms in the shared solder 12c are diffused. When the Sn atoms reach the Cr layer 12a2, the adhesion of the Cr layer 12a2 is lowered. In this embodiment, the core layer 12b having a thickness of about 5 mu m or more is provided. By providing this core layer 12b, diffusion of Sn atoms into the Cr layer 12a2 can be suppressed.

또, 코어 층(12b)을 설치함으로써 IC 칩의 실장 시에 일정 이상의 돌기 전극 높이를 확보할 수 있다.In addition, by providing the core layer 12b, it is possible to secure a height of a predetermined or higher protrusion electrode when the IC chip is mounted.

또, 코어 층(12b)의 두께를 20㎛ 정도 이하로 하면 돌기 전극의 열팽창에 의한 Al의 전극 패드에 대한 응력이 과도하게 커져 전극 패드(11)가 IC 칩(10)으로부터 박리되는 것을 피할 수 있다.When the thickness of the core layer 12b is about 20 µm or less, the stress on the Al electrode pad due to thermal expansion of the protruding electrode becomes excessively large, and the electrode pad 11 can be avoided from being peeled from the IC chip 10. have.

(유기 회로 기판)(Organic circuit board)

다음에, 유기 회로 기판(13) 측의 구성에 대하여 설명한다.Next, the structure of the organic circuit board 13 side is demonstrated.

이 유기 회로 기판(13)은 도 1 및 도 4에 도시한 바와 같이, 유리 에폭시 수지를 기재(14)로 하고 그 제1 주표면 측(13a)에는 IC 칩 접속용 본딩 패턴(15)이 형성되어 있다. 여기에서는, IC 칩(10)의 돌기 전극(12)이 그리드 어레이 형으로 배치되어 있기 때문에 각 본딩 패턴(15)도 그리드 어레이 형으로 배치되어 있다. 그리고, 제1 주표면 측(13a)은 각 본딩 패턴(15) 상에 개구부를 가지는 레지스트 막(16)으로 덮여 있다.As shown in Figs. 1 and 4, the organic circuit board 13 is made of a glass epoxy resin as the base material 14, and a bonding pattern 15 for IC chip connection is formed on the first main surface side 13a thereof. It is. Here, since the protruding electrodes 12 of the IC chip 10 are arranged in a grid array type, each bonding pattern 15 is also arranged in a grid array type. The first major surface side 13a is covered with a resist film 16 having an opening on each bonding pattern 15.

(스루홀의 배치)(Placement of through hole)

다음에, 도 7을 참조하여 유기 회로 기판(13)에서의 스루홀(18)의 배치에 대하여 설명한다.Next, the arrangement of the through holes 18 in the organic circuit board 13 will be described with reference to FIG. 7.

도 7은 유기 회로 기판(13)의 제2 주표면 측(13b)의 평면도이다. 도 7에 도 시한 바와 같이 제2 주표면 측(13b)에는 외부 단자 패턴(17)이 그리드 어레이 형으로 형성되어 있다. 그리고, 제2 주표면 측(13b)은 각 외부 단자 패턴(17) 상에 개구부를 가지는 레지스트(22)로 덮여 있다. 그리고, 이 실시예에서는 도 7에 도시한 바와 같이, 스루홀을 외부 단자 패턴(17)이 배치된 그리드의 위치에 대하여 하프 그리드 벗어난 위치에 설치하고 있다.7 is a plan view of the second main surface side 13b of the organic circuit board 13. As shown in Fig. 7, the external terminal pattern 17 is formed in a grid array on the second main surface side 13b. The second main surface side 13b is covered with a resist 22 having an opening on each external terminal pattern 17. In this embodiment, as shown in Fig. 7, the through hole is provided at a position off the half grid with respect to the position of the grid on which the external terminal pattern 17 is arranged.

그리고, 도 7에서는 각 외부 단자 패턴(17)과, 이 외부 단자 패턴(17)과 접속된 스루홀(18)을 각각 직선으로 연결하여 나타낸다.In addition, in FIG. 7, each external terminal pattern 17 and the through-hole 18 connected with this external terminal pattern 17 are connected and shown by the straight line, respectively.

이와 같이, 외부 단자 패턴 간에 대부분의 스루홀(18)을 배치하면 다른 외부 단자 패턴끼리의 사이에 원칙적으로 배선을 설치할 필요가 없다. 따라서, 외부 단자 패턴의 형성 영역의 외부에 스루홀을 배치한 경우에 비하여 외부 단자 패턴의 수를 줄이지 않고 유기 회로 기판의 면적을 좁게 할 수 있다. 또한, 외부 단자 패턴과 본딩 패턴 사이의 배선 경로의 길이가 짧아지므로 반도체 패키지의 전기 특성의 향상을 도모할 수 있다.In this way, when most of the through holes 18 are arranged between the external terminal patterns, it is not necessary to provide wiring in principle between the other external terminal patterns. Therefore, the area of the organic circuit board can be narrowed without reducing the number of the external terminal patterns as compared with the case where the through holes are arranged outside the region where the external terminal pattern is formed. In addition, since the length of the wiring path between the external terminal pattern and the bonding pattern is shortened, the electrical characteristics of the semiconductor package can be improved.

또, 유기 회로 기판(13)의 제1 주표면 측(13a)에서는, IC 칩 접속용 본딩 패턴(15), 스루홀(18)의 바로 위로부터 벗어난 위치에 배치한다. 이와 같이, 스루홀 바로 위를 피하여 본딩 패턴(15)을 배치하면, IC 칩(10)을 플립 칩 실장할 때 돌기 전극(12)과 본딩 패턴(15)을 확실하게 전기적으로 접속할 수 있다.Moreover, in the 1st main surface side 13a of the organic circuit board 13, it arrange | positions in the position which deviated from the immediate upper part of the bonding pattern 15 for IC chip connection, and the through hole 18. As shown in FIG. In this way, when the bonding pattern 15 is disposed to be directly avoided through the through hole, the projection electrode 12 and the bonding pattern 15 can be reliably electrically connected when the IC chip 10 is flip chip mounted.

(수지 밀봉)(Resin sealing)

다음에, 수지 밀봉에 관하여 설명한다.Next, resin sealing is demonstrated.

그리고, 이 IC 칩(10)은 도 4에 도시한 바와 같이, 전극 패드(11b)와 본딩 패턴(15)을 돌기 전극(12)을 통하여 전기적으로 접속함으로써 유기 회로 기판(13)에 페이스 다운으로 플립 칩 실장되어 있다. 또한, IC 칩(10)과 유기 회로 기판(13)의 간극은 열경화성 밀봉 수지(23)로 사이드 포팅에 의하여 일체적으로 수지 밀봉되어 있다.As shown in FIG. 4, the IC chip 10 electrically connects the electrode pad 11b and the bonding pattern 15 through the protruding electrode 12 to face down to the organic circuit board 13. Flip chip mounted. The gap between the IC chip 10 and the organic circuit board 13 is integrally resin-sealed by the side potting with the thermosetting sealing resin 23.

또, 이 밀봉 수지(23)를 유기 회로 기판(13)과 IC 칩(10)의 간극에 충전하기 위해서는 간극의 높이를 일정 이상으로 하는 것이 바람직하다.Moreover, in order to fill this sealing resin 23 in the clearance gap between the organic circuit board 13 and the IC chip 10, it is preferable to make the clearance height high or more.

여기에서, 도 8의 그래프에 간극의 높이와 충전에 필요한 시간의 관계를 도시한다. 그래프의 횡축은 간극의 높이를 나타내고 종축은 시간(초)을 나타낸다. 그리고, 그래프 중의 실선 I로 가로 세로 6mm의 유기 회로 기판(13)과 IC 칩(10) 사이에, 25℃에서의 점도가 90 포이즈(poise)의 에폭시 수지를 충전하는 데 필요한 시간을 나타낸다. 실선 I로 나타낸 바와 같이, 간극의 높이가 50㎛를 넘으면 충전에 필요한 시간이 급격하게 길어지는 것을 알 수 있다. 따라서, 간극의 높이는 50㎛ 정도 이상인 것이 바람직하다.Here, the graph of FIG. 8 shows the relationship between the height of the gap and the time required for filling. The horizontal axis of the graph represents the height of the gap and the vertical axis represents time (seconds). In addition, between the organic circuit board 13 and the IC chip 10 of 6 mm in length and width in a graph, the viscosity in 25 degreeC shows the time required to fill an epoxy resin of 90 poise. As indicated by the solid line I, it can be seen that when the height of the gap exceeds 50 µm, the time required for charging is rapidly increased. Therefore, it is preferable that the height of the gap is about 50 µm or more.

또, 반도체 칩(100)의 높이가 과도하게 높아지는 것을 피하가 위하여 간극의 높이는 150㎛ 정도 이하인 것이 바람직하다.Moreover, in order to avoid that the height of the semiconductor chip 100 becomes excessively high, it is preferable that the height of a clearance is about 150 micrometers or less.

(스루홀의 봉쇄)(Blockade of through hole)

도 7에 도시한 바와 같이 스루홀(18)을 배치하면 대부분의 스루홀(18)은 유기 회로 기판(13)에 플립 칩 실장된 IC 칩(10)의 바로 아래에 위치하게 된다. 그 결과, IC 칩(10)과 유기 회로 기판(13)의 간극에 밀봉 수지(23)를 주입하면 다수의 스루홀(18)에도 밀봉 수지(23)가 유입되게 된다. 그 결과, 밀봉 수지(23)의 주입 량을 정확하게 제어하는 것이 곤란하게 된다. 주입량이 과도하게 많으면, 예를 들면 IC 칩(10)의 상면에까지 밀봉 수지(23)가 넘어 버려 반도체 패키지(100)의 두께가 두꺼워진다. 또, 주입량이 적은 경우에는 밀봉 수지(23) 내부에 스루홀(18)로부터 공기가 혼입되어 보이드가 발생하기 쉬워진다.As shown in FIG. 7, when the through holes 18 are disposed, most of the through holes 18 are positioned directly below the IC chip 10 flip-mounted on the organic circuit board 13. As a result, when the sealing resin 23 is injected into the gap between the IC chip 10 and the organic circuit board 13, the sealing resin 23 also flows into the plurality of through holes 18. As a result, it becomes difficult to accurately control the injection amount of the sealing resin 23. If the injection amount is excessively large, for example, the sealing resin 23 will fall to the upper surface of the IC chip 10 and the thickness of the semiconductor package 100 will be thick. In addition, when the injection amount is small, air is mixed from the through hole 18 into the sealing resin 23, and voids are likely to occur.

따라서, 이 실시예에서는 도 4에 도시한 바와 같이, 유기 회로 기판(13) 중의밀봉 수지(23)에 의하여 밀봉된 영역에서 스루홀(18)의 제1 주표면 측(13a)의 단부를 솔더레지스트 막(16)으로 덮고 있다. 또, 이 실시예에서는 스루홀(18)의 제2 주표면 측(13b)의 단부도 솔더레지스트 막(22)으로 덮고 있다.Therefore, in this embodiment, as shown in FIG. 4, the end portion of the first major surface side 13a of the through hole 18 is soldered in the region sealed by the sealing resin 23 in the organic circuit board 13. The resist film 16 is covered. In this embodiment, the end portion of the second main surface side 13b of the through hole 18 is also covered with the solder resist film 22.

이와 같이, 밀봉 영역의 스루홀(18)의 입구를 덮어두면 스루홀 내에 밀봉 수지가 유입되는 것을 방지할 수 있으므로, 밀봉 수지의 주입량을 정확하게 제어할 수 있다. 그 결과, 밀봉 수지가 넘치는 것이나 보이드의 발생을 억제할 수 있다. 또, 스루홀의 입구를 막는 것뿐이므로, 스루홀 내를 고체로 충전하는 공정을 필요로 하지 않는다.In this way, when the inlet of the through hole 18 in the sealing region is covered, the sealing resin can be prevented from flowing into the through hole, so that the injection amount of the sealing resin can be accurately controlled. As a result, the thing overflowing with sealing resin and generation | occurrence | production of a void can be suppressed. In addition, since only the inlet of the through hole is blocked, a step of filling the inside of the through hole with a solid is not required.

그리고, 종래의 집합 회로 기판에서는 도 10에 도시한 바와 같이, 스루홀은 외주부에 설치되어 있었으므로, 스루홀로 밀봉 수지가 유입되는 것이나 스루홀로부터 밀봉 수지로 공기가 혼입되는 것은 거의 문제가 되지 않았다. 또, IC 칩을 와이어 본딩 실장하는 경우에는, IC 칩은 유기 회로 기판에 다이 본딩(die bonding)되므로 IC 칩과 유기 회로 기판 사이에 밀봉 수지를 주입할 필요가 없었다.In the conventional integrated circuit board, as shown in FIG. 10, since the through hole was provided at the outer circumferential part, it is almost a problem that the sealing resin flows into the through hole and that air is mixed into the sealing resin from the through hole. . In the case where the IC chip is wire bonded, the IC chip is die bonded to the organic circuit board, so that it is not necessary to inject a sealing resin between the IC chip and the organic circuit board.

(볼 전극)(Ball electrode)

다음에, 유기 회로 기판(13)에 형성된 볼 전극(21)에 대하여 설명한다. Next, the ball electrode 21 formed in the organic circuit board 13 will be described.                 

도 1 및 도 4에 도시한 바와 같이, 외부 단자 패턴(17) 상에는 볼 전극(21)이 형성되어 있다. 그리고, 반도체 패키지(100)는 이 볼 전극(21)을 통하여 마더 보드(미도시)에 실장된다.As shown in FIG. 1 and FIG. 4, the ball electrode 21 is formed on the external terminal pattern 17. The semiconductor package 100 is mounted on a mother board (not shown) through the ball electrode 21.

이 실시예에서는, 볼 전극(21)을, 돌기 전극(12)을 구성하는 공정 땜납과 동일 성분의 재료로 형성한다. 이와 같은 구성으로 하면 유기 수지막(27)의 내열 온도보다 저온으로 볼 전극(21)을 리플로할 수 있다. 그 결과, 유기 수지막(27)을 녹이지 않고 마더 보드에 반도체 패키지를 실장할 수 있다.In this embodiment, the ball electrode 21 is formed of the same material as the process solder constituting the protruding electrode 12. With such a configuration, the ball electrode 21 can be reflowed at a lower temperature than the heat resistance temperature of the organic resin film 27. As a result, the semiconductor package can be mounted on the motherboard without melting the organic resin film 27.

그리고, 볼 전극을 리플로할 때는 가열 처리에 의하여 돌기 전극도 융해된다. 그러나, 돌기 전극은 밀봉 수지(23)에 의하여 밀봉되어 있기 때문에 돌기 전극(12)이 융해되어도 문제가 되지 않는다.When the ball electrode is reflowed, the protruding electrode is also melted by heat treatment. However, since the projection electrode is sealed by the sealing resin 23, there is no problem even when the projection electrode 12 is melted.

전술한 실시예에서는, 특정 재료를 사용하고 특정 조건에서 형성한 예에 대하여 설명하였지만, 본 발명은 다양한 변경 및 변형을 행할 수 있다. 예를 들면, 전술한 실시예에서는 유기 수지막을 감광성 폴리이미드 수지로 한 예에 대하여 설명하였지만, 본 발명에서는 유기 수지막은 감광성으로 한정되지 않는다. 또, 유기 수지막으로 폴리이미드 수지 이외의 수지를 이용할 수도 있다.In the above-described embodiment, an example in which a specific material is used and formed under specific conditions has been described, but the present invention can be variously modified and modified. For example, in the above-described embodiment, an example in which the organic resin film is used as the photosensitive polyimide resin has been described. Moreover, resin other than polyimide resin can also be used for an organic resin film.

이상과 같이, 본 발명에 관한 반도체 패키지는 카메라 일체형 VTR이나 소형 휴대 기기 등에 탑재되는, 소형이고 신뢰성이 우수하며 또한 저가인 반도체 패키지로 적합하다.As described above, the semiconductor package according to the present invention is suitable for a compact, reliable and inexpensive semiconductor package mounted on a camera integrated VTR, a small portable device, or the like.

Claims (15)

제1 주표면(主表面) 측에 IC 칩 접속용 본딩 패턴이 형성되고, 제2 주표면 측에 외부 단자 패턴이 그리드 어레이(grid array) 형으로 형성되며, 상기 본딩 패턴과 상기 외부 단자 패턴 상의 볼 전극 단자를 전기적으로 접속하기 위한 스루홀(through-hole)이 형성된 유기(有機) 회로 기판과, 주표면에 전극 패드가 형성되고, 상기 전극 패드 상에 형성된 돌기 전극을 통하여 상기 유기 회로 기판에 플립 칩 실장(實裝)된 IC 칩을 포함하고,An IC chip connection bonding pattern is formed on the first major surface side, and an external terminal pattern is formed in a grid array type on the second major surface side, and the bonding pattern and the external terminal pattern are formed on the first major surface side. An organic circuit board having through-holes for electrically connecting the ball electrode terminals, an electrode pad is formed on a main surface thereof, and a projection electrode formed on the electrode pad to the organic circuit board. A flip chip mounted IC chip, 상기 유기 회로 기판과 상기 IC 칩의 간극에 밀봉 수지가 충전(充塡)되고, 상기 외부 단자 패턴 상에 볼 전극이 형성되며,A sealing resin is filled in the gap between the organic circuit board and the IC chip, and a ball electrode is formed on the external terminal pattern. 상기 IC 칩의 주표면은 상기 전극 패드 상에 개구부를 가지는 유기 수지막으로 덮여 있고,The main surface of the IC chip is covered with an organic resin film having an opening on the electrode pad, 상기 돌기 전극은 상기 유기 수지막의 내열(耐熱) 온도보다 낮은 용융 온도를 가지는 공정 땜납(eutectic solder)에 의하여 형성되는The protruding electrode is formed by eutectic solder having a melting temperature lower than the heat resistance temperature of the organic resin film. 것을 특징으로 하는 반도체 패키지.A semiconductor package, characterized in that. 제1항에 있어서,The method of claim 1, 상기 유기 수지막의 막 두께가 1㎛∼10㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.The film thickness of the said organic resin film has a value in the range of 1 micrometer-10 micrometers, The semiconductor package characterized by the above-mentioned. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 유기 수지막이 감광성(感光性) 폴리이미드 수지인 것을 특징으로 하는 반도체 패키지.And said organic resin film is a photosensitive polyimide resin. 제3항에 있어서,The method of claim 3, 상기 유기 수지막 부분의 막 두께가 1㎛∼3㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.The film thickness of the said organic resin film part has a value in the range of 1 micrometer-3 micrometers, The semiconductor package characterized by the above-mentioned. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 돌기 전극을 구성하는 상기 공정 땜납은 주석과 납이 6：4의 중량비로 포함된 조성을 가지는 것을 특징으로 하는 반도체 패키지.The process solder constituting the protruding electrode has a composition containing tin and lead in a weight ratio of 6: 4. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 IC 칩과 상기 회로 기판의 간극의 높이가 50㎛∼150㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.And the height of the gap between the IC chip and the circuit board has a value within a range of 50 µm to 150 µm. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 돌기 전극이 동 또는 니켈의 코어(core) 층과, 상기 코어 층 상에 형성된 상기 공정 땜납을 포함하는 것을 특징으로 하는 반도체 패키지.And the protruding electrode comprises a core layer of copper or nickel and the process solder formed on the core layer. 제7항에 있어서,The method of claim 7, wherein 상기 코어 층의 두께가 5㎛∼20㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.The thickness of the core layer has a value in the range of 5㎛-20㎛ semiconductor package. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 돌기 전극을 배치하는 피치가 200㎛∼2000㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.A pitch in which the protrusion electrodes are arranged has a value within a range of 200 µm to 2000 µm. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 IC 칩의 주표면의 외주를 따라 와이어 본딩용의 전극 패드가 형성되어 있고,The electrode pad for wire bonding is formed along the outer periphery of the main surface of the said IC chip, 상기 돌기 전극은 상기 패드로 둘러싸인 영역에 그리드 어레이 형으로 배치되며,The protruding electrodes are arranged in a grid array in an area surrounded by the pads. 상기 유기 수지막 중에, 상기 전극 패드와 플립 칩 실장용의 상기 돌기 전극을 전기적으로 접속하는 재배선(再配線) 구조가 설치되는 것을 특징으로 하는 반도체 패키지.A semiconductor package, wherein a redistribution structure for electrically connecting the electrode pad and the protruding electrode for flip chip mounting is provided in the organic resin film. 제10항에 있어서,The method of claim 10, 상기 재배선 구조가 크롬 층과 알루미늄 층으로 이루어지는 2층 구조인 것을 특징으로 하는 반도체 패키지.The redistribution structure is a semiconductor package, characterized in that the two-layer structure consisting of a chromium layer and an aluminum layer. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 유기 회로 기판에 형성된 적어도 일부분의 상기 스루홀은 상기 외부 단자 패턴이 형성된 그리드의 위치에 대하여 하프 그리드(half grid) 벗어난 위치에 설치되는 것을 특징으로 하는 반도체 패키지.And at least a portion of the through hole formed in the organic circuit board is provided at a position outside the half grid with respect to the position of the grid on which the external terminal pattern is formed. 제12항에 있어서,The method of claim 12, 상기 유기 회로 기판 중의 상기 밀봉 수지에 의하여 밀봉된 영역에서 상기 스루홀의 상기 제1 주표면 측의 단부(端部)가 솔더레지스트(solder-resist) 막으로 덮이는 것을 특징으로 하는 반도체 패키지. A semiconductor package characterized in that an end portion on the side of the first main surface of the through hole is covered with a solder-resist film in a region sealed by the sealing resin in the organic circuit board. 제12항에 있어서,The method of claim 12, 상기 IC 칩 접속용 본딩 패턴이 상기 스루홀 바로 위로부터 벗어난 위치에 배치되는 것을 특징으로 하는 반도체 패키지.And the bonding pattern for the IC chip connection is disposed at a position deviating from directly above the through hole. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 볼 전극이 상기 돌기 전극 구성하는 공정 땜납과 동일 성분의 재료로 형성되는 것을 특징으로 하는 반도체 패키지.And the ball electrode is formed of the same material as the process solder constituting the protrusion electrode.
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