KR100549577B1 - Forming method of recess channel array transistor - Google Patents

Abstract

본 발명은 리세스 채널용 트렌치에 매립되는 게이트 폴리실리콘에 의한 단차가 해소된 게이트 폴리실리콘을 형성함으로써 후속 패터닝의 정확도를 향상시키기 위한 리세스 채널 어레이 트랜지스터 제조 방법에 관한 것으로, 셀 영역의 액티브에 소정 깊이의 트렌치를 형성하는 단계와; 상기 트렌치를 형성한 결과물 전면에 게이트 산화막을 형성하고 제 1 게이트 폴리실리콘을 증착하는 단계와; 상기 제 1 폴리실리콘 상부 전면에 포토레지스트를 코팅하는 단계와; 상기 트렌치 내부에만 소정 두께의 제 1 게이트 폴리실리콘 및 포토레지스트가 남도록 에치백 하는 단계와; 상기 잔류된 포토레지스트를 완전히 제거한 후 제 1 게이트 폴리실리콘을 성장시키는 단계와; 상기 성장된 제 1 폴리실리콘을 결정화 한 후 제 2 폴리실리콘을 증착하는 단계와; 상기 제 2 폴리실리콘을 평탄화 하는 단계를 포함하여 구성된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a recess channel array transistor for improving the accuracy of subsequent patterning by forming a gate polysilicon in which the step difference caused by the gate polysilicon embedded in the recess channel trench is eliminated. Forming a trench of a predetermined depth; Forming a gate oxide layer on the entire surface of the resultant trench and depositing first gate polysilicon; Coating a photoresist on the entire upper surface of the first polysilicon; Etching back only to the inside of the trench so that the first gate polysilicon and photoresist of a predetermined thickness remain; Growing first gate polysilicon after completely removing the remaining photoresist; Depositing a second polysilicon after crystallizing the grown first polysilicon; And planarizing the second polysilicon.

리세스, 트렌치, 폴리실리콘, 단차Recess, trench, polysilicon, step

Description

리세스 채널 어레이 트랜지스터 제조 방법{FORMING METHOD OF RECESS CHANNEL ARRAY TRANSISTOR} Recess channel array transistor manufacturing method {FORMING METHOD OF RECESS CHANNEL ARRAY TRANSISTOR}             

도1a 내지 도1b는 종래 기술에 의한 리세스 채널 어레이 트랜지스터 제조 방법을 간략히 나타낸 공정 단면도이다.1A to 1B are cross-sectional views schematically illustrating a method of manufacturing a recess channel array transistor according to the related art.

도2a 내지 도2h는 본 발명에 의한 리세스 채널 어레이 트랜지스터 제조 방법을 나타낸 순차적인 공정단면도이다.2A to 2H are sequential process cross-sectional views showing a method of manufacturing a recess channel array transistor according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

200 : 실리콘 기판 202 : 트렌치200: silicon substrate 202: trench

204 : 게이트 산화막 206 : 제 1 게이트 폴리실리콘 204: gate oxide film 206: first gate polysilicon

208 : 포토레지스트 210 : 제 2 게이트 폴리실리콘 208 photoresist 210 second gate polysilicon

본 발명은 리세스 채널 어레이 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 트렌치 내부에 매립되는 게이트 폴리실리콘에 의한 단차 없이 게이트 폴리실리콘을 균일하게 형성함으로써 패턴의 정확도를 향상시킬 수 있는 리세스 채널 어레이 트랜지스터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a recess channel array transistor, and more particularly, a recess channel array capable of improving the accuracy of a pattern by uniformly forming gate polysilicon without a step caused by a gate polysilicon embedded in a trench. A method of manufacturing a transistor.

셀 트랜지스터의 문턱 전압을 용이하게 제어하기 위하여 게이트 채널 길이를 증가시키는 방법으로 액티브 영역의 게이트 하단부에 게이트 폴리실리콘을 매립하는 방식인 RCAT(Recess Channel Array Tr.)가 개발되고 있다. In order to easily control the threshold voltage of the cell transistor, RCAT (Recess Channel Array Tr.), Which is a method of embedding gate polysilicon in the lower gate of the active region, has been developed as a method of increasing the gate channel length.

현재 개발되고 있는 RCAT 방식에서 게이트 형성 공정시에 트렌치된 리세스 채널에 게이트 폴리실리콘을 증착하는 과정에서 게이트 폴리에 씸(Seam) 현상이 발생하는 문제점이 발생하게 되는데, 이러한 문제점을 해결하기 위하여 게이트 폴리를 두껍게 증착하고 평탄화함으로써 평탄화된 계면을 확보해야 한다. In the current RCAT method, a problem occurs in the gate poly in the process of depositing the gate polysilicon in the trench channel during the gate formation process. By depositing and planarizing the poly thickly, the planarized interface should be secured.

이로 인해 게이트 폴리 증착 후 평탄화를 위한 화학 기계적 연마 공정(CMP) 공정이 필요하며 단차 완화 및 두껍게 증착된 폴리실리콘을 상당량 CMP 해야 한다. 그런데, 이때 CMP 공정 자체의 문제점인 두께 균일도가 저하되어 게이트 패터닝시 폴리실리콘 표면이 균일하지 못하고 울퉁불퉁해지는 문제점이 발생한다. This requires a chemical mechanical polishing process (CMP) process for planarization after gate poly deposition and a significant amount of CMP for stepped mitigation and thick deposited polysilicon. However, at this time, the thickness uniformity, which is a problem of the CMP process itself, is lowered, resulting in a problem that the polysilicon surface becomes uneven and uneven during gate patterning.

도1a 내지 도1b는 종래 기술에 의한 리세스 채널 어레이 트랜지스터 제조 방법을 간략히 나타낸 공정 단면도이다.1A to 1B are cross-sectional views schematically illustrating a method of manufacturing a recess channel array transistor according to the related art.

우선, 도1a에 도시된 바와 같이 셀 영역과 페리 영역이 분리된 실리콘 기판(100) 셀 영역의 액티브에 소정 깊이의 트렌치(102)를 형성하고 게이트 산화막을 형성한다. 그런 다음 게이트 폴리이 Seam 현상을 방지하기 위하여 폴리시리콘(104)을 두껍게 증착한다. First, as shown in FIG. 1A, a trench 102 having a predetermined depth is formed in the active region of the silicon substrate 100 in which the cell region and the ferry region are separated, and a gate oxide film is formed. The gate poly then deposits thick polysilicon 104 to prevent Seam phenomenon.

이어서, 상기 두껍게 증착된 폴리실리콘(104)을 화학 기계적 연마 공정을 진행하여 평탄화하게 되면, 도2b에 도시된 바와 같이 트렌치가 형성된 부분인 "B" 영역이 주변 영역인 "A" 영역에 비하여 낮게되어 단차가 커지는 문제점이 발생하게 된다.Subsequently, when the thick-deposited polysilicon 104 is planarized by performing a chemical mechanical polishing process, as illustrated in FIG. 2B, the trench formed portion “B” is lower than the peripheral region “A”. There is a problem that the step is increased.

상기와 같은 문제점을 해결하기 위한 본 발명은 트렌치 내부에 소정 깊이에만 폴리실리콘을 잔류시켜 이를 성장시킨 후 결정화하여 조밀하고 균일한 폴리실리콘이 트렌치 내부 매립되도록 하고 2차로 폴리실리콘을 증착한 후 평탄화함으로써, 단차가 발생 없이 균일한 게이트 폴리실리콘을 형성할 수 있도록 하는 리세스 채널 어레이 트랜지스터 제조 방법을 제공하기 위한 것이다.
In order to solve the above problems, the present invention maintains polysilicon at a predetermined depth inside a trench and grows it, and then crystallizes the densified and uniform polysilicon to fill the inside of the trench and deposits polysilicon in a second manner to planarize it. The present invention provides a method of manufacturing a recessed channel array transistor capable of forming a uniform gate polysilicon without generating a step.

상기와 같은 목적을 실현하기 위한 본 발명은 셀 영역의 액티브에 소정 깊이의 트렌치를 형성하는 단계와; 상기 트렌치를 형성한 결과물 전면에 게이트 산화막을 형성하고 제 1 게이트 폴리실리콘을 증착하는 단계와; 상기 제 1 폴리실리콘 상부 전면에 포토레지스트를 코팅하는 단계와; 상기 트렌치 내부에만 소정 두께의 제 1 게이트 폴리실리콘 및 포토레지스트가 남도록 에치백 하는 단계와; 상기 잔류된 포토레지스트를 완전히 제거한 후 제 1 게이트 폴리실리콘을 성장시키는 단계와; 상기 성장된 제 1 폴리실리콘을 결정화 한 후 제 2 폴리실리콘을 증착하는 단계와; 상기 제 2 폴리실리콘을 평탄화 하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터 제조 방법에 관한 것이다.The present invention for achieving the above object comprises the steps of forming a trench of a predetermined depth in the active of the cell region; Forming a gate oxide layer on the entire surface of the resultant trench and depositing first gate polysilicon; Coating a photoresist on the entire upper surface of the first polysilicon; Etching back only to the inside of the trench so that the first gate polysilicon and photoresist of a predetermined thickness remain; Growing first gate polysilicon after completely removing the remaining photoresist; Depositing a second polysilicon after crystallizing the grown first polysilicon; And planarizing the second polysilicon.

상기 본 발명에 의한 리세스 채널 어레이 트랜지스터 제조 방법에 의하면, 트렌치 내부에 소정 깊이에만 폴리실리콘을 잔류시켜 이를 성장시킨 후 결정화하여 조밀하고 균일한 폴리실리콘을 트렌치 내부에 형성한 다음 2차로 폴리실리콘을 증착하고 평탄화함으로써, 단차가 발생 없이 균일한 게이트 폴리실리콘을 형성할 수 있다. According to the method of manufacturing a recess channel array transistor according to the present invention, polysilicon remains in a trench only at a predetermined depth, grows it, and then crystallizes to form a dense and uniform polysilicon in the trench, and then second polysilicon is formed in the trench. By depositing and planarizing, uniform gate polysilicon can be formed without generation of steps.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

도2a 내지 도2h는 본 발명에 의한 리세스 채널 어레이 트랜지스터 제조 방법을 나타낸 순차적인 공정단면도이다.2A to 2H are sequential process cross-sectional views showing a method of manufacturing a recess channel array transistor according to the present invention.

우선, 도2a에 도시된 바와 같이 셀 영역과 페리 영역이 분리된 실리콘 기판(200) 셀 영역의 액티브에 소정 깊이의 트렌치(202)를 형성하고, 도2b에 도시된 바와 같이 셀과 페리 영역 전면에 게이트 산화막(204)을 형성한 후 제 1 게이트 폴리실리콘(206)을 증착한다. 이때, 상기 게이트 산화막은 SiO2 및 PSG, BPSG, TEOS, SOG, HDP 등의 산화막 중 어느 하나를 이용하되, 1~1000Å 두께로 형성하고, 제 1 폴리실리콘은 1~10000Å의 두께로 증착한다. First, as shown in FIG. 2A, a trench 202 having a predetermined depth is formed in the active region of the silicon substrate 200 in which the cell region and the ferry region are separated, and as shown in FIG. 2B, the front surface of the cell and the ferry region is formed. After the gate oxide film 204 is formed on the first gate polysilicon 206, the first gate polysilicon 206 is deposited. At this time, the gate oxide film using any one of the oxide film, such as SiO2 and PSG, BPSG, TEOS, SOG, HDP, etc., is formed to a thickness of 1 ~ 1000Å, the first polysilicon is deposited to a thickness of 1 ~ 10000Å.

이어서, 도2c에 도시된 바와 같이 상기 결과물 전면에 포토레지스트(208)를 10~10000Å 두께로 코팅한 후 도2d에 도시된 바와 같이 전면 에치백 공정을 진행하여 트렌치 내부의 소정 두께의 제 1 게이트 폴리실리콘만 남도록 페리 영역 및 셀 영역의 트렌치 상단부의 포토레지스트(208) 및 제 1 게이트 폴리실리콘(206)을 제거한다. Subsequently, as shown in FIG. 2C, the photoresist 208 is coated on the entire surface of the resultant with a thickness of 10 to 10000 μs, and then a front etch back process is performed as shown in FIG. 2D to form a first gate having a predetermined thickness in the trench. The photoresist 208 and the first gate polysilicon 206 at the top of the trench in the ferry and cell regions are removed so that only polysilicon remains.

그런 다음, 도2e에 도시된 바와 같이 상기 트렌치 내부에 잔류하는 포토레지스트(208)를 제거하고, 도2f에 도시된 바와 같이 상기 제 1 게이트 폴리실리콘을 성장시키고 무규칙하게 키워진 그레인 바운더리(Grain Boundary)를 균일화하기 위하여 결정화를 진행한다. 이때, 상기 제 1 폴리실리콘을 성장시키는 두께는 1~10000Å으로 한다. Then, as shown in FIG. 2E, the photoresist 208 remaining in the trench is removed, and the first gate polysilicon is grown and irregularly grown grain boundary as shown in FIG. 2F. In order to homogenize the crystallization, proceed with crystallization. At this time, the thickness for growing the first polysilicon is 1 ~ 10000Å.

이후, 도2g에 도시된 바와 같이 제 2 폴리실리콘(210)을 상기 결과물 전면에 1~100000Å 두께로 증착하고, 1~10000Å 두께의 제 2 폴리실리콘이 제거되도록 터치 CMP 평탄화를 진행하여 도2h와 같은 결과물을 얻는다. Thereafter, as shown in FIG. 2g, the second polysilicon 210 is deposited on the entire surface of the resultant in a thickness of 1 to 100000 μs, and the touch CMP planarization is performed to remove the second polysilicon having a thickness of 1 to 10000 μs. You get the same output.

이와 같이 본 발명에 의한 리세스 채널 어레이 트랜지스터 제조 방법에 따르면, 셀 영역의 액티브에 트렌치에 제 1 게이트 폴리실리콘을 얇게 증착하고 포토레지스트를 매립한 후 에치백 공정으로 일부의 제 1 폴리실리콘만 남겨 이를 성장시키고 불규칙하게 성장된 그레인 바운더리를 균일화하기 위한 결정화 공정으로 트렌치 내부를 폴리실리콘으로 매립함으로써 트렌치의 리세스 채널 때문에 발생한 단차를 해소하고 이후의 평탄화 공정시 전체적으로 균일한 게이트 폴리실리콘을 형성할 수 있다. As described above, according to the method of manufacturing the recess channel array transistor according to the present invention, the first gate polysilicon is deposited thinly in the trench in the active region of the cell, the photoresist is buried, and only a part of the first polysilicon is left by an etch back process. By growing it and filling the inside of the trench with polysilicon as a crystallization process to equalize irregularly grown grain boundaries, the gap caused by the recess channel of the trench can be eliminated and a uniform gate polysilicon can be formed during the subsequent planarization process. have.

상기한 바와 같이 본 발명은 리세트 채널에 의한 단차를 해소하여 균일한 게이트 폴리실리콘을 형성함으로써 후속 마스크 공정시의 DOF(Depth of focus) 마진을 증가시킬 수 있으며, 패터닝의 공정 정확도를 향상시킬 수 있는 이점이 있다. As described above, the present invention can increase the DOF (depth of focus) margin in the subsequent mask process by eliminating the step by the reset channel to form uniform gate polysilicon, and improve the process accuracy of patterning. There is an advantage to that.

Claims (6)

셀 영역의 액티브에 소정 깊이의 트렌치를 형성하는 단계와;Forming a trench of a predetermined depth in the active of the cell region; 상기 트렌치를 형성한 결과물 전면에 게이트 산화막을 형성하고 제 1 게이트 폴리실리콘을 증착하는 단계와;Forming a gate oxide layer on the entire surface of the resultant trench and depositing first gate polysilicon; 상기 제 1 폴리실리콘 상부 전면에 포토레지스트를 코팅하는 단계와;Coating a photoresist on the entire upper surface of the first polysilicon; 상기 트렌치 내부에만 소정 두께의 제 1 게이트 폴리실리콘 및 포토레지스트가 남도록 에치백 하는 단계와;Etching back only to the inside of the trench so that the first gate polysilicon and photoresist of a predetermined thickness remain; 상기 잔류된 포토레지스트를 완전히 제거한 후 제 1 게이트 폴리실리콘을 성장시키는 단계와;Growing first gate polysilicon after completely removing the remaining photoresist; 상기 성장된 제 1 폴리실리콘을 결정화 한 후 제 2 폴리실리콘을 증착하는 단계와;Depositing a second polysilicon after crystallizing the grown first polysilicon; 상기 제 2 폴리실리콘을 평탄화 하는 단계를Planarizing the second polysilicon 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터 제조 방법.A method for manufacturing a recess channel array transistor comprising a. 제 1항에 있어서, 상기 평탄화 공정을 터치 CMP 공정으로 실시하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터 제조 방법.The method of claim 1, wherein the planarization process is performed by a touch CMP process. 제 1항에 있어서, 상기 포토레지스트는 10~10000Å 두께로 코팅하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터 제조 방법.The method of claim 1, wherein the photoresist is coated to a thickness of 10 to 10000 μs. 제 1항에 있어서, 상기 제 1 폴리실리콘은 1~10000Å 두께 성장시키는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터 제조 방법.The method of claim 1, wherein the first polysilicon is grown in a thickness of 1 to 10000 μs. 제 1항에 있어서, 상기 제 2 폴리실리콘은 1~100000Å 두께 증착하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터 제조 방법.The method of claim 1, wherein the second polysilicon is deposited at a thickness of about 1 to 100,000 microns. 제 1항에 있어서, 상기 평탄화 공정은 1~10000Å 제 2 폴리실리콘을 연마하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터 제조 방법.10. The method of claim 1, wherein the planarization process comprises polishing 1 to 10000 microseconds of second polysilicon.

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