KR100542671B1 - Semiconductor package and its manufacturing method - Google Patents

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KR100542671B1 KR1020000043429A KR20000043429A KR100542671B1 KR 100542671 B1 KR100542671 B1 KR 100542671B1 KR 1020000043429 A KR1020000043429 A KR 1020000043429A KR 20000043429 A KR20000043429 A KR 20000043429A KR 100542671 B1 KR100542671 B1 KR 100542671B1
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Abstract

이 발명의 분야는 반도체패키지 및 그 제조 방법에 관한 것으로, 구성요소 및 제조 공정수를 단순화시킬 수 있고, 또한 멀티칩모듈로도 사용할 수 있도록 함을 과제로 한다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and the object of the present invention is to simplify the number of components and the number of manufacturing steps and to use the same as a multichip module.

이를 위해 본 발명은 다수의 요홈부가 매트릭스 형상으로 형성된 수지층을 구비하고, 그 각각의 요홈부에 반도체칩을 탑재한 후, 스크린 프린팅 방법에 의해 도전성 잉크로 회로패턴을 형성하되, 상기 회로패턴의 일단이 직접 반도체칩에 연결되도록 한다. 또한 봉지 공정과 도전성 볼 융착 공정을 통해 하나의 멀티칩모듈을 구현하거나 또는 소잉 공정을 통해 다수의 반도체패키지를 구현하기도 한다.To this end, the present invention includes a resin layer having a plurality of recesses formed in a matrix shape, and mounting a semiconductor chip on each recess, and then forming a circuit pattern with conductive ink by screen printing. One end is directly connected to the semiconductor chip. In addition, one multichip module may be implemented through an encapsulation process and a conductive ball fusion process, or a plurality of semiconductor packages may be implemented through a sawing process.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}Semiconductor package and its manufacturing method

도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.

도2a 내지 도2c는 본 발명에 의한 반도체패키지를 도시한 단면도이다.2A to 2C are cross-sectional views showing a semiconductor package according to the present invention.

도3a는 내지 도3f는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.3A to 3F are explanatory views showing a method of manufacturing a semiconductor package according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

101, 102, 103; 본 발명에 의한 반도체패키지101, 102, 103; Semiconductor package according to the present invention

1; 반도체칩 1a, 1b; 반도체칩의 제1면, 제2면One; Semiconductor chips 1a and 1b; First and second surfaces of the semiconductor chip

2; 입출력패드 10; 회로기판2; Input / output pad 10; Circuit board

11; 수지층 11a, 11b; 수지층의 제1면, 제2면11; Resin layers 11a and 11b; First side and second side of the resin layer

12; 회로패턴 12a; 본드핑거(Bond Finger)12; Circuit pattern 12a; Bond Finger

12b; 볼랜드(Ball Land) 13; 커버코트(Cover Coat)12b; Ball Land 13; Cover Coat

14; 요홈부 20; 봉지재14; Groove 20; Encapsulant

30; 도전성볼 40; 마스크(Mask)30; Conductive ball 40; Mask

50; 블레이드(Blade)50; Blade

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 구성요소 및 제조 공정수를 단순화시킬 수 있고, 또한 멀티칩모듈(MCM; Multi Chip Module)로도 사용할 수 있는 반도체패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and when described in more detail, it is possible to simplify the number of components and manufacturing processes, and also to use the semiconductor package and its manufacture as a multi chip module (MCM). It is about a method.

최근의 반도체패키지는 칩스케일(Chip Scale) 반도체패키지, 마이크로 볼그리드어레이(Micro Ball Grid Array) 반도체패키지 및 초박형(Ultra Thin) 반도체패키지 등과 같이 점차 소형화 및 박형화 추세에 있다.Recently, semiconductor packages are becoming smaller and thinner, such as chip scale semiconductor packages, micro ball grid array semiconductor packages, and ultra thin semiconductor packages.

여기서, 상기 초박형 반도체패키지는 통상 회로기판에 일정크기의 관통공이 형성되고, 상기 관통공 내측에 반도체칩이 위치되며, 회로기판의 일면에 도전성 볼이 어레이되어 두께가 매우 얇은 반도체패키지를 말한다.Here, the ultra-thin semiconductor package generally refers to a semiconductor package having a very thin through-hole having a predetermined size through-hole formed in the circuit board, a semiconductor chip located inside the through-hole, and conductive balls arranged on one surface of the circuit board.

이러한 반도체패키지중에서 종래의 초박형 반도체패키지(100')를 도1에 도시하였다.Of these semiconductor packages, a conventional ultra-thin semiconductor package 100 'is shown in FIG.

도시된 바와 같이 다수의 전자회로가 집적되어 있고, 제1면(하면)(1a) 및 제2면(상면)(1b)을 가지며, 상기 제2면(1b)에는 다수의 입출력패드(2)가 형성되어 있는 반도체칩(1)이 중앙에 위치되어 있고, 상기 반도체칩(1)의 외주연으로는 그 반도체칩(1)이 위치할 수 있도록 관통공(15)이 형성된 회로기판(10)이 위치되어 있다.As shown, a plurality of electronic circuits are integrated and have a first surface (lower surface) 1a and a second surface (upper surface) 1b, and a plurality of input / output pads 2 on the second surface 1b. Is formed in the center of the semiconductor chip 1, the circuit board 10 is formed with a through hole 15 so that the semiconductor chip 1 is located at the outer periphery of the semiconductor chip 1 Is located.

상기 회로기판(10)은 제1면(하면)(11a)과 제2면(상면)(11b)을 갖는 수지층(11)을 기본층으로 하여, 상기 제2면(11b)에 다수의 본드핑거(12a)와 볼랜드(12b)로 이루어진 회로패턴(12)이 형성되어 있고, 상기 다수의 본드핑거(12a)와 볼랜드(12b)를 오프닝시키며 회로패턴(12)을 커버코트(13)가 덮고 있다. 또한, 중앙에는 관통공(15)이 형성되어 전술한 바와 같이 그 관통공(15)에 반도체칩(1)이 위치되어 있다. 여기서 상기 반도체칩(1)의 제1면(1a)과 회로기판(10)의 제1면(11a)은 동일면이다.The circuit board 10 has a resin layer 11 having a first surface (lower surface) 11a and a second surface (upper surface) 11b as a base layer, and a plurality of bonds are formed on the second surface 11b. A circuit pattern 12 formed of a finger 12a and a ball land 12b is formed. The plurality of bond fingers 12a and the ball lands 12b are opened, and the circuit pattern 12 is covered by the cover coat 13. have. In addition, a through hole 15 is formed in the center, and the semiconductor chip 1 is positioned in the through hole 15 as described above. Here, the first surface 1a of the semiconductor chip 1 and the first surface 11a of the circuit board 10 are the same plane.

상기 반도체칩(1)의 입출력패드(2)와 상기 회로기판(10)의 본드핑거(12a)는 전기적으로 접속되도록 도전성와이어와 같은 전기적 접속수단(60)에 의해 상호 연결되어 있다.The input / output pads 2 of the semiconductor chip 1 and the bond fingers 12a of the circuit board 10 are connected to each other by electrical connection means 60 such as conductive wires so as to be electrically connected.

상기 회로기판(10)의 관통공(15) 내측에 위치된 반도체칩(1), 접속수단(60) 및 회로기판(10)의 일부는 봉지재(20)가 감싸고 있으며, 이때 상기 반도체칩(1)의 제1면(1a)은 봉지재(20) 외측으로 노출되어 있다.The encapsulant 20 is enclosed in the semiconductor chip 1, the connecting means 60, and a part of the circuit board 10 positioned inside the through hole 15 of the circuit board 10, wherein the semiconductor chip ( The first surface 1a of 1) is exposed to the encapsulant 20 outside.

상기 회로기판(10)의 볼랜드(12b)에는 다수의 도전성볼(30)이 융착되어 차후 마더보드에 실장 가능한 형태로 되어 있다.A plurality of conductive balls 30 are fused to the ball lands 12b of the circuit board 10 so as to be mounted on the motherboard later.

상기와 같은 반도체패키지(100')의 제조 방법을 간단히 설명하면 다음과 같다.The manufacturing method of the semiconductor package 100 'as described above will be briefly described as follows.

1. 회로기판 제공 단계로서, 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 기본층으로 하여 그 제2면(11b)에 다수의 본드핑거(12a)와 볼랜드(12b)를 갖는 회로패턴(12)이 형성되고, 상기 본드핑거(12a)와 볼랜드(12b)가 오픈된 상태로 상기 수지층(11) 및 회로패턴(12)이 커버코트(13)로 코팅되며, 중앙에는 관통공(15)이 형성되어 있는 회로기판(10)을 제공한다.1. A circuit board providing step, wherein a plurality of bond fingers 12a and borland are formed on a second surface 11b of a resin layer 11 having a first surface 11a and a second surface 11b as a base layer. A circuit pattern 12 having a 12b is formed, and the resin layer 11 and the circuit pattern 12 are coated with the cover coat 13 with the bond fingers 12a and the borland 12b open. In the center, a circuit board 10 having through holes 15 formed thereon is provided.

여기서, 상기 회로기판(10)에 형성된 회로패턴(12)은 주지된 바와 같이 포토마스킹, 화학적 에칭, 도금 등의 복잡한 방법에 의해 형성된다.Here, the circuit pattern 12 formed on the circuit board 10 is formed by a complex method such as photomasking, chemical etching, plating, etc. as is well known.

2. 반도체칩 제공 단계로서, 제1면(1a)과 제2면(1b)을 가지며, 상기 제2면(1b)에 다수의 입출력패드(2)가 형성된 반도체칩(1)을 상기 회로기판(10)의 관통공(15)내에 위치시킨다. 이때, 상기 회로기판(10)의 제1면(11a)에는 그 관통공(15)을 폐쇄할 수 있도록 폐쇄부재를 접착하고, 그 폐쇄부재 상에 상기 반도체칩(1)을 위치시킨다. 물론, 상기 반도체칩(1)의 제1면(1a,11a)이 상기 폐쇄부재 상에 접착되도록 한다.2. A semiconductor chip providing step, comprising: a semiconductor chip 1 having a first surface 1a and a second surface 1b, and having a plurality of input / output pads 2 formed on the second surface 1b; It is located in the through hole 15 of (10). At this time, the closing member is bonded to the first surface 11a of the circuit board 10 so as to close the through hole 15, and the semiconductor chip 1 is placed on the closing member. Of course, the first surfaces 1a and 11a of the semiconductor chip 1 are bonded to the closure member.

3. 전기적 접속 단계로서, 상기 반도체칩(1)의 입출력패드(2)와 상기 회로기판(10)의 본드핑거(12a)가 전기적 접속수단(60) 예를 들면 골드와이어, 알루미늄와이어 등에 의해 상호 접속되도록 한다.3. In the electrical connection step, the input / output pad 2 of the semiconductor chip 1 and the bond finger 12a of the circuit board 10 are mutually connected by the electrical connection means 60, for example, gold wire, aluminum wire, or the like. To be connected.

4. 봉지 단계로서, 상기 반도체패키지 자재를 금형 등에 위치시키고, 상기 관통공(15)내의 반도체칩(1), 접속수단(60), 및 회로기판(10)의 일정영역을 에폭시몰딩컴파운드(Epoxy Molding Compound)와 같은 봉지재(20)로 봉지한다. 또한 상기 반도체패키지 자재는 디스펜서(Dispenser)를 이용한 글럽탑(Glop Top)에 의해 봉지될 수도 있다.4. In the encapsulation step, the semiconductor package material is placed in a mold or the like, and epoxy molding compound (Epoxy) is formed in a predetermined region of the semiconductor chip 1, the connecting means 60, and the circuit board 10 in the through hole 15. It is encapsulated with an encapsulant 20 such as a molding compound). In addition, the semiconductor package material may be encapsulated by a glove top using a dispenser.

5. 입출력 단자 형성 단계로서, 상기 회로기판(10)의 볼랜드(12b)에 도전성볼(30)을 융착하여 입출력단자를 형성한다.5. As an input / output terminal forming step, the conductive ball 30 is fused to the ball land 12b of the circuit board 10 to form an input / output terminal.

그러나 이러한 종래의 반도체패키지 및 그 제조 방법에 의하면 상기 반도체 패키지의 구성 요소인 회로기판이 포토마스킹, 화학적 에칭 및 각종 도금 등의 과정을 통해 제조됨으로써, 그 구조 및 제조 방법이 복잡하고 또한 비용이 고가로 되는 단점이 있다.However, according to the conventional semiconductor package and its manufacturing method, the circuit board, which is a component of the semiconductor package, is manufactured through a process such as photomasking, chemical etching, and various platings, so that the structure and manufacturing method thereof are complicated and expensive. There is a disadvantage of being.

즉, 반도체패키지의 제조 공정중, 별도의 공정에 의해 제조된 회로기판을 이용하게 되는데 이 회로기판은 주지된 바와 같이 복잡한 공정에 의해 제조됨으로 가격이 고가이고, 따라서 반도체패키지의 가격도 고가로 되는 문제점이 있다.In other words, in the process of manufacturing a semiconductor package, a circuit board manufactured by a separate process is used. As this circuit board is manufactured by a complicated process as is well known, the price is high, and therefore, the price of the semiconductor package is high. There is a problem.

또한, 반도체칩과 회로기판을 전기적으로 접속시키기 위해 통상 도전성와이어를 사용하게 됨으로써 전기적 신호 경로가 길어짐은 물론 전기적 저항도 증가되는 문제가 있다.In addition, since electrically conductive wires are generally used to electrically connect the semiconductor chip and the circuit board, there is a problem that the electrical signal path is increased and the electrical resistance is increased.

더불어, 상기 도전성와이어의 루프 하이트(Loop Height)로 인해 봉지재의 높이가 어느 정도 높아야 하지만, 상기 도전성볼의 높이보다는 작아야 함으로 그 봉지재의 높이 제어에 어려움이 있다.In addition, the height of the encapsulant should be somewhat higher due to the loop height of the conductive wire, but it is difficult to control the height of the encapsulant because it must be smaller than the height of the conductive ball.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 구성 요소 및 제조 공정이 단순하고 비용도 저가인 반도체패키지 및 그 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and to provide a semiconductor package and a method of manufacturing the same, the components and the manufacturing process is simple and low cost.

또한, 본 발명의 다른 목적은 멀티칩모듈로도 사용할 수 있는 반도체패키지 및 그 제조 방법의 제공에 있다.In addition, another object of the present invention is to provide a semiconductor package that can be used as a multi-chip module and a method of manufacturing the same.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 제1면과 제2면 을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩과; 제1면과 제2면을 갖고, 상기 제2면에는 상기 반도체칩이 위치될 수 있도록 일정깊이의 요홈부가 형성된 수지층과, 상기 요홈부 외측으로는 방사상으로 일정크기의 볼랜드를 포함하며, 일단이 상기 반도체칩의 입출력패드에 연결된 회로패턴으로 이루어진 회로기판과; 상기 반도체칩 및 상기 회로기판의 요홈부 주변 영역을 봉지하는 봉지재와; 상기 회로기판의 회로패턴중 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention includes a semiconductor chip having a first surface and a second surface, and a plurality of input / output pads formed on the second surface; It has a first surface and a second surface, the second surface includes a resin layer formed with a recess portion of a predetermined depth so that the semiconductor chip is located, and the ball land of a predetermined size radially outside the groove portion, A circuit board formed of a circuit pattern connected to the input / output pad of the semiconductor chip; An encapsulant for encapsulating a region around the recess of the semiconductor chip and the circuit board; It characterized in that it comprises a plurality of conductive balls fused to the ball land of the circuit pattern of the circuit board.

상기 회로기판은 요홈부의 깊이가 상기 반도체칩의 높이와 같게 함이 바람직하다.In the circuit board, the depth of the recess is preferably equal to the height of the semiconductor chip.

상기 회로기판의 회로패턴은 도전성 잉크일 수 있다. 또한, 상기 회로기판은 회로패턴이 구리박막이고, 상기 회로패턴과 반도체칩의 입출력패드는 도전성잉크에 의해 연결될 수도 있다.The circuit pattern of the circuit board may be conductive ink. In addition, the circuit board may be a copper thin film circuit pattern, the circuit pattern and the input and output pads of the semiconductor chip may be connected by a conductive ink.

상기 회로기판은 볼랜드가 외측으로 오픈된채로 커버코트가 코팅됨이 바람직하다.The circuit board is preferably coated with a cover coat with the borland open to the outside.

상기 봉지재는 볼랜드가 외측으로 오픈된채로 회로기판의 제2면 전체에 봉지될 수도 있다.The encapsulant may be encapsulated in the entire second surface of the circuit board with the borland open to the outside.

또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법에 의하면 제1면과 제2면을 갖는 대략 사각판상으로서, 상기 제2면에는 일정깊이 및 넓이를 갖는 요홈부가 다수의 행과 열을 가지며 매트릭스 형태로 형성된 수지층을 제공하는 단계와; 상기 수지층의 각 요홈부에, 제1면과 제2면을 가지며 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩을 탑재하되, 상기 반도체칩의 제1면이 요홈부의 바닥면에 접착되도록 하는 단계와; 상기 수지층의 요홈부 외주연인 제2면에 회로패턴을 형성하되, 상기 회로패턴의 일단은 상기 반도체칩의 입출력패드에 연결되고 타단은 상기 수지층의 제2면에 볼랜드가 형성되도록 하는 단계와; 상기 요홈부, 반도체칩 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하는 단계와; 상기 수지층의 볼랜드에 각각 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, according to the method for manufacturing a semiconductor package according to the present invention in order to achieve the above object is a substantially rectangular plate shape having a first surface and a second surface, the second surface has a plurality of rows of grooves having a predetermined depth and width Providing a resin layer having a superheat and formed in a matrix; Each recess portion of the resin layer has a first surface and a second surface and a semiconductor chip having a plurality of input / output pads is mounted on the second surface, so that the first surface of the semiconductor chip is bonded to the bottom surface of the recess portion. Making a step; Forming a circuit pattern on a second surface of the resin layer on the outer circumference of the recess, wherein one end of the circuit pattern is connected to an input / output pad of the semiconductor chip and the other end is formed of a ball land on the second surface of the resin layer; ; Encapsulating the recess, the semiconductor chip, etc. with an encapsulant to protect it from the external environment; It characterized in that it comprises a step of fusion bonding the conductive ball to each of the ball land of the resin layer.

상기 회로패턴 형성 단계는 도전성 잉크를 이용한 스크린 프린팅에 의해 형성됨이 바람직하다.The circuit pattern forming step is preferably formed by screen printing using a conductive ink.

상기 회로패턴 형성 단계후 상기 회로패턴중 볼랜드가 외측으로 오픈되도록 상기 수지층의 제2면을 커버코트를 코팅하는 단계가 더 포함될 수 있다.The method may further include coating a cover coat on the second surface of the resin layer so that the ball land of the circuit pattern is opened to the outside after the circuit pattern forming step.

상기 도전성볼 융착 단계후 상기 수지층을 다수의 가로와 세로 방향으로 소잉하여 낱개의 반도체패키지로 싱귤레이션하는 단계가 더 포함될 수도 있다.After the conductive ball fusion step, the step of sawing the resin layer in a plurality of horizontal and vertical directions may be further included in the singulation of a single semiconductor package.

더불어 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 제1면과 제2면을 갖는 대략 사각판상으로서, 상기 제2면에는 일정깊이 및 넓이를 갖는 요홈부가 다수의 행과 열을 가지며 매트릭스 형태로 형성된 수지층이 구비되고, 상기 각 요홈부의 외주연인 제2면에는 다수의 본드핑거 및 볼랜드를 갖는 회로패턴이 형성되어 이루어진 회로기판을 제공하는 단계와; 상기 회로기판의 각 요홈부에, 제1면과 제2면을 가지며 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩을 탑재하되, 상기 반도체칩의 제1면이 요홈부의 바닥면에 접착되도록 하 는 단계와; 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를, 도전성잉크를 이용한 스크린프린팅에 의해 상호 접속시키는 단계와; 상기 요홈부, 반도체칩 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하는 단계와; 상기 수지층의 볼랜드에 각각 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, the method for manufacturing a semiconductor package according to the present invention in order to achieve the above object is a substantially rectangular plate shape having a first surface and a second surface, the second surface grooves having a predetermined depth and width in a plurality of rows and columns Providing a circuit board having a resin layer having a matrix shape, and having circuit patterns having a plurality of bond fingers and ball lands formed on the second circumferential edge of each recess; Each recess of the circuit board has a semiconductor chip having a first surface and a second surface and a plurality of input / output pads are formed on the second surface, and the first surface of the semiconductor chip is bonded to the bottom surface of the recess. Performing a step; Interconnecting the input / output pads of the semiconductor chip and the bond fingers of the circuit board by screen printing using conductive ink; Encapsulating the recess, the semiconductor chip, etc. with an encapsulant to protect it from the external environment; It characterized in that it comprises a step of fusion bonding the conductive ball to each of the ball land of the resin layer.

상기 도전성볼 융착 단계후 상기 회로기판을 다수의 가로와 세로 방향으로 소잉하여 낱개의 반도체패키지로 싱귤레이션하는 단계가 더 포함될 수도 있다.After the conductive ball fusion step, the step of singulating the circuit board in a plurality of horizontal and vertical directions may be further included in the singular semiconductor package.

상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 종래와 같이 복잡한 회로기판의 제조 공법(포토마스킹, 에칭, 도금 등) 대신, 반도체패키지의 제조 공정중 반도체칩과 직접 연결되는 회로기판을 구비함으로써 전체적인 공정수가 축소되고 비용을 저가로 할 수 있게 된다.According to the semiconductor package and the manufacturing method according to the present invention as described above, instead of the conventional manufacturing method (photomasking, etching, plating, etc.) of a complicated circuit board, a circuit directly connected to the semiconductor chip during the manufacturing process of the semiconductor package By providing the substrate, the total number of processes can be reduced and the cost can be reduced.

또한 완성된 반도체패키지에서는 종래와 같은 도전성와이어대신 회로기판의 회로패턴이 직접 반도체칩에 연결됨으로써 그 구성 요소가 축소됨은 물론 전기적 저항이 작아져 전기적 성능이 우수해진다.In addition, in the completed semiconductor package, the circuit pattern of the circuit board is directly connected to the semiconductor chip instead of the conventional conductive wire, so that its components are reduced and its electrical resistance is reduced, thereby improving electrical performance.

또한, 도전성잉크에 의해 회로기판과 반도체칩을 직접 연결함으로써 그 루프 하이트가 작아 봉지재의 높이 제어를 용이하게 할 수 있게 된다.In addition, by directly connecting the circuit board and the semiconductor chip by the conductive ink, the loop height thereof is small, and the height of the encapsulant can be easily controlled.

더불어, 하나의 회로기판 또는 수지층에 다수의 요홈부를 형성하고, 그 요홈부 각각에 반도체칩이 탑재된 상태로 제조할 수 있어 멀티칩모듈로도 사용 가능하다.In addition, a plurality of grooves may be formed in one circuit board or resin layer, and the grooves may be manufactured with semiconductor chips mounted on each of the grooves, and thus may be used as a multi-chip module.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이 하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도2a 내지 도2c는 본 발명에 의한 반도체패키지(101,102,103)를 도시한 단면도이다.2A to 2C are cross-sectional views showing semiconductor packages 101, 102 and 103 according to the present invention.

도시된 바와 같이 먼저 제1면(1a)(하면)과 제2면(1b)(상면)을 갖고, 상기 제2면(1b)에는 다수의 입출력패드(2)가 형성된 반도체칩(1)이 구비되어 있다.As shown, a semiconductor chip 1 having a first surface 1a (lower surface) and a second surface 1b (upper surface) and having a plurality of input / output pads 2 formed on the second surface 1b is formed. It is provided.

또한, 제1면(11a)(하면)과 제2면(11b)(상면)을 갖고, 상기 제2면(11b)에는 상기 반도체칩(1)이 위치될 수 있도록 일정깊이의 요홈부(14)가 형성된 수지층(11)이 구비되고, 상기 요홈부(14)의 외측인 제2면(11b)에는 다수의 볼랜드(12b)를 포함하는 회로패턴(12)이 구비되어 회로기판(10)을 구성하고 있다.In addition, the first surface 11a (lower surface) and the second surface 11b (upper surface) have a recessed portion 14 having a predetermined depth so that the semiconductor chip 1 can be positioned on the second surface 11b. ) Is provided with a resin layer 11, the circuit pattern 10 including a plurality of ball lands (12b) is provided on the second surface (11b) of the outer side of the groove portion (14) It consists of:

상기 반도체칩(1)은 제1면(1a)이 상기 회로기판(10)의 요홈부(14) 바닥면에 접착제 또는 양면 접착테이프 등으로 접착되어 있으며, 상기 반도체칩(1)의 두께는 상기 요홈부(14)의 깊이와 유사하게 형성함이 바람직하다.The semiconductor chip 1 has a first surface 1a adhered to the bottom surface of the recess 14 of the circuit board 10 with an adhesive or a double-sided adhesive tape, and the thickness of the semiconductor chip 1 is It is preferable to form similar to the depth of the groove portion (14).

상기 반도체칩(1)의 두께 조절은 주지된 바와 같이 웨이퍼(Wafer)의 백그라인딩(Back Grinding) 기술을 이용함이 바람직하다. 또한 상기 요홈부(14) 자체의 깊이를 조절하여 반도체칩(1)과 그 두께를 맞추거나 또는 상기 요홈부(14) 전체를 관통시켜 반도체칩(1)의 제1면(1a)과 회로기판(10)의 제1면(11a)이 동일면이 되도록 할 수도 있다.As is well known, the thickness of the semiconductor chip 1 may be preferably based on a back grinding method of a wafer. In addition, by adjusting the depth of the groove 14 itself to match the thickness of the semiconductor chip 1 or through the entire groove 14, the first surface (1a) and the circuit board of the semiconductor chip 1 The first surface 11a of (10) may be the same surface.

또한, 상기 요홈부(14)의 넓이는 아래에서 설명하겠지만 상기 반도체칩(1)의 넓이와 유사하게 형성함이 바람직하다. In addition, although the width of the recess 14 will be described below, the width of the recess 14 is preferably similar to that of the semiconductor chip 1.

한편, 상기 회로기판(10)의 회로패턴(12)은 도전성잉크로 형성될 수 있고, 이 경우 상기 도전성잉크는 상기 반도체칩(1)의 입출력패드(2)와 직접 연결되어 있다.(도2a 및 도2c 참조)Meanwhile, the circuit pattern 12 of the circuit board 10 may be formed of a conductive ink, in which case the conductive ink is directly connected to the input / output pad 2 of the semiconductor chip 1 (FIG. 2A). And FIG. 2C)

또한, 상기 회로기판(10)의 회로패턴(12)은 통상적인 구리박막으로 형성될 수도 있고, 이 경우에도 상기 회로패턴(12)은 도전성잉크에 의해 상기 반도체칩(1)의 입출력패드(2)에 연결된다.(도2b 참조)In addition, the circuit pattern 12 of the circuit board 10 may be formed of a conventional copper thin film, and in this case, the circuit pattern 12 may be formed on the input / output pad 2 of the semiconductor chip 1 by conductive ink. (See Figure 2b).

또한, 상기 회로기판(10)은 볼랜드(12b)가 외측으로 오픈되도록 회로기판(10)의 제2면(11b)이 고분자 수지인 커버코트(13)로 코팅되어 있다.(도2a 및 도2b 참조)In addition, the circuit board 10 is coated with a cover coat 13 made of a polymer resin so that the second surface 11b of the circuit board 10 is opened so that the borland 12b is opened outwardly (FIGS. 2A and 2B). Reference)

계속해서, 상기 반도체칩(1) 및 상기 회로기판(10)의 요홈부(14) 주변 영역은 봉지재(20)로 봉지되어 외부 환경으로부터 보호될 수 있도록 되어 있다. 상기 봉지재(20)는 통상적인 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 액상의 글럽 탑(Glop Top) 등이 사용될 수 있다.Subsequently, the area around the recess 14 of the semiconductor chip 1 and the circuit board 10 is sealed with the encapsulant 20 so as to be protected from the external environment. The encapsulant 20 may be a conventional epoxy molding compound, a liquid glove top, or the like.

상기 봉지재(20)는 도2c에 도시된 바와 같이 커버코트 역할을 할 수도 있다. 즉, 상기 봉지재(20)는 회로기판(10)의 요홈부(14), 반도체칩(1)뿐만 아니라 상기 볼랜드(12b)를 제외한 회로기판(10)의 제2면(11b) 전체에 봉지될 수도 있어, 커버코트(13)의 사용을 생략할 수도 있다.The encapsulant 20 may also serve as a cover coat as shown in FIG. 2C. That is, the encapsulant 20 encapsulates not only the recess 14 and the semiconductor chip 1 of the circuit board 10 but also the entire second surface 11b of the circuit board 10 except for the borland 12b. It is also possible to omit the use of the cover coat 13.

상기 회로기판(10)의 회로패턴(12)중 볼랜드(12b)에는 솔더볼과 같은 도전성볼(30)이 융착되어 있음으로써 차후 마더보드에 실장 가능한 형태로 되어 있다.Conductive balls 30, such as solder balls, are welded to the ball lands 12b of the circuit patterns 12 of the circuit board 10 so that they can be mounted on the motherboard later.

따라서, 상기 반도체칩(1)과 마더보드는 도전성잉크로 형성된 회로패턴(12) 과 도전성볼(30)을 통해 전기적 신호를 교환함으로써, 그 전기적 신호 경로가 짧아짐은 물론 전기적 저항도 작아지게 된다. 도면중 도2b에 도시된 반도체패키지(102)는 반도체칩(1)의 입출력패드(2)가 도전성 잉크(CI)를 통해 구리박막으로 형성된 회로패턴(12)에 연결되어 있으며, 따라서 전기적 경로는 도전성 잉크(CI), 구리 박막으로 형성된 회로패턴(12) 및 도전성볼(30)을 통해 형성된다.Accordingly, the semiconductor chip 1 and the motherboard exchange electrical signals through the circuit pattern 12 formed by the conductive ink and the conductive balls 30, thereby shortening the electrical signal path and reducing the electrical resistance. In the semiconductor package 102 shown in FIG. 2B, the input / output pad 2 of the semiconductor chip 1 is connected to the circuit pattern 12 formed of a copper thin film through the conductive ink CI, and thus the electrical path is It is formed through the conductive ink (CI), the circuit pattern 12 formed of a copper thin film and the conductive ball (30).

도3a는 내지 도3f는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.3A to 3F are explanatory views showing a method of manufacturing a semiconductor package according to the present invention.

1. 수지층 제공 단계로서, 제1면(11a)(하면)과 제2면(11b)(상면)을 갖는 대략 사각판상으로서, 상기 제2면(11b)에는 일정깊이 및 넓이를 갖는 요홈부(14)가 다수의 행과 열을 가지며 매트릭스 형태로 형성된 수지층(11)을 제공한다.(도3a 참조)1.A step of providing a resin layer, which is a substantially rectangular plate shape having a first surface 11a (lower surface) and a second surface 11b (upper surface), wherein the recessed portion has a predetermined depth and width on the second surface 11b. 14 provides a resin layer 11 having a plurality of rows and columns and formed in a matrix form (see Fig. 3A).

2. 반도체칩 탑재 단계로서, 상기 수지층(11)의 각 요홈부(14)에, 제1면(1a)과 제2면(1b)을 가지며 상기 제2면(1b)에는 다수의 입출력패드(2)가 형성된 반도체칩(1)을 탑재한다. 이때, 상기 반도체칩(1)의 제1면(1a)이 요홈부의 바닥면에 접착제 또는 양면 접착 테이프 등에 의해 접착되도록 한다.(도3b 참조)2. In the semiconductor chip mounting step, each recess 14 of the resin layer 11 has a first surface 1a and a second surface 1b and a plurality of input / output pads on the second surface 1b. The semiconductor chip 1 in which (2) was formed is mounted. At this time, the first surface 1a of the semiconductor chip 1 is adhered to the bottom surface of the recess by adhesive or double-sided adhesive tape or the like (see FIG. 3B).

3. 회로패턴 형성 단계로서, 상기 수지층(11)의 각 요홈부(14) 외주연인 제2면(11b)에 회로패턴(도시되지 않음)을 형성하되, 상기 회로패턴의 일단은 상기 반도체칩(1)의 입출력패드에 연결되고 타단은 상기 수지층(11)의 제2면(11b)에 볼랜드가 형성되도록 한다.(도3c, 3d 참조)3. In the circuit pattern forming step, a circuit pattern (not shown) is formed on the second surface 11b of the recess 14 of the resin layer 11 on the outer circumference, and one end of the circuit pattern is formed on the semiconductor chip. The other end is connected to the input / output pad of (1) and the other end allows the borland to be formed on the second surface 11b of the resin layer 11 (see FIGS. 3C and 3D).

이때, 상기 회로패턴 형성 단계는 도전성 잉크를 이용한 스크린 프린팅에 의 해 형성하며, 이 스크린 프린팅 방법을 간단히 설명하면 다음과 같다.In this case, the circuit pattern forming step is formed by screen printing using a conductive ink, the screen printing method will be described briefly as follows.

먼저, 관통되어 회로패턴 모양으로 디자인된 마스크(40)를 구비하고, 상기 마스크(40)를 수지층(11)의 제2면(11b)에 위치 정렬한 상태에서 밀착시킨다. 이어서 상기 마스크(40) 상에 도전성잉크를 분사하거나 또는 도전성잉크를 뿌리고 블레이드(50)로 상기 마스크(40) 상에서 도전성 잉크를 일측으로 밀어낸다. 그러면 상기 도전성 잉크는 상기 마스크(40)에 관통되어 형성된 회로패턴 모양을 따라서 상기 수지층(11)의 제2면(11b)에 형성된다. 그런 후 상기 마스크(40)를 제거하고, 상기 도전성잉크를 경화시킨다.First, a mask 40 is formed through and designed in the form of a circuit pattern, and the mask 40 is brought into close contact with the mask 40 in a state aligned with the second surface 11b of the resin layer 11. Subsequently, the conductive ink is sprayed onto the mask 40 or the conductive ink is sprinkled and the conductive ink is pushed to one side with the blade 50 on the mask 40. Then, the conductive ink is formed on the second surface 11b of the resin layer 11 along the shape of the circuit pattern formed through the mask 40. Then, the mask 40 is removed and the conductive ink is cured.

한편, 상기 반도체칩(1)의 넓이와 상기 수지층(11)에 형성된 요홈부(14)의 넓이는 유사하게 형성함이 바람직하다. 즉, 상기 회로패턴 형성 단계에서 사용되는 도전성 잉크는 점도가 매우 높은 액체형이므로, 상기 반도체칩(1)과 요홈부(14)의 측벽 사이의 거리가 멀게 되면 상기 도전성 잉크가 중력에 의해 끊어질 수 있기 때문이다.On the other hand, the width of the semiconductor chip 1 and the width of the recess 14 formed in the resin layer 11 is preferably formed similarly. That is, since the conductive ink used in the circuit pattern forming step has a very high viscosity liquid type, the conductive ink may be broken by gravity when the distance between the semiconductor chip 1 and the sidewall of the recess 14 becomes far. Because there is.

상기와 같은 회로패턴 형성 단계 후에는 상기 회로패턴을 외부 환경으로부터 보호하기 위해 고분자 수지인 커버코트를 코팅할 수 있다. 이때, 상기 회로패턴의 볼랜드는 외측으로 오픈되도록 한다.After the circuit pattern forming step as described above may be coated with a cover coat made of a polymer resin to protect the circuit pattern from the external environment. At this time, the ball land of the circuit pattern to be opened to the outside.

4. 봉지 단계로서, 상기 수지층(11)의 요홈부(14), 반도체칩(1) 등을 외부 환경으로부터 보호하기 위해 에폭시 몰딩 컴파운드 또는 글럽 탑 등의 봉지재(20)를 이용하여 봉지한다.(도3e 참조)4. In the encapsulation step, the encapsulation portion 14 and the semiconductor chip 1 of the resin layer 11 are encapsulated using an encapsulant 20 such as an epoxy molding compound or a glove top to protect the external environment. (See Figure 3e)

여기서 상기 봉지 단계는 상기에서 커버코트(13)를 코팅하지 않았을 경우 상 기 수지층(11)의 제2면(11b) 전체에 형성할 수도 있다. 이때에서 상기 회로패턴(12)의 볼랜드(12b)는 외측으로 오픈되도록 한다.Here, the encapsulation step may be formed on the entire second surface 11b of the resin layer 11 when the cover coat 13 is not coated. At this time, the ball land 12b of the circuit pattern 12 is opened to the outside.

5. 도전성 볼 융착 단계로서, 상기 수지층(11)의 회로패턴(12)중 외측을 향해 오픈된 각 볼랜드(12b)에 솔더볼과 같은 도전성볼(30)을 융착하여 마더보드에 실장 가능한 형태로 한다.(도3f)5. Conductive ball fusion step, in which the conductive ball 30 such as solder balls are fused to each of the ball lands 12b opened toward the outside of the circuit pattern 12 of the resin layer 11 to be mounted on the motherboard. (Fig. 3f)

상기와 같은 반도체패키지는 하나의 수지층(11)에 다수의 반도체칩(1)이 탑재된 형태로서 이는 멀티칩모듈로 사용할 수도 있음을 의미한다. 즉, 동일하거나 또는 서로 다른 기능의 반도체칩(1)들을 상기 하나의 수지층(11)에 다수 탑재함으로써 고기능화된 멀티칩모듈을 얻을 수 있게 된다.The semiconductor package as described above has a plurality of semiconductor chips 1 mounted on one resin layer 11, which means that the semiconductor package 1 may be used as a multi-chip module. That is, by mounting a plurality of semiconductor chips 1 having the same or different functions in the one resin layer 11, a highly functional multi-chip module can be obtained.

상기와 같이 도전성볼(30) 융착 단계가 완료된 후에는 상기 수지층(11)을 다수의 가로와 세로 방향으로 소잉(Sawing)함으로써 낱개의 분리된 반도체패키지를 얻을 수도 있다.After the fusion step of the conductive balls 30 is completed as described above, the separated semiconductor packages may be obtained by sawing the resin layer 11 in a plurality of horizontal and vertical directions.

한편, 상기 제조 방법에서는 회로패턴(12)을 형성하는 공정중 반도체칩(1)과 상기 회로패턴(12)이 직접 연결되도록 한 방법을 사용하였으나, 종래의 회로기판(10)을 이용할 수도 있다. 즉, 본드핑거(12a) 및 볼랜드(12b)를 갖는 회로패턴(12)이 구리박막으로 형성된 회로기판(10)을 구비하고, 반도체칩(1)과 상기 회로패턴(12)중 본드핑거(12a)는 도전성잉크를 이용한 스크린 프린팅 방법에 의해 서로 연결하는 방법을 사용할 수 있다.In the manufacturing method, the semiconductor chip 1 and the circuit pattern 12 are directly connected during the process of forming the circuit pattern 12, but a conventional circuit board 10 may be used. That is, the circuit pattern 12 having the bond finger 12a and the ball land 12b includes a circuit board 10 formed of a copper thin film, and the bond finger 12a of the semiconductor chip 1 and the circuit pattern 12 is provided. ) Can be connected to each other by the screen printing method using a conductive ink.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러 가지로 변형된 실시예도 가능할 것이다. As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 종래와 같이 복잡한 회로기판의 제조 공법(포토마스킹, 에칭, 도금 등) 대신, 반도체패키지의 제조 공정중 반도체칩과 직접 연결되는 회로기판을 구비함으로써 전체적인 공정수가 축소되고 비용을 저가로 할 수 있는 효과가 있다.Therefore, according to the semiconductor package and the manufacturing method thereof according to the present invention, instead of the manufacturing method (photomasking, etching, plating, etc.) of a complicated circuit board as in the prior art, a semiconductor substrate is directly connected to the semiconductor chip during the manufacturing process of the semiconductor package. As a result, the overall number of processes is reduced and the cost can be reduced.

또한 완성된 반도체패키지에서는 종래와 같은 도전성와이어대신 회로기판의 회로패턴이 직접 반도체칩에 연결됨으로써 그 구성 요소가 축소됨은 물론 전기적 저항이 작아져 전기적 성능이 우수해지는 효과가 있다.In addition, in the completed semiconductor package, the circuit pattern of the circuit board is directly connected to the semiconductor chip instead of the conductive wire as in the related art, thereby reducing the components thereof and reducing the electrical resistance, thereby improving the electrical performance.

또한, 도전성잉크에 의해 회로기판과 반도체칩을 직접 연결함으로써 그 루프 하이트가 작아 봉지재의 높이 제어를 용이하게 할 수 있다.In addition, by directly connecting the circuit board and the semiconductor chip by the conductive ink, the loop height thereof is small, and the height of the encapsulant can be easily controlled.

더불어, 하나의 회로기판 또는 수지층에 다수의 요홈부를 형성하고, 그 요홈부 각각에 반도체칩이 탑재된 상태로 제조할 수 있어 멀티칩모듈로도 사용 가능하다.In addition, a plurality of grooves may be formed in one circuit board or resin layer, and the grooves may be manufactured with semiconductor chips mounted on each of the grooves, and thus may be used as a multi-chip module.

Claims (12)

삭제delete 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩과,A semiconductor chip having a first surface and a second surface and having a plurality of input / output pads formed thereon; 제1면과 제2면을 갖고, 상기 제2면에는 상기 반도체칩이 위치될 수 있도록 일정깊이의 요홈부가 형성된 수지층과, 상기 요홈부 외측으로는 방사상으로 일정크기의 볼랜드를 포함하며, 일단이 상기 반도체칩의 입출력패드에 연결된 회로패턴으로 이루어진 회로기판과,It has a first surface and a second surface, the second surface includes a resin layer formed with a recess portion of a predetermined depth so that the semiconductor chip is located, and the ball land of a predetermined size radially outside the groove portion, A circuit board formed of a circuit pattern connected to the input / output pad of the semiconductor chip; 상기 반도체칩 및 상기 회로기판의 요홈부 주변 영역을 봉지하는 봉지재와,An encapsulant for encapsulating a region around the recess of the semiconductor chip and the circuit board; 상기 회로기판의 회로패턴중 볼랜드에 융착된 다수의 도전성볼을 포함하고,It includes a plurality of conductive balls fused to the ball land of the circuit pattern of the circuit board, 상기 회로기판은 요홈부의 깊이가 상기 반도체칩의 높이와 같은 것을 특징으로 하는 반도체패키지.The circuit board is a semiconductor package, characterized in that the depth of the groove portion is equal to the height of the semiconductor chip. 제2항에 있어서, 상기 회로기판의 회로패턴은 도전성 잉크인 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the circuit pattern of the circuit board is conductive ink. 제2항에 있어서, 상기 회로기판은 회로패턴이 구리박막이고, 상기 회로패턴과 반도체칩의 입출력패드는 도전성잉크에 의해 연결된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the circuit board is formed of a copper thin film, and the circuit pattern and the input / output pad of the semiconductor chip are connected by conductive ink. 제2항에 있어서, 상기 회로기판은 볼랜드가 외측으로 오픈되도록 커버코트로 코팅된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the circuit board is coated with a cover coat so that the ball land is opened outward. 제2항에 있어서, 상기 봉지재는 볼랜드가 외측으로 오픈되도록 회로기판의 제2면 전체에 봉지된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the encapsulant is encapsulated in the entire second surface of the circuit board so that the borland is opened outward. 삭제delete 제1면과 제2면을 갖는 대략 사각판상으로서, 상기 제2면에는 일정깊이 및 넓이를 갖는 요홈부가 다수의 행과 열을 가지며 매트릭스 형태로 형성된 수지층을 제공하는 단계와,Providing a resin layer formed in a substantially rectangular plate shape having a first surface and a second surface, wherein the groove portion having a predetermined depth and width has a plurality of rows and columns and formed in a matrix form; 상기 수지층의 각 요홈부에, 제1면과 제2면을 가지며 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩을 탑재하되, 상기 반도체칩의 제1면이 요홈부의 바닥면에 접착되도록 하는 단계와,Each recess portion of the resin layer has a first surface and a second surface and a semiconductor chip having a plurality of input / output pads is mounted on the second surface, so that the first surface of the semiconductor chip is bonded to the bottom surface of the recess portion. To do that, 상기 수지층의 요홈부 외주연인 제2면에 회로패턴을 형성하되, 상기 회로패턴의 일단은 상기 반도체칩의 입출력패드에 연결되고 타단은 상기 수지층의 제2면에 볼랜드가 형성되도록 하는 단계와,Forming a circuit pattern on a second surface of the resin layer on the outer circumference of the recess, wherein one end of the circuit pattern is connected to an input / output pad of the semiconductor chip and the other end is formed of a ball land on the second surface of the resin layer; , 상기 요홈부, 반도체칩 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하는 단계와,Encapsulating the recess, the semiconductor chip, etc. with an encapsulant to protect it from the external environment; 상기 수지층의 볼랜드에 각각 도전성볼을 융착하는 단계를 포함하고,Fusing each conductive ball to the ball land of the resin layer, 상기 회로패턴 형성 단계는 도전성 잉크를 이용한 스크린 프린팅에 의해 형성됨을 특징으로 하는 반도체패키지의 제조 방법.The circuit pattern forming step is a method of manufacturing a semiconductor package, characterized in that formed by screen printing using a conductive ink. 제8항에 있어서, 상기 회로패턴 형성 단계후 상기 회로패턴중 볼랜드가 외측으로 오픈되도록 상기 수지층의 제2면을 커버코트를 코팅하는 단계가 더 포함된 것을 특징으로 하는 반도체패키지의 제조 방법.The method of claim 8, further comprising coating a cover coat on the second surface of the resin layer after the circuit pattern forming step so that the ball land of the circuit pattern is opened outward. 제8항에 있어서, 상기 도전성볼 융착 단계후 상기 수지층을 다수의 가로와 세로 방향으로 소잉하여 낱개의 반도체패키지로 싱귤레이션하는 단계가 더 포함되어 이루어진 반도체패키지의 제조 방법.The method of claim 8, further comprising singulating the resin layer in a plurality of horizontal and vertical directions after the conductive ball fusion step to singulate the individual semiconductor packages. 삭제delete 제1면과 제2면을 갖는 대략 사각판상으로서, 상기 제2면에는 일정깊이 및 넓이를 갖는 요홈부가 다수의 행과 열을 가지며 매트릭스 형태로 형성된 수지층이 구비되고, 상기 각 요홈부의 외주연인 제2면에는 다수의 본드핑거 및 볼랜드를 갖는 회로패턴이 형성되어 이루어진 회로기판을 제공하는 단계와,A substantially rectangular plate shape having a first surface and a second surface, wherein the second surface is provided with a resin layer formed in a matrix form with a plurality of rows and columns of groove portions having a predetermined depth and width, and the outer periphery of each groove portion. Providing a circuit board having a circuit pattern having a plurality of bond fingers and ball lands formed on a second surface thereof; 상기 회로기판의 각 요홈부에, 제1면과 제2면을 가지며 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩을 탑재하되, 상기 반도체칩의 제1면이 요홈부의 바닥면에 접착되도록 하는 단계와,Each recess of the circuit board has a semiconductor chip having a first surface and a second surface and a plurality of input / output pads are formed on the second surface, and the first surface of the semiconductor chip is bonded to the bottom surface of the recess. To do that, 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를, 도전성잉크를 이용한 스크린프린팅에 의해 상호 접속시키는 단계와,Interconnecting the input / output pads of the semiconductor chip and the bond fingers of the circuit board by screen printing using conductive ink; 상기 요홈부, 반도체칩 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하는 단계와,Encapsulating the recess, the semiconductor chip, etc. with an encapsulant to protect it from the external environment; 상기 수지층의 볼랜드에 각각 도전성볼을 융착하는 단계를 포함하고,Fusing each conductive ball to the ball land of the resin layer, 상기 도전성볼 융착 단계후 상기 회로기판을 다수의 가로와 세로 방향으로 소잉하여 낱개의 반도체패키지로 싱귤레이션하는 단계가 더 포함되어 이루어진 반도체패키지의 제조 방법.And a step of singulating the circuit board in a plurality of horizontal and vertical directions after the conductive ball fusion step to singulate the individual semiconductor packages.
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* Cited by examiner, † Cited by third party
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JPH04157758A (en) * 1990-10-19 1992-05-29 Mitsubishi Electric Corp Printed circuit board
KR930015991A (en) * 1991-12-26 1993-07-24 김광호 PCB mounting structure of surface mount small out-line package (SOP)
KR0163868B1 (en) * 1995-06-30 1998-12-01 김광호 Down set pcb and mounting module
KR19990070625A (en) * 1998-02-23 1999-09-15 구본준 Semiconductor package and manufacturing method
KR20010068781A (en) * 2000-01-10 2001-07-23 윤종용 Semiconductor chip package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04157758A (en) * 1990-10-19 1992-05-29 Mitsubishi Electric Corp Printed circuit board
KR930015991A (en) * 1991-12-26 1993-07-24 김광호 PCB mounting structure of surface mount small out-line package (SOP)
KR0163868B1 (en) * 1995-06-30 1998-12-01 김광호 Down set pcb and mounting module
KR19990070625A (en) * 1998-02-23 1999-09-15 구본준 Semiconductor package and manufacturing method
KR20010068781A (en) * 2000-01-10 2001-07-23 윤종용 Semiconductor chip package

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