KR100535930B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents

씨모스 이미지 센서 및 그 제조 방법 Download PDF

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KR100535930B1 KR10-2003-0075417A KR20030075417A KR100535930B1 KR 100535930 B1 KR100535930 B1 KR 100535930B1 KR 20030075417 A KR20030075417 A KR 20030075417A KR 100535930 B1 KR100535930 B1 KR 100535930B1
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Abstract

본 발명의 씨모스 이미지 센서 및 그 제조 방법을 개시한다. 본 발명은 단위 화소를 위한 액티브 영역 상에 트랜지스터들의 게이트를 형성시킴과 아울러 소자 분리 영역의 소자 분리막과, 상기 포토 다이오드를 위한 액티브 영역의 가장자리부 상에 보호막을 공통적으로 형성시킨다. 상기 보호막은 상기 게이트와 동일한 적층 구조를 가지며, 상기 보호막 아래의 액티브 영역을 불순물의 이온주입으로부터 보호한다. 이후, 상기 포토 다이오드를 위한 액티브 영역에 n-형 확산 영역을 형성시키고, 상기 포토 다이오드의 n-형 확산 영역 상에 Po형 확산 영역을 형성시키고, P형 불순물을 임의의 경사 각도로 이온주입시키는 이온주입공정을 이용하여 상기 포토 다이오드를 위한 액티브 영역의 가장자리부에 P+형 확산 영역을 형성시킨다.
따라서, 상기 P+형 확산 영역은 상기 포토 다이오드를 위한 Po형 확산 영역 및 n-형 확산 영역과, 상기 소자 분리막의 사이에 배치되므로 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역의 경계부에서 발생하는 암전류를 저감시킬 수가 있다. 그 결과, 씨모스 이미지 센서의 암전류 특성을 향상시킬 수가 있다.

Description

씨모스 이미지 센서 및 그 제조 방법{CMOS Image Sensor And Method For Manufacturing The Same}
본 발명은 씨모스 이미지 센서에 관한 것으로, 더욱 상세하게는 포토 다이오드의 확산 영역과 소자 분리막 사이의 경계면에서 발생하는 암전류(dark current)를 저감시키도록 한 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
일반적으로, 이미지 센서는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로서, 크게 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(CMOS image sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 각각의 모스(MOS) 커패시터가 서로 인접하여 배치된 구조를 가지며, 전하 캐리어가 임의의 모스 커패시터에 저장된 후 그 후단의 모스 커패시터로 전송되는 방식의 소자이다. 상기 전하 결합 소자는 복잡한 구동 방식, 많은 전력 소모, 많은 포토공정 스텝으로 인한 복잡한 제조공정 등의 단점을 갖는다. 또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
도 1은 일반적인 씨모스 이미지 센서의 단위 화소(unit pixel)를 나타낸 회로도이다. 도 1에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소(100)는 광전 변환부로서의 포토 다이오드(photo diode)(110)와, 4개의 트랜지스터들을 포함하여 구성된다. 상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)이다. 상기 단위 화소(100)의 출력단(OUT)에는 로드 트랜지스터(160)가 전기적으로 연결된다. 여기서, 미설명 부호 FD는 플로팅 확산 영역이고, Tx는 셀렉트 트랜지스터(120)의 게이트 전압이고, Rx는 리셋 트랜지스터(130)의 게이트 전압이고, Dx는 드라이브 트랜지스터(140)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(150)의 게이트 전압이다.
도 2는 도 1의 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도이다. 도 2에 도시된 바와 같이, 단위 화소(100)에서는 액티브 영역이 굵은 실선으로 정의된 영역이고, 소자 분리 영역이 소자 분리막(미도시)이 형성된, 상기 액티브 영역의 외부 영역이다. 트랜스퍼 트랜지스터(120)의 게이트(123), 리셋 트랜지스터(130)의 게이트(133), 드라이브 트랜지스터(140)의 게이트(143) 및 셀렉트 트랜지스터(150)의 게이트(153)가 각각 상기 액티브 영역의 상부를 가로지르는 형태로 배치된다. 미설명 부호 FD는 플로팅 확산 영역이고, PD는 포토 다이오드 부분이다.
도 3은 도 2의 A-A 선을 따라 절단한 단위 화소의 포토 다이오드 부분 및 트랜스퍼 게이트를 나타낸 단면 구조도이다. 도 3에 도시된 바와 같이, P++형 반도체 기판(10) 상에 P-형 에피층(11)이 형성된다. 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역을 위한 에피층(11)의 부분에 소자 분리막(13)이 형성된다. 도 2의 트랜스퍼 트랜지스터(120)를 위한 에피층(11)의 부분 상에 게이트 절연막(121)과 게이트(123)가 형성되고, 상기 게이트(123)의 양 측벽에 절연막의 스페이서(125)가 형성된다. 포토 다이오드 영역(PD)을 위한 에피층(11)의 부분에 n-형 확산 영역(131) 및 Po형 확산 영역(133)이 형성된다. 상기 Po형 확산 영역(113)은 상기 n-형 확산 영역(111) 상에 형성된다. 또한, 플로팅 확산 영역(FD)은 상기 트랜스퍼 트랜지스터(120)의 게이트(123)를 사이에 두고 상기 n-/Po형 확산 영역(111),(113)과 이격하며 상기 에피층(11)에 형성된다.
이와 같은 구조를 갖는 종래의 씨모스 이미지 센서는 암전류(dark current)의 증가로 인하여 소자의 성능 저하와 전하저장능력 저하와 같은 문제점을 갖는다.
상기 암전류는 광이 포토 다이오드에 입사되지 않는 상태에서 상기 포토 다이오드에서 플로팅 확산 영역으로 이동하는 전자에 의해 생성된다. 상기 암전류는 주로 반도체 기판의 표면 인접부, 소자 분리막과 Po형 확산 영역의 경계부, 소자 분리막과 n-형 확산 영역의 경계부, Po형 확산 영역과 n- 확산 영역의 경계부, Po형 확산 영역과 n- 확산 영역에 분포하는 각종 결함이나 댕글링 본드(dangling bond) 등에서 비롯되는 것으로 보고되고 있다. 상기 암전류는 저조도(low illumination) 환경에서 씨모스 이미지 센서의 성능 저하와 전하저장 능력 저하와 같은 심각한 문제를 야기할 수 있다.
따라서, 종래의 씨모스 이미지 센서는 상기 암전류, 특히 실리콘 기판의 표면 인접부에서 발생하는 암전류를 감소시키기 위해 포토 다이오드를 위한 Po형 확산 영역 및 n-형 확산 영역을 함께 이용하여 왔다.
하지만, 종래의 씨모스 이미지 센서는 소자 분리막과 Po형 확산 영역의 경계부, 소자 분리막과 n-형 확산 영역의 경계부에서 발생하는 암전류에 의해 큰 영향을 받는다.
이를 좀 더 상세히 언급하면, 도 3에서 알 수 있는 바와 같이, 포토 다이오드(PD)의 n-형 확산 영역(111) 및 Po형 확산 영역(113)을 형성하기 위한, 이온주입 마스크층으로서의 감광막 패턴(미도시)이 상기 반도체 기판(10) 상에 형성될 때, 상기 포토 다이오드(PD)를 위한 액티브 영역 전체가 상기 감광막 패턴의 개구부 내에서 노출된다. 이러한 상태에서 상기 포토 다이오드(PD)의 액티브 영역에 상기 n-형 확산 영역(111) 및 Po형 확산 영역(113)을 위한 불순물이 이온주입되면, 상기 포토 다이오드(PD)의 액티브 영역과 소자 분리막(13) 사이의 경계부에도 상기 n-형 확산 영역(111) 및 Po형 확산 영역(113)을 위한 불순물이 이온주입된다.
따라서, 상기 n-/Po형 확산 영역(111),(113)과 상기 소자 분리막(13) 사이의 경계부에서는 상기 불순물의 이온주입에 의한 손상이 유발되고 나아가 결함이 발생한다. 상기 결함은 전자 및 정공 캐리어의 발생을 야기하고, 또한 상기 전자 의 재결합을 제공한다. 그 결과, 포토 다이오드의 누설 전류가 증가하고 나아가 씨모스 이미지 센서의 암전류(dark current)가 증가한다.
이와 같이 설명한 바와 같이, 종래의 씨모스 이미지 센서는 포토 다이오드의 확산 영역을 형성하기 위한 불순물의 이온주입 때에 소자 분리막과 포토 다이오드를 위한 액티브 영역 사이의 경계부에 상기 불순물이 이온주입되는 구조를 갖고 있다. 그 결과, 종래의 씨모스 이미지 센서는 소자 분리막과 포토 다이오드를 위한 액티브 영역 사이의 경계부에 발생하는 암전류의 증가를 억제하기가 어려우므로 암전류 특성을 향상시키는데 한계가 있다.
따라서, 본 발명의 목적은 소자 분리막과 포토 다이오드를 위한 확산 영역을 이격시킴으로써 씨모스 이미지 센서의 암전류 특성을 향상시키는데 있다.
본 발명의 다른 목적은 소자 분리막과 포토 다이오드를 위한 확산 영역 사이에 암전류 저감을 위한 확산 영역을 형성시킴으로써 씨모스 이미지 센서의 암전류 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조 방법은
단위 화소의 액티브 영역을 정의하기 위해 제 1 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키는 단계; 상기 기판 상에 트랜스퍼 트랜지스터 및 상기 소자 분리막의 경계를 포함하도록 상기 기판 상에 보호막을 형성시키는 단계; 상기 반도체 기판의 액티브 영역에 포토 다이오드를 위한 확산 영역을 형성시키는 단계; 및 상기 포토 다이오드를 위한 확산 영역과 상기 소자 분리막 사이의 경계부에서 발생하는 암전류를 저감시키기 위해 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역 사이의 액티브 영역에 제 1 도전형 확산 영역을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 도전형 확산 영역은 상기 보호막을 이용하여 제 1 도전형 불순물을 소정의 경사 각도로 이온주입시킴으로써 상기 소자 분리막과 포토 다이오드를 위한 확산 영역 사이의 액티브 영역에 형성될 수 있다.
바람직하게는, 상기 제 1 도전형 확산 영역의 접합을 상기 포토 다이오드를 위한 확산 영역의 접합 이상의 깊이로 형성시킬 수가 있다.
바람직하게는, 상기 포토 다이오드를 위한 확산 영역은 상기 트랜스퍼 트랜지스터와 상기 소자 분리막 사이, 상기 반도체 기판의 액티브 영역의 포토 다이오드 형성 영역에 제 2 도전형 확산 영역을 형성시킴으로써 형성될 수 있다.
바람직하게는, 상기 포토 다이오드 영역의 표면 상에서 발생하는 암전류를 저감시키기 위해 상기 제 2 도전형 확산 영역 상에 제 1 도전형 확산 영역을 형성시키는 단계를 더 포함할 수 있다.
바람직하게는, 상기 보호막을 상기 트랜스퍼 트랜지스터의 게이트 전극과 동일한 적층 구조로 형성시킬 수가 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서는
단위 화소의 액티브 영역과 소자 분리 영역을 갖는 제 1 도전형 반도체 기판; 상기 반도체 기판의 소자 분리 영역에 형성된 소자 분리막; 상기 반도체 기판 상에 형성된 트랜스퍼 트랜지스터; 상기 소자 분리막으로부터 소정의 거리를 두고 이격하여 상기 액티브 영역에 형성된, 포토 다이오드를 위한 제 2 도전형 확산 영역; 및 상기 제 2 도전형 확산 영역과 상기 소자 분리막 사이의 경계부에서 발생하는 암전류를 저감시키기 위해 상기 제 2 도전형 확산 영역과 상기 소자 분리막 사이의 액티브 영역에 형성된 제 1 도전형 확산 영역을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 소자 분리막의 경계를 포함하며, 상기 반도체 기판 상에 형성된 보호막을 더 포함할 수 있다.
바람직하게는, 상기 제 1 도전형 확산 영역의 접합은 상기 제 2 도전형 확산 영역의 접합 이상의 깊이를 가질 수가 있다.
바람직하게는, 상기 제 1 도전형 반도체 기판은 P-형 에피층을 갖는 P++형 반도체 기판이고, 상기 제 2 도전형 확산 영역은 n-형 확산 영역이고, 상기 제 1 도전형 확산 영역은 P+형 확산 영역인 것이 가능하다.
바람직하게는, 상기 n-형 확산 영역 상에 형성된, 포토 다이오드를 위한 Po형 확산 영역을 포함할 수 있다.
바람직하게는, 상기 보호막은 상기 트랜스퍼 트랜지스터의 게이트 전극과 동일한 적층 구조를 가질 수가 있다.
따라서, 본 발명은 포토 다이오드를 위한 확산 영역을 소자 분리막으로 이격시키고, 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역 사이에 P+형 확산 영역을 형성시키므로 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역 사이에서 발생하는 암전류를 저감시킬 수가 있다. 그 결과, 씨모스 이미지 센서의 암전류를 저감시킬 수가 있다.
이하, 본 발명에 의한 씨모스 이미지 센서 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 4는 본 발명에 의한 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도이다. 도 4를 참조하면, 본 발명의 씨모스 이미지 센서의 단위 화소(200)에서는 액티브 영역이 굵은 실선으로 정의된 영역이고, 소자 분리 영역은 소자 분리막(미도시)이 형성된, 상기 액티브 영역의 외부 영역이다. 트랜스퍼 트랜지스터(120)의 게이트(123), 리셋 트랜지스터(130)의 게이트(133), 드라이브 트랜지스터(140)의 게이트(143) 및 셀렉트 트랜지스터(150)의 게이트(153)가 각각 상기 액티브 영역의 상부를 가로지르는 형태로 배치된다.
더욱이, 포토 다이오드(PD)를 위한 액티브 영역의 가장자리부를 불순물의 이온주입으로부터 보호하기 위해 상기 가장자리부 및 상기 소자 분리막 상에 보호막(126)이 공통적으로 배치된다. 상기 보호막(126)은 상기 포토 다이오드(PD)를 위한 액티브 영역과 상기 소자 분리막 사이의 경계부를 따라가면서 연장하여 형성된다. 미설명 부호 FD는 플로팅 확산 영역이다.
한편, 본 발명의 단위 화소(200)는 1개의 포토 다이오드와 4개의 트랜지스터를 갖는 것처럼 도시하였으나, 실제로는 1개의 포토 다이오드와 3개의 트랜지스터, 즉 리셋 트랜지스터, 드라이버 트랜지스터 및 셀렉트 트랜지스터를 갖는 것도 가능하다. 이하, 설명의 편의상, 본 발명을 1개의 포토 다이오드와 4개의 트랜지스터를 갖는 구조의 단위 화소를 기준으로 설명하기로 한다.
도 5는 도 4의 B-B 선을 따라 절단한 단위 화소의 포토 다이오드 부분을 나타낸 단면 구조도이다.
도 5를 참조하면, P++형 반도체 기판(10) 상에 P-형 에피층(11)이 형성된다. 상기 반도체 기판(10)으로는 예를 들어 단결정 실리콘 기판 등이 사용될 수 있다. 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역을 위한 에피층(11)의 부분에 소자 분리막(13)이 형성된다. 상기 소자 분리막(13)은 에스티아이(STI: shallow trench isolation) 공정에 의해 형성된 것으로 도시되어 있지만, 로코스(LOCOS: local oxidation of Silicon) 공정 등에 의해 형성되는 것도 가능하다. 도 4의 트랜스퍼 트랜지스터(120)를 위한 에피층(11)의 부분 상에 게이트 절연막(121)과 게이트(123)가 형성되고, 상기 게이트(123)의 양 측벽에 절연막의 스페이서(240)가 형성된다.
또한, 보호막(126)은 포토 다이오드(PD)의 액티브 영역의 가장자리부와 소자 분리막(13)의 일부분 상에 공통으로 형성되며, 상기 게이트 절연막(121)과 게이트(123)의 적층 구조와 동일하게 형성된다.
또한, n-형 확산 영역(221)과 Po형 확산 영역(231)은 포토 다이오드(PD)를 위한 확산 영역으로서, 상기 포토 다이오드(PD)의 액티브 영역의 가장자리부를 사이에 두고 상기 소자 분리막(13)으로부터 이격하여 상기 에피층(11)에 형성된다.
또한, 상기 P+형 확산 영역(233)은 상기 보호막(126) 아래에 위치하며, 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이의 에피층(11)에 형성된다. 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합과 동일한 깊이를 갖는다. 물론, 도면에 도시하지 않았지만, 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합보다 깊은 깊이를 갖는 것도 가능하다.
또한, 상기 n-형 확산 영역(211)과 n+형 확산 영역(251)은 플로팅 확산 영역(FD)을 위한 확산 영역으로서, 상기 게이트(123)를 사이에 두고 상기 n-/Po형 확산 영역(221),(231)과 이격하며 상기 에피층(11)에 형성된다.
한편, 상기 포토 다이오드(PD)가 상기 n-/Po형 확산 영역(221),(231)을 갖는 것처럼 도시되어 있지만, 실제로는 n-형 확산 영역만(221)을 갖는 것도 가능하다. P++형, P+형은 고농도의 P형을 나타내고, Po형은 중농도의 P형을 나타내고, n-형은 저농도의 n형을 나타낸다. 제 1 도전형과 제 2 도전형이 각각 P형과 n형이거나, 상기 제 1 도전형과 제 2 도전형이 각각 n형과 P형이어도 좋다. 이하, 설명의 편의상, 본 발명을 Po/n-형 확산 영역을 갖는 구조의 포토 다이오드를 기준으로 설명하기로 한다.
이와 같은 구조를 갖는 본 발명의 씨모스 이미지 센서의 경우, 상기 n-형 확산 영역(221)과 Po형 확산 영역(231)은 상기 소자 분리막(13)으로부터 이격하여 배치되므로 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13)의 접촉은 방지될 수 있다. 따라서, 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이의 경계부에서 발생하는 암전류가 저감될 수가 있다.
더욱이, 상기 P+형 확산 영역(233)은 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이에 배치되므로 상기 P+형 확산 영역(233)은 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이의 경계부에서 발생하는 전자 정공 쌍의 전자를 재결합시킴으로써 상기 경계부에서 발생하는 암전류를 저감시킬 수가 있다.
따라서, 본 발명의 씨모스 이미지 센서는 암전류 특성을 향상시킬 수가 있다.
이하, 본 발명에 의한 씨모스 이미지 센서의 제조 방법을 도 6a 내지 도 6h를 참조하여 설명하기로 한다. 설명의 편의상 본 발명의 씨모스 이미지 센서 제조 방법을 도 5의 단위 화소의 단면 구조를 기준으로하여 설명하기로 한다.
도 6a를 참조하면, 먼저, 반도체 기판(10)을 준비한다. 여기서, 상기 반도체 기판(10)으로는 고농도의 제 1 도전형, 예를 들어 P++형 단결정 실리콘 기판을 사용할 수가 있다. 상기 반도체 기판(10)의 일 표면, 예를 들어 소자를 형성하기 위한 표면 상에는 에피택셜(epitaxial) 공정에 의해 성장된 저농도의 제 1 도전형, 예를 들어 P-형 에피층(11)이 형성되는데, 이는 포토 다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킴으로써 광전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광감도를 개선시키기 위함이다.
이후, 도 4에 도시된 바와 같이, 단위 화소의 액티브 영역, 즉 포토 다이오드(PD)의 액티브 영역 및 플로팅 확산 영역을 비롯하여 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역을 위한 에피층(11)의 부분에 샐로우 트렌치 에스티아이(STI) 공정에 의해 소자 분리막(13)을 형성시킨다. 물론, 상기 소자 분리막(13)을 로코스(LOCOS) 공정 등에 의해 형성하는 것도 가능하다.
그 다음에, 상기 포토 다이오드(PD)의 액티브 영역을 포함한 액티브 영역 전체의 에피층(11) 상에 게이트 절연막을 원하는 두께로 형성시킨다. 이때, 상기 게이트 절연막은 도 4의 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 게이트 절연막으로서, 예를 들어, 열 산화 공정에 의해 성장된 열 산화막으로 형성될 수 있다.
그런 다음, 상기 게이트 절연막 상에 도전층, 예를 들어 고농도의 다결정 실리콘층을 원하는 두께로 증착시킨다. 이때, 상기 도전층은 상기 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)의 게이트(123),(133),(143),(153)를 위한 도전층이다. 물론, 도면에 도시하지 않았지만 상기 도전층을 고농도의 다결정 실리콘층과 그 위의 실리사이드층으로 형성시키는 것도 가능하다.
이후, 사진 식각 공정을 이용하여 상기 게이트(123)의 패턴을 위한 부분의 도전층 및 게이트 절연막을 남기고 나머지 불필요한 부분의 도전층 및 게이트 절연막을 제거시킴으로써 상기 트랜스퍼 트랜지스터(120)의 게이트 절연막(121)과 게이트(123)의 패턴을 형성시키고, 상기 포토 다이오드와 플로팅 확산 영역을 위한 액티브 영역의 표면을 노출시킨다.
이와 동시에, 상기 소자 분리막(13)과 상기 포토 다이오드를 위한 에피층(11)의 가장자리부 상에 보호막(126)을 공통적으로 형성시킨다. 이때, 상기 보호막(126)은 도 4에 도시된 바와 같이, 상기 포토 다이오드(PD)를 위한 액티브 영역과 상기 소자 분리막(13) 사이의 경계부를 따라가면서 연장하여 형성된다. 여기서, 상기 보호막(126)은 상기 게이트(123)와 동일한 적층 구조를 갖는다. 즉, 상기 보호막(126)은 제 1 층(122)과 그 위의 제 2 층(124)을 갖는다. 상기 제 1 층(122)은 상기 게이트 절연막(121)과 같은 재질로 형성되고, 상기 제 2 층(124)은 상기 게이트(123)와 같은 재질로 형성된다.
이와 아울러, 도면에 도시하지 않았지만, 상기 게이트 절연막(121)과 게이트(123)의 패턴을 형성시킴과 아울러 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 게이트(133),(143),(153) 및 게이트 절연막의 패턴을 형성시키고, 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역의 표면을 노출시킨다.
도 6b에 도시된 바와 같이, 그런 다음, 상기 반도체 기판(10) 상에 감광막(210)의 패턴을 형성시킨다. 이때, 상기 감광막(210)의 패턴은 상기 플로팅 확산 영역을 위한 액티브 영역의 에피층(11)을 노출시키고 상기 포토 다이오드를 위한 액티브 영역의 에피층(11)을 마스킹한다. 또한, 상기 감광막(210)의 패턴은 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역을 노출시킨다.
이어서, 상기 감광막(210)의 패턴을 이온주입 마스크층으로 이용하여 상기 플로팅 확산 영역을 위한 액티브 영역의 에피층(11)에 저농도 도핑된 드레인(lightly doped drain: LDD)의 형성을 위한 제 2 도전형 불순물, 예를 들어 n형 불순물을 저농도 및 저에너지로 이온주입시킴으로써 상기 플로팅 확산 영역을 위한 n-형 확산 영역(211)을 형성시킨다. 이와 아울러, 도면에 도시하지 않았지만, 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역의 에피층에 LDD를 위한 n-형 확산 영역을 형성시킨다.
도 6c를 참조하면, 그 다음에, 도 6b의 감광막(210)의 패턴을 제거시키고, 상기 반도체 기판(10) 상에 감광막(220)의 패턴을 형성시킨다. 이때, 상기 감광막(220)의 패턴은 상기 포토 다이오드를 위한 액티브 영역의 에피층(11)을 노출시키고 상기 n-형 확산 영역(211)을 마스킹한다. 또한, 상기 감광막(220)의 패턴은 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역을 마스킹시킨다.
이어서, 상기 감광막(220)의 패턴을 이온주입 마스크층으로 이용하여 상기 포토 다이오드를 위한 액티브 영역의 에피층(11)에 예를 들어 n형 불순물을 저농도 및 고에너지로 이온주입시킴으로써 상기 포토 다이오드를 위한 n-형 확산 영역(221)을 형성시킨다.
이때, 상기 보호막(126)은 상기 소자 분리막(13)에 인접한, 포토 다이오드를 위한 에피층(11)의 가장자리부를 상기 n형 불순물의 이온주입으로부터 보호해 준다.
따라서, 본 발명은 상기 n-형 확산 영역(221)을 상기 소자 분리막(13)으로부터 이격시키므로 상기 소자 분리막(13)과 상기 가장자리부 사이의 경계부에서 발생하는 암전류를 저감시킬 수가 있다.
도 6d를 참조하면, 계속하여, 상기 감광막(220)의 패턴을 이온주입 마스크층으로 이용하여 P형 불순물을 중농도 및 저에너지로 이온주입시킴으로써 상기 n-형 확산 영역(221) 상에 Po형 확산 영역(231)을 형성시킨다. 이때, 상기 보호막(126)은 상기 포토 다이오드를 위한 가장자리부를 상기 P형 불순물의 이온주입으로부터 보호해주므로 상기 Po형 확산 영역(231)은 상기 소자 분리막(13)으로부터 이격하여 형성된다.
따라서, 본 발명은 상기 소자 분리막(13)과 상기 Po형 확산 영역(251) 사이의 경계부에서 암전류가 발생하는 것을 억제시킬 수 있다.
한편, 상기 Po형 확산 영역(231)의 형성 공정을 생략함으로써 상기 n-형 확산 영역(221)만을 갖는 포토 다이오드를 형성하는 것도 가능함은 자명한 사실이다.
도 6e를 참조하면, 이후, 상기 감광막(220)을 이온주입 마스크층으로 재사용하여 P형 불순물을 고농도, 고에너지 및 경사 각도(θ)로 이온주입시킴으로써 상기 소자 분리막(13)에 인접하는, 포토 다이오드를 위한 액티브 영역의 가장자리부에 P+형 확산 영역(233)을 형성시킨다.
이때, 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합과 동일한 깊이를 갖는다. 여기서, tan θ = W/(H1+H2), H1: 감광막(220)의 두께, H2: n-형 확산 영역(221)의 접합 깊이, W: 포토 다이오드 영역의 폭이다.
한편, 도면에 도시하지 않았지만, 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합보다 깊은 깊이를 갖는 것도 가능하다.
따라서, 상기 P+형 확산 영역(233)은 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이에 배치되므로 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)이 상기 소자 분리막(13)에 접촉하는 것을 방지할 수 있다. 그 결과, 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13)의 경계부에서 발생하는 암전류를 저감시킬 수가 있다.
더욱이, 상기 P+형 확산 영역(233)은 상기 소자 분리막(13)과 상기 포토 다이오드를 위한 액티브 영역의 가장자리부 사이의 경계부에서 발생하는 전자 정공 쌍의 전자를 재결합시킴으로써 상기 경계부에서 발생하는 암전류를 저감시킬 수가 있다.
도 6f를 참조하면, 그 다음에, 도 2e의 감광막(220)을 제거하고 예를 들어 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정 등을 이용하여 상기 게이트(123)를 비롯한 상기 반도체 기판(10)의 전역 상에 스페이서(240)를 위한 절연막, 예를 들어 산화막 또는 질화막을 증착시킨다.
이후, 예를 들어 에치백 공정을 이용하여 상기 절연막을 처리시킴으로써 상기 게이트(123)의 양 측벽에 스페이서(240)를 형성시키고, 또한 상기 보호막(126)의 양 측벽에 스페이서(240)를 형성시킨다. 이와 아울러, 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 게이트들의 양 측벽에 상기 스페이서를 형성시킨다.
도 2g를 참조하면, 그런 다음, 상기 반도체 기판(10) 상에 감광막(250)의 패턴을 형성시킨다. 이때, 상기 감광막(250)의 패턴은 상기 n-형 확산 영역(211)을 노출시키고 상기 Po형 확산 영역(231)과 게이트(123)를 마스킹시킨다. 또한, 상기 감광막(250)의 패턴은 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 n-형 확산 영역을 노출시킨다.
이후, 상기 감광막(250)의 패턴을 이온주입 마스크층으로 이용하여 n형 불순물을 고농도로 이온주입시킴으로써 상기 플로팅 확산 영역을 위한 n+형 확산 영역(251)을 형성시킨다. 이와 아울러, 도면에 도시하지 않았지만, 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)의 소스/드레인 영역을 위한 n+형 확산 영역을 형성시킨다.
도 6h를 참조하면, 그런 다음, 도 6g의 감광막(250)을 제거하고, 열처리 공정, 예를 들어 급속 열처리 공정 등을 이용하여 상기 n-형 확산 영역(221), Po형 확산 영역(231), P+형 확산 영역(233), n-형 확산 영역(211)과 n+형 확산 영역(251) 내의 이온주입된 불순물을 확산시킴으로써 상기 n-형 확산 영역(221), Po형 확산 영역(231), P+형 확산 영역(233), n-형 확산 영역(211) 및 n+형 확산 영역(251)의 접합을 실질적으로 형성한다. 이와 아울러, 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)의 n-형 확산 영역 및 n+형 확산 영역의 접합을 실질적으로 형성한다. 따라서, 본 발명의 씨모스 이미지 센서의 단위 화소를 형성하기 위한 제조 공정을 완료한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 씨모스 이미지 센서 및 그 제조 방법은 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키고, 단위 화소를 위한 액티브 영역 상에 트랜지스터들의 게이트를 형성시킴과 아울러 상기 소자 분리막과, 상기 포토 다이오드를 위한 액티브 영역의 가장자리부 상에 보호막을 공통적으로 형성시킨다. 상기 보호막은 상기 게이트와 동일한 적층 구조를 가지며, 상기 보호막 아래의 액티브 영역을 불순물의 이온주입으로부터 보호한다. 이후, 상기 포토 다이오드를 위한 액티브 영역에 n-형 확산 영역을 형성시키고, 상기 포토 다이오드의 n-형 확산 영역 상에 Po형 확산 영역을 형성시키고, P형 불순물을 임의의 경사 각도로 이온주입시키는 이온주입공정을 이용하여 상기 포토 다이오드를 위한 액티브 영역의 가장자리부에 P+형 확산 영역을 형성시킨다.
따라서, 상기 P+형 확산 영역은 상기 포토 다이오드를 위한 Po형 확산 영역 및 n-형 확산 영역과, 상기 소자 분리막의 사이에 배치되므로 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역의 경계부에서 발생하는 암전류를 저감시킬 수가 있다. 그 결과, 씨모스 이미지 센서의 암전류 특성을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 일반적인 씨모스 이미지 센서(CMOS image sensor)의 단위 화소를 나타낸 회로도.
도 2는 종래 기술에 의한 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도.
도 3은 도 2의 A-A 선을 따라 절단한 단위 화소의 포토 다이오드 부분을 나타낸 단면 구조도.
도 4는 본 발명에 의한 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도.
도 5는 도 4의 B-B 선을 따라 절단한 단위 화소의 포토 다이오드 부분을 나타낸 단면 구조도.
도 6a 내지 도 6h는 본 발명에 의한 씨모스 이미지 센서의 제조 방법을 나타낸 공정도.

Claims (12)

  1. 단위 화소의 액티브 영역을 정의하기 위해 제 1 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키는 단계;
    상기 기판 상에 트랜스퍼 트랜지스터 및 상기 소자 분리막의 경계를 포함하도록 상기 기판 상에 보호막을 형성시키는 단계;
    상기 반도체 기판의 액티브 영역에 포토 다이오드를 위한 확산 영역을 형성시키는 단계; 및
    상기 포토 다이오드를 위한 확산 영역과 상기 소자 분리막 사이의 경계부에서 발생하는 암전류를 저감시키기 위해 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역 사이의 액티브 영역에 제 1 도전형 확산 영역의 접합을 상기 포토 다이오드를 위한 확산 영역의 접합 이상의 깊이로 형성시키는 단계를 포함하는 씨모스 이미지 센서의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 도전형 확산 영역은 상기 보호막을 이용하여 제 1 도전형 불순물을 소정의 경사 각도로 이온주입시킴으로써 상기 소자 분리막과 포토 다이오드를 위한 확산 영역 사이의 액티브 영역에 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 포토 다이오드를 위한 확산 영역은 상기 트랜스퍼 트랜지스터와 상기 소자 분리막 사이, 상기 반도체 기판의 액티브 영역의 포토 다이오드 형성 영역에 제 2 도전형 확산 영역을 형성시킴으로써 형성되는 것을 특징으로 하는 씨모스 이미지 센서 제조 방법.
  5. 제 4 항에 있어서, 상기 포토 다이오드 영역의 표면 상에서 발생하는 암전류를 저감시키기 위해 상기 제 2 도전형 확산 영역 상에 제 1 도전형 확산 영역을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서 제조 방법.
  6. 제 1 항에 있어서, 상기 보호막을 상기 트랜스퍼 트랜지스터의 게이트 전극과 동일한 적층 구조로 형성시키는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  7. 단위 화소의 액티브 영역과 소자 분리 영역을 갖는 제 1 도전형 반도체 기판;
    상기 반도체 기판의 소자 분리 영역에 형성된 소자 분리막;
    상기 반도체 기판 상에 형성된 트랜스퍼 트랜지스터;
    상기 소자 분리막으로부터 소정의 거리를 두고 이격하여 상기 액티브 영역에 형성된, 포토 다이오드를 위한 제 2 도전형 확산 영역; 및
    상기 제 2 도전형 확산 영역과 상기 소자 분리막 사이의 경계부에서 발생하는 암전류를 저감시키기 위해 상기 제 2 도전형 확산 영역과 상기 소자 분리막 사이의 액티브 영역에 형성된 제 1 도전형 확산 영역의 접합으로서, 상기 제 1 도전형 확산 영역의 접합은 상기 제 2 도전형 확산 영역의 접합 이상의 깊이를 갖는 것을 특징으로 하는 씨모스 이미지 센서.
  8. 제 7 항에 있어서, 상기 소자 분리막의 경계를 포함하며, 상기 반도체 기판 상에 형성된 보호막을 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
  9. 삭제
  10. 제 7 항 또는 제 9 항에 있어서, 상기 제 1 도전형 반도체 기판은 P-형 에피층을 갖는 P++형 반도체 기판이고, 상기 제 2 도전형 확산 영역은 n-형 확산 영역이고, 상기 제 1 도전형 확산 영역은 P+형 확산 영역인 것을 특징으로 하는 씨모스 이미지 센서.
  11. 제 10 항에 있어서, 상기 n-형 확산 영역 상에 형성된, 포토 다이오드를 위한 Po형 확산 영역을 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
  12. 제 8 항에 있어서, 상기 보호막은 상기 트랜스퍼 트랜지스터의 게이트 전극과 동일한 적층 구조를 갖는 것을 특징으로 하는 씨모스 이미지 센서.
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