KR100532734B1 - 도전체 제조용 조성물 및 이를 이용하여 기판 상에 도체를 제조하는 방법 - Google Patents

도전체 제조용 조성물 및 이를 이용하여 기판 상에 도체를 제조하는 방법 Download PDF

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Abstract

본 발명의 조성물은 반응성 유기 매질(ROM) 중에 특정한 특성을 갖는 금속 분말을 함유한다. 상기 조성물은 적당한 인쇄 공정에 의해 사용되어 온도감수성 전자 기판 상에 도체 패턴을 형성할 수 있다. 상기 패턴은 수초내에 열경화되어, 기판이 손상되는 것을 피하기에 충분히 낮은 온도에서 순수 금속 도체를 형성할 수 있다.

Description

도전체 제조용 조성물 및 이를 이용하여 기판 상에 도체를 제조하는 방법{Compositions for Producing Electrical Conductors and Method for Producing Conductors on a Substrate Using the Same}
본 발명은 인쇄회로판 및 반도체 등의 전자부품에 도체를 부착시키는데 사용될 수 있는 조성물, 특히 450℃ 이하의 저온에서 적용되어 상기 고형 도체로 변환될 수 있는 조성물에 관한 것이다.
인쇄회로 제작 공장에 대한 통상적인 방법은 불필요한 구리를 에칭하여 도체를 형성하는 감법(subtractive process) 또는 세미애더티브법(semiadditive process)이다. 풀애더티브법(fully additive process)은 감법 또는 세미애더티브법에 대하여 많은 이점을 갖는다. 인쇄회로 제작을 위한 풀애더티브법을 제공함에 있어서의 주요 과제로는 폴리머계 회로판과 호환성을 지니도록 충분히 낮은 경화 온도와 동시에 고 도전율에 대한 요건이다. 또 하나의 주요 과제로는 바람직하게는 통상적인 땜납에 의해 애더티브 트레이스에 커넥션을 형성하는 것이다. 현기술은 저 경화온도 도전성 에폭시, 및 저 도전율 및 저 땜납성을 지닌 트레이스를 형성하는 과도 액체상(Transient Liquid Phase) 재료 또는 도전율 및 땜납성이 우수하나 세라믹 기판에 한정되는 트레이스를 형성하는 고온 후막잉크(thick film ink)을 포함한다. 이와 같은 작고 고가의 특수화된 기판은 650℃ 이상의 후막 잉크 소성 온도 및 보통 850℃ 이상을 견뎌야 한다. 250∼350℃의 폴리머계 기판 상에서 후막의 성능을 두 배로 달성하는 방법은 $270억 강성 회로판 업계 및 $25억 가요성 회로 업계에서 전세계적으로 광범위하게 이 기술을 적용한다.
"후막" 기술은 세라믹 기판상에서 혼성회로를 생산하는데 통상적으로 행해진다[참조문헌: R. W. Vest, "Electronic Ceramics", R. Breckenridge, ed., 1991]. 상기 도체 패턴은 후막 페이스트 또는 잉크를 세라믹 기판 상에 실크 스크리닝 또는 스텐실 인쇄하고 850∼1100℃의 온도에서 소성함으로써 형성시켜, 금속 함유 잉크를 금속으로 환원시킴으로서 제조된다. 이러한 잉크의 예로는 최근에 재검토된 은-팔라듐 조성물이다[참조문헌: Wang, Dougherty, Huebner and Pepin, J. Am. Ceram. Soc. 77(12), 3051-72(1994)]. 전형적으로 후막 잉크는 금속 분말, 무기 글래스 바인더, 및 폴리머 바인더 및 용매로 이루어진 비히클을 함유한다. 비히클은 적당한 스크린 인쇄 농도를 제공하며, 전형적으로 에틸셀룰로스, 수소화 로진 또는 저 휘발성 용매에 용해된 폴리아크릴산 등의 폴리머로 이루어진다. 통상적인 용매로는 테르핀올, 디부틸카르비톨 및 각종 글리콜 에테르 및 에스테르가 있다. 잉크를 스크린 인쇄에 의해 세라믹 기판상에 도포하고 건조시켜서 용매를 제거하며, 통상 벨트 퍼니스에서 열처리하여, 폴리머 바인더를 분해하고 금속 및 무기 글래스 바인더를 용융시킨다. 글래스상은 통상 알루미나인 기판에 대한 결합력을 부여하고, 금속은 도전율을 부여한다. 전형적으로 도체는 글래스층과 금속층이 번갈아 사용된 줄무늬가 있는 단면을 갖는다. 글래스는 세라믹 계면에서 농축되고 금속은 공기 계면에서 농축되려는 성향이 있다. 도전율은 전형적으로 벌크 금속의 1/2∼1/4이다.
다수의 후막 조성물은 스크린성 및 금속 분말 분산액의 안정성을 향상시키도록 계면활성제를 함유한다. 종종 이러한 계면활성제는 카복실산 비누 등의 금속 유기 화합물이다. 이들은 비교적 저온에서 분해하여 소성 도체에서 유용한 기능을 수행할 수 있는 금속 또는 이의 산화물을 석출한다는 점에서 유용하다.
1991년 12월 10일자로 특허허여된 미국 특허 제5,071,826호 및 1994년 8월 16일자로 특허허여된 미국 특허 제5,338,507호(J.T. Anderson, V.K. Nagesdh and R.C. Ruby)는 초전도 산화물 혼합물에 은네오데카산염을 첨가하여 네오데카노산염이 300℃에서 금속으로 분해되어 은으로 초전도 그레인을 코팅하는 방법을 개시하고 있다. 그 다음에 코팅된 그레인을 소결하고 600∼800℃에서 산화시켜서 향상된 강도 및 임계전류를 갖는 산화물 초도전체를 제조한다.
유기 금속 티타네이트의 분해에 의해 후막 도체에 티타네이트를 첨가하는 방법은 1983년 5월 3일자로 특허허여된 미국 특허 제4,381,945호(K. M. Nair)의 공보에 기재되어 있다.
1986년 7월 8일자로 특허허여된 미국 특허 제4,599,277호(J. M. Brownlow)의 공보에는 후막 잉크에 유기 금속 화합물을 첨가하여, 금속의 고밀도화 온도를 증가시켜서 세라믹 기판의 고밀도화 온도를 850∼950℃로 일치시키며, 도체를 저온에서 폴리머 회로에 적용하기 위해서는 그 반대 공정이 요구된다.
카복실산 비누인 은 플레이크, 글래스 프릿 및 수지산은과, 트리톤(Triton) X 100 등의 계면활성제를 함유하는 통상적인 후막 페이스트 조성물은 1991년 12월 24일자로 특허허여된 미국 특허 제5,075,262호 및 1993년 2월 2일자로 특허허여된 제5,183,784호(M.N. Nguyen와 동료)에 기재되어 있다. 그 목적은 인쇄후의 예비 건조 단계를 없애는 것이고, 수지산염은 350∼450℃에서 반도체 다이를 세라믹 기판에 결합시킴에 있어서 접착력을 향상시키고 균열 및 공극을 최소화하기 위한 것이라 한다.
1978년 12월 19일자로 특허허여된 미국 특허 제4,130,671호(V. K. Nagesh and R. M. Fulrath)는 미국 에너지부에 양도되었다. 이 공보에는 상기 특허 공보(Anderson)에 개시된 초도전체와 유사한 은 코팅 글래스 입자를 제공하도록 저온에서 분해되는 수지산은과 글래스 프릿의 유사한 조성물이 개시되어 있다. 상기 입자를 수지산염의 분해전이나 후에 기판에 사용하고, 500∼700℃에서 산화 분위기하에 소성하여 금속 코팅된 글래스 입자로 된 도체를 얻는 유기 비히클 중의 금속 분말과 글래스로 된 또 하나의 통상적인 후막 조성물이 미국 특허 제5,250,229호 및 제5,378,408호에 기재되어 있다.
후막 공정의 저온 유사체를 제조하기 위해서는, 대부분의 폴리머가 내성을 나타낼 수 있는 온도 상한값인 450℃ 이하의 온도에서 작용할 수 있는 석출된 금속의 접착력 및 응집력을 얻도록 새로운 메카니즘을 알아내는 것이 필요하다. 상기 대부분의 폴리머가 내성을 나타낼 수 있는 온도 상한값이란 상기 온도 상한값보다 높은 온도에서는 상기 대부분의 폴리머로 이루어진 기판에서 화학적 또는 물리적 변화가 일어난다는 것을 의미한다. 통상적인 후막 잉크에 일반적으로 사용되는 무기 글래스 분말 바인더는 꽤 낮은 온도에서는 용융되지 않기 때문에 이 용도에 사용될 수 없고, 글래스는 금속 또는 폴리머 기판에 결합되지 않을 것이다.
이러한 목적에 대한 또 다른 해결책이 기재되어 있다. 가장 통상적인 것은 유기 매트릭스, 소위 "폴리머 후막" 재료에 금속 분말, 대개 은 분말을 혼입하여 도전성 잉크 또는 페이스트를 얻는 것이다. 이는 그 중에서도 특히 제품(Ablestik, AIT, Hokurika, M-Tech, Thermoset, Epoxy Technology and Ferro)을 이용한 주요 산업이다. 이들 재료는 회로판에 인쇄될 수 있고 우수한 접착력을 갖는다. 이 기술의 적용예는 논문[참조: K. Dreyfack in Electronics 52(17), 2E-4E, 1979, on Societie des Produits Industrielles ITT's silk screening silver and graphite-based conductors of this type onto rigid and flexible circuits]에 기재되어 있다. 이 해결책의 한 문제점은 잉크가 유기 매트릭스 내의 분말 그레인 사이의 랜덤 접촉에 의해 전도되며 도전율이 낮다는 것이다. 도전율의 역수인 저항률의 전형적인 값은 40∼60 ×10-6Ω- ㎝이고 1.59 ×10-6Ω- ㎝의 벌크 은 및 3∼6 ×10-6Ω- ㎝ 고온 후막 도체와 비교된다. 더욱 바람직하지 않은 저해 요인은 도전율이 시간에 따라 일정하지 않다는 것이다. 도전율은 트레이스가 가열되고 냉각되며, 특히 수분 및 다른 환경 영향에 노출됨에 따라 랜덤하게 형성되고 파괴되기 쉬운 각각의 금속 입자 사이의 우발적인 접촉에 따라 변화된다. 폴리머 후막 재료가 갖는 또 다른 문제점으로는 이의 유기 함량으로 인해 땜납성을 지니지 않기 때문이다.
전형적인 수지계 구리 분말 도체는 1977년 6월에 출원된 일본 특허 출원 제52-68507호의 공보에 개시되어 있다. 1988년 10월 4일자로 특허허여된 미국 특허 제4,775,439호(R.E. Seeger and N.H. Morgan)의 공보에는 더욱 상세한 폴리머 후막 해결책이 개시되어 있다. 이 해결책에 있어서, 금속 분말 및 바인더를 기판에 가하여 건조시킨다. 그 다음에, 트레이스는 도체를 적소에 유지시키기 위하여 접착제에 의하여 기판에 라미네이트된 폴리머 필름으로 포장된다.이는 벌크 금속에 필적하는 도전율을 얻는 문제를 강조하여 다루고 있지 않다.
벌크 도전율은 각종 기판 상에서 금속 유기 화합물을 분해시킴으로써 저온에서 달성된다. 이는 문헌[참조: R. W. Vest, E. P. Tweedell and R. C. Buchanan, Int. J. of Hybrid Microelectronics 6, 261-267, 1983]에 기재된 바와 같이 잉크 제트 인쇄에 의해 적용될 수 있다. 베스트(Vest) 등은 수년간에 걸쳐서 소위 MOD(금속 유기 분해)에 대하여 연구조사해왔다. 이러한 연구조사에 대한 가장 관련된 측면은 문헌[참조: "Liquid Ink Jet Printing with MOD Inks for Hybrid Microcircuits" Teng, K.F., and Vest, R.W., IEEE Transactions on Components, Hybrids and Manufacturing Technology, 12(4), 545-549, 1987]에서 재검토되었다. 저자들은 은 및 금 도체와, 유전체 및 저항체의 인쇄에 대한 그들의 작업에 대하여 기술하였다. MOD 화합물은 저온에서 완전히 분해하여 금속 및 분위기에 따라 금속 원소 또는 산화물로서 금속을 침전시키는 순수한 합성 금속 유기 화합물이다. 귀금속, 은, 금 및 백금 그룹은 공기 중에서 금속 필름으로 분해한다. 유기 잔기는 헤테로 원자를 통해 금속에 결합되어, 저온에서 용이하게 분해하는 약한 결합 상태를 이룬다. 카복실산 금속 비누에서와 같이, 산소 결합은 금 및 백금에 대한 아민 결합을 지니기 때문에 만족스러운 것으로 밝혀졌다.
베스트 등은 네오테카노산은 및 골드 아민 2-에틸헥사노에이트 등의 비누크실렌 용액의 잉크 제트 인쇄에 의해 세라믹 기판 및 실리콘을 금속화하는 것에 대하여 연구조사하였다. 만족스러운 해상도(0.003인치 또는 75 마이크론)을 지닌 이미지가 얻어지나, 1마이크론 보다 작게 분해된 후의 1마이크론 미만의 극도로 작은 층두께로 인해 도전율이 낮다. 네오데카노산은 용액을 사용한 에폭시-글래스 회로판에 대한 예비 실험(Partnerships Limited)에 의해, 양호하게 결합된 도체가 폴리머 기판상에 형성될 수 있음이 입증되었다. 그 반면에, 이것이 매우 얇고 도전율이 불충분하다는 어려움이 있었다. 더욱 많은 MOD를 첨가하면 넓은 트레이스가 형성되나 더 두껍지 않다는 것을 알아냈다. MOD 화합물은 분해되기 전에 용융되어, 표면에 조절 불가능하게 퍼진다. 바람직한 현상으로 용융에 의해 분해후에 양호하게 고화된된 금속 석출물이 얻어지고 몇몇 MOD 화합물이 실제로 실온에서 액체이기 때문에, 이는 피할수 없는 문제이다. 이 문제에 대한 가능한 해결책으로는 다수의 층을 인쇄하여 두께를 증가시키는 것으로, 이는 베스트 등에 의해 실리콘 태양 전지를 금속화하는데 적합한 것으로 밝혀졌으나, 이는 본 발명자들의 목적인 회로의 원패스 생산을 저해한다.
유사한 재료 및 기술은 박막 금속화 및 땜납 또는 전기도금에 의해 증강되는 시드 코팅에 적용하도록 사용되어 왔다. 그 실례로는 1987년 3월 17일자로 특허허여되고 국립항공우주관청(the National Aeronautics and Space Administration, Washington, DC)에 양도된 미국 특허 제4,650,108호(B. D. Gallegher), 1989년 2월 28일자로 특허허여된 미국 특허 제4,808,274호(P. H. Nguyen), 1991년 10월 22일자로 특허허여된 미국 특허 제5,059,242호(M. G. Firmstone and A. Lindley) 및 1992년 12월 22일자로 특허허여된 미국 특허 제5,173,330호(T. Asano, S. Mizuguchi and T. Isikawa)를 들 수 있다. 박막 단독으로는 충분한 도전율을 제공할 수 없다.
저항률 문제를 회피하고자 하는 독창적인 시도로는 1984년 12월 11일자로 특허허여된 미국 특허 제4,487,811호(C. W. Eichelberger)에 기재되어 있다. 이 특허공보에는 석출물의 금속을 용액 중에서 귀금속으로 치환, 예를 들면 철을 구리로 치환함으로써 도전율을 증가시키는 것을 기술하고 있다. 이렇게 행하는 과정에서, 입자간의 접촉은 치환 금속의 큰 체적 및 이의 큰 고유 도전율에 의해 향상된다. 7.5 ×10-6Ω- ㎝의 저항률이 얻어지는데, 이는 실질적으로 은이 로딩된 에폭시 보다 우수하나, 박막 잉크의 성능이 불충분하다.
치환반응은 재료가 땜납가능하고 일반적으로 도전성 에폭시 제제가 아닌 점에서 폴리머 잉크의 문제점을 해결한 것이다. 땜납성에 대한 또 하나의 해결책은 1985년 10월 22일자로 특허허여된 미국 특허 제4,548,879호(F. St. John and W. Martin)의 공보에 개시되어 있다. 니켈 분말을 10개 이상의 탄소 원자를 갖는 포화 모노카복실산으로 코팅한다. 코팅된 분말을 부틸카르비톨아세테이트 비히클 중에서 노볼락 에폭시 수지와 혼합한 후, 에폭시-글래스 보드 상에서 실크 스크린한다. 165℃에서 경화한 후에, 도전성 트레이스를 플럭스하고 용융 땝납으로 디핑함으로써 땜납 코팅할 수 있지만, 코팅되지 않은 니켈 분말로 제조된 트레이스를 때납할 수 없다. 이 공정에서는 도전율이 향상되지 않았다.
은 분말은 각각 그레이엄 마그네틱스, 인코포레이티드(Graham Magnetics, Inc., North Richland Hills, TX)에 양도된 1980년 1월 29일자로 특허허여된 미국 특허 제4,186,244호("Novel Silver Powder Composition", R. J. Deffeyes and H. W. Armstrong) 및 1984년 7월 31일자로 특허허여된 미국 특허 제4,463,030호("Process for Forming Novel Silver Powder Composition", R. J. Deffeyes and H. W. Armstrong)에 기재되어 있다. 장쇄 카복실산, 포화(스테아르산, 팔미트산) 또는 불포화(올레산, 리놀레산)의 존재하에 건조상태의 옥살산은을 분해함으로써 은 분말을 생성한다. 표면상에 보호 코팅을 제공하고 입자를 서브마이크론 크기로 한정하도록 생성됨에 따라 산을 금속 분말과 반응시킨다. 입자를 세척하여 과잉량의 산을 제거하고, 에틸셀룰로스 폴리머 바인더 및 파인 오일 용매로 이루어진 동일량의 통상적인 후막 비히클과 혼합한다.
생성된 잉크를 세라믹 또는 폴리이미드 기판상에 코팅하고 공기 중에서 30∼90 초간 250℃로 가열하여, 코팅된 분말을 1 스퀘어 당 1 옴의 정해진 도전율을 갖는 은 도체로 변환시키는데, 이는 길이가 수백배 또는 수천배 스퀘어인 트레이스를 갖는 실용적인 회로용으로 적당하지 않다. 코팅은 플럭스 없이도 땜납가능하고 잔류산이 플럭스로서 작용하는 경우에 신뢰할 수 있다고 한다. 땜납에 있어서 공지된 은 용해도에 의거하여 예기치 않은 용융 땜납욕 중에서의 침출에 대하여 저항성을 지닌다는 것이다.
1989년 8월 22일자로 특허허여된 미국 특허 제4,859,241호(Grundy of Johnson and Matthey)의 공보에는 약간 유사한 은 플레이크 재료가 개시되어 있다. 스테아르산은 계면활성제로 유기 용매 중에서 은 분말을 밀링하여, 스테아르산은으로 코팅된 은 플레이크를 준비한다. 이는 우수한 안정성을 갖는 글래스로 충전된 잉크 조성물을 제공한다. 이는 안정한 은 분말 및 플레이크를 제조하는 통상적인 방법이다.
애더티브 전자회로를 제조하는데 사용되는 또 하나의 재료 부류로는 상품명 "오멧(Ormet; Toronaga Technologies 제)"하에 과도 액체상 재료이다. 이 재료 및 이의 적용예는 문헌[참조: P. Gandhi Circuit World 23(1), Oct., 1996, p. 43-46, and Roberts, E.; Proceedings of NEPCON WEST '96, 3, 1748-1752, 1996]에 기재되어 있다. 이 재료는 분말상태의 은 또는 구리 도체와 분말 상태의 글래스 및 폴리머 바인더의 혼합물로 이루어진다. 이는 도전성 에폭시와 유사하게 인쇄될 수 있으나, 가열시에 땜납은 용융되고 도체와 합금되어 용융 금속 네트워크를 형성한다. 220℃ 부근에서 10분간 추가로 가열시키면, 폴리머 바인더를 경화시켜서 도체가 폴리머 기판에 접착되게 된다. 하나의 대안으로는 1996년 7월 23일자로 특허허여된 미국 특허 제5,538,789호 및 1996년 10월 15일자로 특허허여된 제5,565,267호(M.A. Capote and M.G. Todd of Toranaga Technologies)에 개시된 바와 같이, 접착제층을 기판 상에 제공하는 것이다.
전형적으로, 오멧 조성물은 20∼30 ×10-6Ω- ㎝의 저항률을 나타낸다. 이는 또한 폴리머 바인더의 존재때문에 땜납성이 나타난다.
상술한 재료 또는 혼합물중 어느것도 종래의 후막 잉크에 필적하는 도전율을 가지나 종래의 폴리머계 회로기판과의 적합성에 요구되는 350℃ 이하, 바람직하게는 300℃ 이하, 더욱 바람직하게는 275℃ 이하의 경화 온도로는 양호하게 고화된 금속 도체로 경화될 수 있는 조성물을 제공하는 목적을 달성하지는 못한다. 이들 재료는 아무것도 유독 산업 폐기물을 산출하지 않는 단순한 공정에 의한 신속한 제조를 위한 신규 기술로 회로기판 산업에 강한 영향을 줄 수 없다는 것이다. 이러한 저온 가능성을 제공하는 새로운 해결책이 요구된다.
도 1a은 본 발명에 사용된 구리 플레이크의 주사형 전자 현미경 사진(SEM),
도 1b는 본 발명에 사용된 은 플레이크의 SEM,
도 2a는 본 발명에 적합하지 않은 응집된 구리 분말의 투과형 전자 현미경 사진(TEM),
도 2b는 본 발명에 사용된 콜로이드상 은 분말의 TEM,
도 3a는 종래기술의 특징인 고화되지 않은 구리 트레이스에 대한 SEM 단면도,
도 3b는 종래기술의 특징인 고화되지 않은 은 트레이스에 대한 SEM 단면도,
도 4a는 본 발명의 특징인 양호하게 고화된 구리 트레이스에 대한 SEM 단면도,
도 4b는 본 발명의 특징인 양호하게 고화된 은 트레이스에 대한 SEM 단면도,
도 4c는 본 발명의 특징인 양호하게 고화된 금 트레이스에 대한 SEM 단면도,
도 5a는 본 발명의 구리 조성물에 있어서의 온도에 대한 저항률을 나타내는 플롯,
도 5b는 본 발명의 은 조성물에 있어서의 온도에 대한 저항률을 나타내는 플롯,
도 6a는 본 발명의 구리 조성물에 있어서의 시간에 대한 저항률을 나타내는 플롯,
도 6b는 본 발명의 은 조성물에 있어서의 시간에 대한 저항률을 나타내는 플롯,
도 7은 경화 분위기의 산소 함유량에 대한 본 발명의 구리 트레이스의 저항률을 나타내는 플롯.
도 8은 경화 분위기의 함수량에 대한 본 발명의 구리 트레이스의 저항률을 나타내는 플롯.
도 9a는 가요성 회로에 패치를 형성하는 본 발명의 조성물 및 방법에 대한 적용예를 개략적으로 예시하는 도면,
도 9b는 동시에 회로 트레이스를 형성하여 부품을 땜납 대신으로 상기 트레이스에 부착시키는 본 발명의 조성물 및 방법에 대한 적용예를 개략적으로 예시하는 도면,
도 9c는 포토 디파인드(photodefined) 유전체 재료에 디벨로프된 도체 트레이스가 단순하고 신속하게 금속화하는 혼성 기술에 대한 본 발명의 조성물 및 방법에 대한 적용예를 예시하는 도면,
도 10a는 본 발명의 조성물 및 방법에 의해 내층을 제조하는 방법을 개략적으로 예시하는 도면,
도 10b는 본 발명의 조성물 및 방법에 의해 완성된 다층 회로를 제조하는 방법을 개략적으로 예시하는 도면,
도 11은 본 발명의 방법에 의해 제조된 다층 회로의 SEM, 및
도 12는 종래기술의 조성물의 특성과 본 발명의 조성물의 특성을 비교한 도면.
본 발명은 인쇄가능한 조성물 및 이를 온도감수성 기판에 도포하여 이를 기판이 견뎌낼 수 있는 온도에서 고 도전율을 갖는 트레이스로 경화시키는 방법을 제공한다. 상기 조성물의 필수성분은 1) 구체적 특성을 지닌 금속 분말 혼합물 및 2)금속 분말 혼합물이 고형 도체로의 고화가 발생하는 반응성 유기 매질(Reactive Organic Medium, ROM)이다.
금속 분말 혼합물은 적어도 2종 이상의 금속 분말 혼합물을 포함한다 : 1) 바람직하게는 대부분의 직경이 약 5㎛이고, 직경에 대한 두께의 비가 10 이상인 금속 플레이크 및 2) 큰 정도로 응집되지 않는 약 100㎚ 미만의 평균 직경을 갖는 콜로이드상 또는 세미콜로이드상 금속 분말.
ROM은 상응하는 금속으로 용이하게 분해될 수 있는 금속 유기 화합물, 또는 금속과 반응하여 이러한 화합물을 생성할 수 있는 유기 화합물로 이루어질 수 있다. 예로는 금속 비누 및 이에 상응하는 지방산이다. 다른 예로는 금속 아민 및 금속 머캅토 화합물 및 이의 상응하는 아미노 및 황화물 전구체이다.
상기 조성물의 성분을 적정 비율로 칭량하고, 적절한 농도를 주도록 필요에 따라 추가의 계면활성제 또는 점도 조절제와 혼합하며, 쓰리 롤 밀 상에서와 같이 함께 밀링하여, 균일한 인쇄가능한 조성물을 얻는다.
적합한 인쇄 기술을 이용하여 상기 조성물을 기판 상에 인쇄한다. 스크린 인쇄 및 스텐실 인쇄는 고 해상도를 갖는 비교적 적은 수량의 강성 기판에 적합하다. 그라비야 인쇄, 임프레션(impression)인쇄 및 오프셋 인쇄는 가요성 기판 상에서의 고 생산속도에 적합하다. 잉크 제트 인쇄 및 정전 인쇄는 인쇄된 이미지의 직접적인 컴퓨터 제어의 이점을 추가로 제공한다. 이것에 의해, 회로가 CAD(Computer Aided Design) 파일로부터 직접 인쇄될 수 있으며, 특수 세공에 대한 필요성이 제거될 수 있다. 각 회로는 필요에 따라 코딩 또는 원형에 대하여 상이할 수 있다. 동일한 목적이 컴퓨터 제어형 디스펜싱 장치로 저 생산속도로 달성될 수 있다. 이 장치는 표면에 대하여 니들을 이동시키고 펌프 또는 가압 주사기에 의해 공급되는 인쇄 조성물을 디스펜싱함으로써 도트 또는 라인을 형성한다.
이러한 조성물이 사용될 수 있는 기판으로는 강성 글래스 섬유 강화 에폭시 라미네이트, 가요성 회로용 폴리이미드 필름, 기타 폴리머계 전자부품, 금속 패드 및 반도체 부품을 들 수 있다. 조성물은 자연적으로 대부분의 에폭시 표면에 접착한다. 폴리이미드 필름에 대여 양호한 접착력을 얻기 위해서는 코팅이 존재해야 한다. FEP 테플론 및 저 글래스 전이점 폴리이미드 코팅이 만족스러운 것으로 밝혀졌다.
금속에 대한 접착력은 땜납 요건과 유사하게 깨끗한 금속면을 요한다. ROM의 산성 성분은 접착력을 향상시키는 플럭스로서 작용한다. 금속 패드를 도금 또는 주석도금을 행하는 것도 효과적이다. 구리패드상에 유기땜납 보호제를 사용하는 것도 효과적이다. 반도체에 대한 접착력은 혼화성을 지닌 조성물의 금속화를 요한다.
조성물은 단시간 동안 열 노출에 의해 경화된다. 상기 시간은 기판이 안전하게 노출될 수 있는 온도에 따라 변화되나, 조성물이 가능한 대부분의 도전율을 달성하는데에는 1분 미만이며, 어떤 경우에는 10초 미만이다.
은 및 금은 공기 중에서 경화될 수 있다. 구리 및 기타 비귀금속은 보호 분위기를 요한다. 산소 약 3 ppm 미만을 함유하는 질소가 구리 조성물을 처리하는데 적합한 것으로 밝혀졌다. 경화 과정 전 후가 아닌 경화 과정 중에 수증기를 첨가하면 구리 조성물의 경화에 있어서 유익한 것으로 알려졌다.
본 발명의 조성물은 도체가 편리한 인쇄 기술에 의해 온도감수성 기판 상에 요구될 때에만 선택적으로 사용될 수 있다. 이는 스크린 인쇄, 스텐실 인쇄, 그라비야 인쇄, 임프레션 인쇄, 오프셋 인쇄, 잉크 제트 인쇄, 정전 인쇄 및 제로그라피 카핑을 들 수 있다. 의외로, 가열시에 상기 조성물은 종래의 야금 소결 공정에 요구되는 온도보다 수백도 낮은 온도에서 양호하게 고화되고 양호하게 결합된 순수한 금속의 도전성 트레이스로 수초이내에 경화된다. 이는 종래 기술보다 고속 및 저 비용으로 인쇄 회로를 생산할 수 있는 완전히 새로운 가능성을 제시한다. 종래의 사진 석판술, 도금 및 에칭 공정의 유독 산업 폐기물 생산 특성이 완전히 제거된다.
본 발명의 바람직한 실시형태는 첨부도면과 관련하여 상세히 기술될 것이다.
본 발명의 조성물은 금속 분말 혼합물 및 반응성 유기 매질(ROM)을 포함한다. 상기 조성물은 온도감수성 기판에 사용되고, 기판을 손상시키지 않는 온도에서 열처리에 의해 양호하게 고화되고 양호하게 결합된 회로 트레이스로 경화될 수 있다. 본 발명의 조성물은 그 이상의 온도에서는 해당 금속의 벌크 저항률이 2 배 또는 3배에 불과한 저항률을 갖는 양호하게 고화된 도전체로 변환되는 임계 온도를 나타낸다. 도전율은 세라믹 기판 상에 통상적인 후막 조성물 중에서 통상적인 고온 금속 분말을 소결함으로써 얻어진 것과 동일하다. 현저하게, 상기 고화 공정은 후막 기술에서 통상 사용되는 것 보다 낮은 온도인 400∼500℃에서 일어나고, 소결에 요구되는 것보다 작은 시간에 발생된다.
적당한 금속으로는 구리, 은, 금, 아연, 카드뮴, 팔라듐, 이리듐, 루테늄, 오스뮴, 로듐, 백금, 철, 코발트, 니켈, 인듐, 주석, 안티몬, 납, 비스무트 및 이들의 혼합물들이 포함된다. 바람직한 구체예에서, 금속 분말 혼합물은 금속 플레이크 및 콜로이드 또는 세미콜로이드상 금속 분말을 포함하며, 이 때 상기 조성물은 약 70 내지 80중량%의 금속 분말 혼합물을 함유한다.
금속 플레이크는 대체로 2 - 10 ㎛, 바람직하게는 약 5 ㎛의 크기 및 1 ㎛ 이하의 두께를 갖는다. 이것들은 이 기술분야에서 잘 알려진 방법에 의해 대응하는 금속 분말을 흔히 지방산이나 지방산 비누인 윤활제와 함께 제분하여 제조한다. 출발물질 분말은 보통 원하는 입자 크기 및 순도를 얻기 위해 화학적 침전에 의해 제조된다. 플레이크들은 상기한 바와 같이, 전자 제품들용 후막 잉크 및 은-장착 도전성 에폭시의 구성요소로서 판매된다. 도 1a 및 도 1b는 각각 구리 및 은 플레이크가 사용된 주사형 전자 현미경 사진을 보인 것이다.
본 발명의 조성물에서, 플레이크들은 여러가지 기능을 수행한다. 이들은 혼합물이 가열경화될 때 다른 성분들을 서로 잡아주고 용해에 의한 손실을 방지하는 인쇄된 이미지 내에서 골격 구조를 형성한다. 상기 플레이크들은 본래 기판 표면과 평행방향으로 도전성을 제공하는 석벽과 같은 적층 구조를 취하고, 본 발명의 목적인 양호하게 고화된 순수 금속 도체를 얻는데 필요한 금속 수송량을 감소시키는 틀구조를 제공한다. 이들은 또한, 조성물의 상이한 성분들이 결합할 수 있고 금속이 피복될 수 있는 저 표면 에너지의 편평한 표면을 제공한다.
본 발명의 다른 금속성 분말 혼합물 성분들은 100 ㎚ 미만의 직경을 가지는 콜로이드상 또는 세미콜로이드상 분말이다. 콜로이드상 또는 세미콜로이드상 분말은 바람직하게는 금속 분말 혼합물의 전체 중량의 약 40중량% 정도로 존재한다. 상기 분말의 주요 기능은 상기 조성물들이 거의 고형 순수 금속 도체로 고화되는 온도를 낮추는 것이다. 미세 금속 분말의 존재는 은을 가진 상기 저온 방법의 진행에 유익하고, 구리 혼합물의 고화에 필수적임이 알려져 있다.
이들은 개개의 입자로서 존재하는 것이 중요하다. 상기 작은 금속 분말들은 도 2a에 보인 바와 같이, 개방 골격 구조를 가지는 집합체로 응집되는 강한 경향을 갖는다. 이는 원하는 크기의 입자로 농축시키는 구리 금속을 불활성 기체안으로의 증발에 의해서 제조되는 구리 분말이다. 그러나, 상기 경우에 개개 입자들은 상기 분말로 제조된 혼합물의 고화를 방지하는 단단한 골격 구조를 가지는 큰 집합체로 모두 응집되었다.
도 2b는 우수한 분산 상태에 20 ㎚의 공칭 직경을 가지는 콜로이드상 은 입자들의 TEM을 보인다. 상기 물질은 은 조성물에서 사용되었고, 임계 고화 온도를 300 ℃ 에서 260 ℃로 낮추었다. 상기 결과 및 다양한 구리 분말에 대한 유사한 결과를 표 1에 나타내었다.
원하는 정도의 콜로이드상 금속 분산물을 얻고 보존하기 위해서는, 입자들이 응집하지 않도록 안정화시키는 것이 필수적이다. 은 입자들의 경우에, 이들은 입자들의 표면을 코팅하고 금속-대-금속 접촉을 막는 표면활성제의 존재에 의해 안정화되었다. 이는 분말들의 생성에서 최종 고화까지의 안정화를 촉진하는 환경에 노출될 수 있기 때문에 이는 분말 생산 수단으로서 화학적 침전을 선호한다.
반응성 유기 매질(ROM)은 금속 분말 혼합물이 서로 결합하여 양호하게 고화된 도체를 형성하는 환경을 제공한다. 많은 종류의 유기 화합물은 ROM으로서 기능할 수 있다. 이들이 공유하고 이들을 유용하게 하는 공통적인 특징은 헤테로 원자를 통하여 금속과 결합을 하거나 형성할 수 있다는 점이다. 헤테로 원자들은 산소, 질소, 황, 인, 비소, 셀레늄 및 다른 비금속성 원소일 수 있고, 바람직하게는 산소, 질소 또는 황일 수 있다. 상기 결합은 유기 잔기를 함께 유지하는 결합보다 더 약하고 열에 의해 끊어져 금속을 도포한다. 대부분의 경우, 상기 반응은 가역적이고, 따라서 산 또는 다른 유기 잔기들은 다음에 대략적으로 보인 바와 같이, 금속과 반응하여 금속 유기 화합물을 재형성할 수 있다.
R-M <-> R + M
여기에서, R은 반응성 유기 화합물이고, M은 금속이다.
상기 화합물의 예는 헤테로 원자가 산소인 카복실산의 비누, 헤테로 원자가 질소인 아미노 화합물 및 헤테로 원자가 황인 메르캅토 화합물이다.
바람직한 ROM 구성성분의 특정 예로는 예를 들면 카르복실산 및 하기에 표시되는 네오데카노산은과 같은 네오데카노산 및 2-에틸 헥사노산과 은 및 구리의 대응하는 금속 비누이고
(이 때, R1, R2 및 R3은 C9H19이다.)
하기 식으로 표시되는 실버 2-에틸헥사논에이트이다.
골드 아민 2-에틸헥사노에이트는 질소 화합물의 예이다.
골드 아민 2-에틸헥사노에이트 (골드 아민 옥토에이트 )
골드 t-도데실메르캅티드는 황화합물의 예이다:
이 때, R1,R2 및 R3은 C11H23이다.
상기 ROM 조성물은 이 기술분야에서 공지된 방법에 의해 만들어질 수 있다. 상기한 화합물 모두는 비교적 저온에서 각각의 금속으로 분해될 수 있다. 네오데카노산은 및 실버 2-에틸 헥사노에이트(실버 옥토에이트)에 있어서, 분해 온도는 200 내지 250℃이다. 대응하는 구리 화합물에 있어서는 300 내지 315℃이다. 골드 설파이드는 150℃근처의 매우 낮은 온도에서 분해한다. 골드 아민 옥토에이트는 300 내지 500℃에서 분해한다. 구리 및 은 화합물은 동일 온도에서 대응하는 산으로부터 재형성될 수 있고, 따라서 반응은 상기한 바와 같이 가역적이다.
일정의 경우, 본 발명의 조성물의 인쇄 특성을 개선하기 위해 해당 기술분야에서 공지된 유동성-증진 화합물을 첨가하는 것이 편리하다. α-테르핀올은 구리 및 은 조성물의 점도를 감소시켜 스크린 인쇄를 편리하게 하기 위해 사용되어 왔다. α-테르핀올은 또한 불포화 고리에 결합된 OH기의 산특성에 의해 고화반응에 참여한다. 구성요소 및 첨가제를 선택함으로써, 15 센티포와즈의 점도의 유동성 잉크로부터 고형 분말까지의 인쇄가능한 조성물의 범위를 제조하는 것이 가능함이 알려져 있다.
본 발명의 조성물은 스크린 인쇄, 스텐실 인쇄, 그라비야 인쇄, 디스펜싱, 잉크 제트 인쇄 및 건조 분말 조성물이나 토너를 가지는 접착성 패턴의 코팅에 의하여 적용되어 왔다. 종래의 후막 페이스트 적용에 사용되어 온 스크리닝은 평가용 샘플의 제조에 가장 널리 사용되어 왔다. 약 500 포아즈 정도의 점도를 가지는 조성물은 고무 스퀴지에 의해 그 안에 원하는 도체 패턴의 포토디파인드 오픈 이미지를 가지는 미세 스크린을 통과하도록 된다. 상기 방법에 의해 얻어지는 해상도는 그 제조 스크린 프린터가 50 마이크론만큼의 미세한 패턴을 얻을 수 있음에도 불구하고 대략 125 마이크론(5mil)의 라인 및 스페이스이다. 시험 패턴 대부분이 12 마이크론 두께 정도이었지만 제곱 피트당 0.37 온스의 구리에 상당하는 50 마이크론까지 두께의 도전성 트레이스가 인쇄되었다.
기판
바람직한 기판으로서 FR-4 유리 강화 에폭시 라미네이트와 같은 폴리머계 기판, 은 조성물을 위한 코팅된 폴리이미드 필름을 포함한다. 구리 조성물은 경화 온도가 높기 때문에, 코팅된 폴리이미드에 제한된다. 시험된 화합물은 산소 플라즈마 내에서 처리된 필름들이 약간의 개선을 보임에도 불구하고, 비처리 폴리이미드 필름에는 접착되지 않았다. 그 이유는 접착이 표면의 화학적 성질에 의존하고 일정 형태의 유기 접착제가 좋은 접착에 필요하기 때문이다. 이는 많은 에폭시에서 보이는 것처럼 표면화학의 내재성일 수 있다. 본 발명의 은 조성물은 에폭시가 원래의 라미네이션 방법에서 경화되었음에도 불구하고, FR-4 표면에 강하게 접착할 것이다. 본 발명의 재료를 라미네이트의 한쪽면에 적용하고 오븐에서 경화하고 다른 또 하나의 패턴을 다른 면에 적용하고 두번째 면에서 얻어질 수 있는 접착력의 눈에 띄는 감소는 거의 없이 다시 경화하는 것이 가능하다.
유기 접착제는 열가소성 또는 열경화성일 수 있다. 본 조성물의 개발에 널리 사용되온 듀폰트 카프톤(DuPont Kapton)은 본 공정에 의해 도포된 금속 트레이스에 녹고 결합하는 표면상에 FEP 테플론 코팅막을 갖는다. 카프톤 KJ 필름은 220 내지 350℃의 온도 범위내에서 연화되어 본 발명의 조성물에 결합할 수 있는 저 유리전이점 폴리이미드의 표면코팅막을 가진다. 폴리아미산 코팅막은 상기 조성물과 금속화되고 형성된 도전체를 절연시키고 결합하는 폴리이미드 유전체로 경화된다. 광이미지화 가능한 에폭시-아크릴레이트 표면은 경화 후 탁월한 접착력을 제공한다. 금속 유기 분해 화합물만을 함유하는 은 조성물은 은 플레이트되거나 주석도금한 구리 표면에 또는 벤조트리아진 같은 유기 땜납 보호제에 의해 보호된 것들에 접착될 것이다. 네오데칸산 또는 다른 산을 함유하는 은 조성물은 또한 순수 구리(bare copper)에도 부착될 것이다. 산을 함유하는 구리 화합물은 순수 구리에 잘 결합할 것이다. 다양한 금속 및 기판 조합물에 대한 풀 테스트(pull test)에서 특정한 접착력은 첨부된 표에 요약된다.
경화 공정 및 고화 임계온도
금속 유기 분해 화합물 또는 이로부터 형성된 산이 상기 금속 플레이크 및 콜로이드상 금속 분말 성분과 혼합되고 적합한 기판상에 비교적 얇은 층으로 인쇄되고 금속 유기 화합물의 분해 온도 이상의 임계 온도로 가열될 때 반응이 일어나 느슨하게 응집되어 있던 금속 성분이 매우 감소된 전기저항을 가진 거의 고형인 금속 트레이스로 갑자기 고화된다.
금속 유기 화합물을 분해하기 위하여 임계온도 미만에서 가열된 트레이스의 주사 전자 현미경 횡단면을 구리의 경우는 도 3a에 도시하였고 은 혼합물의 경우는 도 3b에 도시하였다. 도 3b에서 은 층은 10 으로 나타내어지고, FEP 카프톤 기판은 12에 있다. 각각의 금속 플레이크 및 분말 입자들은 양쪽 SEM에서 여전히 볼 수 있는데, 이는 가열되지 않은 혼합물과 많이 유사하다.
트레이스들이 임계온도 이상에서 가열될 때, 도 4a, 4b, 및 4c에서 보여지는 바와 같이 전기 저항의 매우 급작스러운 감소가 일어나고, 부착물의 기계적 결합강도의 극적 증가 및 그 부착물 변화가 나타난다. 여기서, 구리, 은 및 금 혼합물은 상기 임계 온도 이상으로 가열되었고 그 금속 플레이크 및 분말은 고형 금속의 결합 망상으로 고화되었다. 도 4a에서 구리 트레이스는 10이고, 카프톤 FN 기판은 12이다. 도 4b에서 은은 20에서 보여진다. 상기 샘플은 틸트되어(tilted) 그 표면은 16으로 기판은 14로, 부착물의 에지는 18로 보여진다. 부착물은 30으로, 폴리이미드 기판은 32로, FEP 테플론층은 34 및 36 에서 보여지도록 도4c는 더욱 낮은 확대도이다.
구리 및 은 혼합물의 임계 온도는 도 5a 및 5b에서 보여진다. 양쪽 경우에, 트레이스는 카프톤 기판상에 스크린하였고, 임계 온도에서 60 초 동안 유지시켰다. 구리(및 금)에 대해 임계 온도는 300℃이상이다. 305 및 325℃사이에서 트레이스의 저항은 10 ×10-6Ω- ㎝ 이하의 값으로 100 만큼 떨어지는 것을 볼 수 있다. 구리의 벌크 저항은 1.7 ×10-6Ω- ㎝이다. 저항이 떨어지는 같은 온도에서, 트레이스의 기계적 성질은 마찬가지로 극적으로 상승한다. 샘플을 크리싱(creasing)하고 스카치 테이프로 트레이스를 벗겨내는 것으로부터 측정한 바와 같이 부서지기 쉽고 약한 접착력으로부터 이 샘플들은 테이프 테스트에 의해 75 마이크론(3mil)에서 예리한 180도 크리스를 견디기에 충분할 정도로 연성이 되었다. 크리스 테스트는 17%의 금속 트레이스의 신장과 같다. 테이프 테스트는 10 뉴튼/cm(6 lb/lineal inch)의 접착력과 같다. 더 높은 온도로의 가열은 저항을 약간만 감소시킨다.
은에 있어서 온도 증가에 따른 저항의 감소는 구리만큼 극적이지는 않으나, 쉽게 단편화되는 약하게-고화된 금속으로부터 연성 금속으로의 전환은 동등하게 급격하다. 임계온도는 대략 230℃이다.
다양한 시간에서 임계온도 이상의 온도로 가열된 트레이스의 전기 저항은 도 6a에서 구리에 대해 도 6b에서 은에 대해 보여진다. 저항의 극적인 감소가 온도에서 몇초 안에 발생하고 이어서 구리의 경우에 몇분에 걸쳐 한층 더한 고화가 일어난다. 본 발명을 구성하는 것은 벌크 금속의 용융점의 절반 이하의 온도에서 약하게 고화된 금속 입자들이 거의 고형 금속으로 매우 빠르게 전환한다는 것이다. 임계 성분들의 영향은 도 6a에서 볼 수 있다. 본 발명의 바람직한 실시예에서, 구리 플레이크와 네오데카노산과 콜로이드상 구리 분말을 더한 혼합물은 온도에서 대략 10초에 10 ×10-6Ω- ㎝ 이하의 저항을 얻는다. 플레이크 및 오직 산과의 혼합물은 금속 플레이크가 양호하게 고화되지 않은 폴리머 후막 조성물과 유사한 단지 25-100 ×10-6Ω- ㎝의 저항 감소를 얻는다. 마찬가지로, 혼합물이 금속 플레이크와 콜로이드상 금속 분말 및 테트라데칸, 반응성 유기 매질 대신에 불활성 포화 탄화수소를 함유할 때, 저항은 낮고, 고화가 발생하지 않는다.
금속 분말의 존재하에서 금속 유기 분해의 화학
본 발명의 조성물의 ROM과 금속 분말 구성성분 사이에는 고화를 증진시키는 특이한 반응이 발생하는 것으로 믿어진다.
이에 대한 증거는 다음의 두가지이다.
1) 금속 분말의 고형 금속 도전체로의 고화는 극히 빠르다.
2) 금속 분말의 고형 금속 도전체로의 고화는, 분말 금속 산업 및 후막 회로 산업에서 행해진 것과 같이, 금속 분말로부터 고형 금속 목적물을 제조하기 위한 종래의 소성보다 훨씬 낮은 온도에서 발생한다.
그 결과는 도 6a 및 도 6b와 함께 도 5a 및 도 5b에 보인 결과들은 종래의 소성 또는 종래의 후막 기술로는 만들어질 수 없을 것이다. 소성은 원래의 입자 콤팩트가 고형 금속체로 전환할 때까지 벌크 고형 확산에 의해 성장하는 접촉하는 입자들사이에서 목(neck)이 형성되는 시간-온도 공정이다. 벌크 확산을 위한 활성에너지는 구리, 은, 금의 경우 45 내지 60 Kcal/mol(180 - 250J/mole)이다. 일반적으로 구리는 650 내지 900℃에서 소성되고, 그 소성시간은 제곱 인치 당 수 톤(ton)의 압력에서 수분 내지 수 시간에 달한다(Handbook of Power Metallurgy, Henry H. H. Hausner, Ed., Chemical Publishing Co, Inc. NY, NY, p 164-167, (1973)). 325℃에서 소성 속도는 850℃ 의 일반적 후막 소성온도보다 7백만(7x107) 만큼 낮을 것으로 예상된다. 850℃에서의 10분 공정은 325 ℃에서 1300 년 걸릴 것이다.
본 발명의 조성물이 왜 폴리머계 기판에 비길 만한 온도에서 만큼 빠르게 고화하는 지는 알려지지 않고 있다. 그러나 아마도 미세하게 분리된 금속 분말은 벌크 금속보다 높은 표면 에너지를 가지고, 반응이 이루어지는 ROM 환경에서는 금속-대-금속 접촉과 고화를 방해하는 표면 층으로부터 자유롭다.
귀금속의 표면 에너지는 다음과 같다.
(Chemistry in Two Dimensions-Surfaces, G.A. Somorjai, Cornell University Press, (1981))
구리에 있어서는, 250,000 J/mole의 벌크 확산 활성 에너지와 비교하여, 벌크 고체를 넘는 10 나노미터 입자의 과잉 표면 에너지가 단지 6800 J/mole 이다. 콜로이드상 금속이라도 벌크 확산으로 고화에 충분한 표면 에너지를 가질 것으로는 보이지 않는다.
표면 확산은 벌크 확산보다 더 낮은 온도에서 발생하는 것으로 알려져 있다. 전이온도는 표면 확산이 급속한 점 이상에서 존재하고, 상기 온도는 실험적으로 대략 녹는점(K도)의 1/3인 것으로 발견되어져 있다(Thin Film Deposition; Principles and Practices, D.L.Smith, McGraw Hill, 1995 p170). 은의 경우, 상기 전이온도는 138℃이고, 따라서 표면 확산은 고화의 관찰이 발생되는 온도에서 일부분을 차지한다. 그러나, 본 발명의 조성물 내의 벌크 금속을 구성하는 비교적 커다란 플레이크들을 표면 공정이 어떻게 함께 결착시키는지를 상상하는 것은 어렵다.
이러한 발견에 대한 또 다른 설명은, ROM- 금속 분말 혼합물에서, 금속 유기 화합물이 미리 존재하는 금속 입자들상으로 직접 분해하고, 새로운 금속 입자들이 응집하여 침전에 의하기보다는 다음 식과 같이 그 금속 입자들을 결착한다는 것이다:
AgCOOC9H19 + Ag 금속 => 더 많은 Ag 금속↓ + 유기물↑
금속 유기 분해의 핵으로 하는 적당한 영역을 제공하기에는 매우 충분한 적정 금속 함유량이나 금속 입자들을 금속 유기 화합물과 함께 고형 부착물로 결합시키기에는 약간 충분한 것이다.
미리 존재하는 금속은 의심할 여지 없이 강고한 틀구조를 제공하고, 부착된 금속의 감소를 방지하고 분해시 녹은 ROM을 퍼지게 하여, 구획선명도 및 접착력의 열화와 트레이스의 파괴를 막는다.
본 발명의 조성물에 첨가되는 콜로이드상 입자들은, ROM이 "화학적 결착" 공정에 의하여 금속입자를 경화하기 위하여 금속을 고표면 에너지 입자 및 에지(edge)들로부터 저 표면 영역 틈 및 표면들로 운반하는 메카니즘을 제공하는 Ag 콜로이드 + HCOOC9H19 => AgCOOC9H19
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에 의하여 그 자체가 부가적 금속 유기물의 근원이다.
높은 질의 고형 금속 회로 트레이스를 인쇄 회로판에 인쇄하는 능력은 관련 기술분야에서 숙련된 많은 사람들로부터 수년 동안 탐구되어 왔다. 이 경험은 상기와 같이 요약된다. 오멧 과도 액체상(Ormet Transient Liquid Phase)기술은 하나의 접근법이다. 가장 널리 알려진 것은 은-장착 및 탄소-장착 에폭시에 기초한 소위 폴리머 후막 기술이다. 이들 기술중에 어느 것도, 본 발명의 방법에서 한 것과 같은 간단하고 신속한 인쇄-및-가열 주기에서 종래의 고온 후막 재료에 기초한 것과 동등한 트레이스를 제조할 수 없다.
임계온도는 금속 유기 구성요소들을 혼합함으로써 조정될 수 있다. 상기에서 언급한 바와 같이, 골드 아민 옥토에이트는 500℃ 까지의 온도에서 분해한다. 이것은 폴리머계 인쇄 회로 기판 또는 대부분의 다른 전자 부품에서 사용하기에는 너무 높다. 골드 t-도데실 메르캅티드는 약 150℃의 온도에서 분해한다. 이것은 관심이 되는 기판 또는 첨가된 금 플레이크와 효과적으로 결합하기에는 너무 낮다. 네오데카노산금은 약 120 -154℃ 근처에서 분해한다. 골드 아민 옥토에이트 및 네오데카노산금 혼합물은 아래의 실시에 6에서 기술되는 바람직한 범위의 분해 온도를 얻는데 사용되어 왔다.
금 및 은 양자의 혼합물은 기본 금속들이 금속 유기 구성물이 분해하는 온도에서 안정한 형태이기 때문에 공기중에서 가열될 수 있다. 그러나, 구리는 공기 중 안정한 분해 산물인 산화구리의 형성을 막기 위한 보호 분위기의 사용을 필요로 한다. 약 20 이하 더욱 바람직하게는 3ppm 이하 부피의 산소를 함유하는 질소 분위기는 도 7에 보인 바와 같이 적합한 것으로 알려져 있다. 약 5% 의 수증기의 첨가는 도 8에 보인 바와 같이, 최종 부착물의 도전성을 개선하는데 도움이 되는 것으로 입증되었다.
본 발명의 조성물을 이용한 인쇄 공정
폴리머 후막 및 폴리머 금속화
폴리머 후막 기술은 인쇄가능한 혼합물을 만들기 위해 폴리머 접착제 주로 에폭시내에서 탄소 또는 금속분말 또는 플레이크의 혼합물을 사용한다. 이들은 폴리머 기판에 적용되고 176℃까지의 온도에서 경화되어 후막 잉크 및 페이스트가 더 높은 온도에서 세라믹 및 글래스 기판에 적용되는 것과 같은 방법으로 도전체 패턴을 생성한다.
폴리머 금속화는 데스크탑 컴퓨터 하우징같은 폴리머 부품상에 전도 층을 제공하기 위해, 보통은 전기 차폐를 위해 사용된다. 또한, 탄소 또는 금속 입자들은 페인트 또는 다른 유기 코팅 재료내에 부유한다.
일반적으로, 탄소 코팅은 실질적으로 금속-기초 코팅 보다 전기적으로 덜 도전성이다. 가장 좋은 것은 은 플레이크가 로딩된 50-60 ×10-6Ω- ㎝ 정도의 낮은 저항을 가지는 에폭시이다.
금속 장착 에폭시로 얻을 수 있는 전기 도전성이 적합하지 않은 응용품이 있다. 그 예로서, 폴리머-절연 와이어에 차단 코팅을 적용하는 경우이다. 이 경우에, 차단재의 도전성은 와이어에 비견할 만 해야 한다. 다른 예는 1-2 mil 두께의 폴리머 후막 도전체를 목적으로 하는 응용이고, 그 목적물은 가능한 한 가장 얇은 도전성을 얻는 것이다. 이것은 1.6 ×10-6Ω- ㎝ 에 비할 만한 전기 저항을 필요로 하는데, 이는 은의 벌크 저항이다. 또한, 종래의 폴리머 후막 재료의 도전성은 도전성을 부여하는 각각의 은 플레이크 사이의 우연적인 접촉의 저항의 변화에 기인하여 시간에 따라 안정하지 않다. 기계적 스트레스, 열적 팽창 및 부식은 모두 상기 열화에 있어서 역할을 한다.
본 발명은 폴리머계 기판이 견딜 수 있는 온도에서 경화될 수 있는 종래의 폴리머 후막 조성물의 대체물을 제공하는 것이며, 반면, 이것은 적어도 최량의 폴리머 후막 보다 적어도 10 인자 만큼 더 크고 순수 금속에 비할만한 전기 도전성을 제공한다.
본 발명의 조성물은 종래의 인쇄 공정에 의한 어떠한 접착-코팅 폴리머 기판에도 적용될 수 있다.
인쇄가능한 금속화 화합물의 장점은 금속 박판도 가능하지 않고 스퍼팅 또는 기화된 금속으로도 매우 곤란한 3 차원 목적물을 금속화할 수 있다는 것이다.
와이어 코팅은 와이어 에나멜화 탑과 유사한 장치에서 연속적으로 수행될 수 있다. 상기 응용의 예는 이하 실시예 10 에서 다시 기술될 것이다.
가요성 회로 패치
많은 경우에, 완전한 다층 회로를 제조하기 위한 지출없이 실수를 수리하기 위해, 변화를 가하기 위해 또는 고안을 완성하기 위해 기존 인쇄 기판에 약간의 회로 트레이스를 첨가하는 것이 바람직하다. 상기 처리는 종래의 수단으로는, 특히 일반적으로 그러하듯이 트레이스가 다른 트레이스를 횡단하는 때에는 곤란하다. 본 발명은 대부분의 가연성 및 고화된 인쇄 회로상에 최종 코팅막으로서 사용되는 폴리머 커버층 또는 땜납 마스크 위로 추가의 트레이스를 인쇄하기 위한 간단하고 저렴한 방법을 제공한다. 노출 금속 접촉 패드를 연결하는 추가의 회로 트레이스는 폴리머 표면상에 인쇄되고 폴리머 구성성분이 견딜 수 있는 온도로 가열함으로써 경화된다. 상기 방법은 회로조합체를 완성하기 위해 새로운 금속 패드를 생성하고, 그 존재하는 패드에 그 성분들을 결합시키는데 사용될 수 있다. 포토레지스트가 도전체 트레이스를 고 해상도로 구획 한정하는데 사용되고, 그 도전체 자신은 본 발명의 혼합물을 인쇄 및 가열함으로써 설치되는 혼성 방법이 이용될 수 있다. 그 공정은 도 9a에 개략적으로 설명된다.
열 처리 공정은 땜납과 매우 유사한 조건 및 유사한 장치에서 이루어진다. 횡단 트레이스의 경화와 성분의 부착을 조합함으로써 추가의 비용 절감이 실현될 수 있다. 이것은 도 9b에 보인 바와 같이, 성분들이 회로 상에 장착될 수 있도록 부착 패드 상에 추가의 재료를 인쇄하고, 인쇄 또는 침지에 의해 그 성분들 자체로 추가 재료를 선택적으로 추가하여 비경화된 재료상에 그 성분들을 위치시키고, 조합물을 열처리하여 동시에 고화시키고 추가의 트레이스를 결합시키고, 그 회로로 그 성분들을 결합시킴으로써 수행될 수 있다.
고 해상도의 회로 트레이스를 얻기 위해, 여기 기재된 기술은 도 9c에 보여진 바와 같이, 혼성 기술을 생성하기 위하여 감광성 재료와 병용될 수 있다. 감광성 레지스트 또는 땜납 마스크는 회로 표면에 적용되어 도전체 트레이스의 소망 패턴으로 노출되며, 매우 미세한 것이 가능하다.
네가티브 이미지는 일반적인 방법으로, 탈중합되고, 비노출된 재료를 세척하는 것으로 개발된다. 본 기재 내용의 혼합물은 회로 트레이스로 인쇄(printing) 또는 닥터 블레이딩(doctor blading)에 의해 적용될 수 있다. 구성성분들은 이 단계에서는 원한다면 상기한 바와 같이 동시에 회로 트레이스를 만들고 회로를 조립하도록 위치될 수 있다. 상기 회로는 상기 혼합물을 고화하는 오븐에서 열처리되고, 그 레지스트 또는 땜납 마스크를 불용해성(infusible), 불용성(insoluble)인 유전체로 완전히 중합한다. 땜납 마스크 또는 포팅(potting)화합물의 부가층이 일반적인 방법으로 완성회로를 보호하도록 적용될 수 있다.
인쇄 회로 내층
대부분의 최신 인쇄 회로는 양면 상의 부품용 부착 패드 및 얇은 내층 상의 회로 커넥션의 벌크를 갖춘 다층이다. 후자는 양면층 사이에 라미네이트되어 완성된 다층을 이룬다. 내층은 외층과 동일한 기술 및 통상적인 편면 및 양면 인쇄 배선판에 의해 형성된다. 내층 기판은 통상적인 글래스 섬유 강화 에폭시 FR-4 재료와 유사하나 훨씬 더 얇다. 한가닥의 유리가 한쪽에서 한쪽으로 이동하고 전압 단락회로로 작용하는 것을 방지하기 위하여 유리섬유 두층을 사용하는 것이 통상적이라는 사실에 의해 제한을 받아 최소치는 약 0.004인치의 두께이다. 에폭시-글래스는 에칭 및/또는 도금에 의해 디벨로프되는 도전체를 제공하기 위하여 한쪽 또는 양쪽면의 구리포일에 라미네이트된다.
완성된 내층을 얻기 위해서는, 구리 클래드 기판을 드라이 필름 레지스트에 라미네이트하거나, 액체 레지스트로 코팅한다. 그 다음에, 대개 아크릴산-에폭시 혼합물인 레지스트를 부분 중합하도록 자외선에 노출시킨다. 비노출된 레지스트를 약한 부식제 또는 용매 세정액에 의해 제거하여 네가티브 이미지를 디벨로프한다. 그 다음에, 강한 부식제에 의해 스트립된 레지스트에 의해 보호되는 회로 트레이스를 남기기 위해 노출된 구리를 에칭하여 이미지를 회로로 변환시킨다. 또 다른 방법은 구리를 전기도금하고 노출된 구리 상의 레지스트를 주석-납 에칭하고 폴리머 레지스트를 스트립하고 비보호된 원래의 동박을 에칭하여 제거시킨다.
완성된 내층은 스택 외측의 외층 및 B-스테이지 에폭시 수지로 함침된 두 층의 유리 직물인 "프리프레그(prepreg)"의 인터리빙(interleaving)시트와 함께 스택된다. 그 후, 스택을 400 psi, 350 °F에서 1 시간 동안 라미네이팅 프레스에서 경화시킨다. 종종 진공 프레스를 사용하여, 혼입 공기를 제거하고 품질을 향상시킨다.
내층을 제조하는 것은 시간이 걸리는 값비싼 공정임을 알 수 있다. 레지스트는 제곱 피트 당 약 $1.00의 비용이 들고 라미네이트 공정은 노출에서와 같이 힘들다. 기판에 라미네이트되는 동박의 비용은 제곱 피트 당 $3 정도이고, 대부분은 에칭되어 제거된다. 디벨로프먼트 단계는 시간이 걸리고 유독 산업 폐기물을 생산한다. 에칭 단계는 레지스트 스트리핑 공정에서와 동일한 문제에 처한다. 비용에 추가되는 별개로 언급하지 않은 수많은 중간 린스 및 세정액이 있다. 미국에서 전체 산업 분야에 있어서 카운트된 평균 층 수는 약 7개이다. 다수의 다층 회로는 20개 이상의 층을 갖는다. 내층의 제조비는 주 비용임을 알 수 있다. 미국에서의 전체 생산량은 1 년에 내층이 약 10억 제곱 피트이다.
본 발명의 조성물 및 방법은 상기 번잡성을 매우 빠르고 매우 경제적으로 내층을 제조할 수 있는 단순한 인쇄-앤드-히트 기술로 교체할 수 있다. 내층 재료를 간단히 클리인하고 인쇄하며 오븐에서 열처리하여 이미지를 회로 도체로 변환시킨다. 인쇄된 층을 통상적인 방법으로 라미네이트한다.
훨씬 더 경제적이고 고도의 생산율을 위하여, 도체 패턴은 도 10a에 도시된 바와 같이, 신문을 인쇄하는 것과 유사하나 더 정밀한 해상도로 회전식 프레스에 의해 기판의 연속 웨브에 사용될 수 있다. 그라비야 인쇄는 이 용도에 사용될 수 있다. 오프셋 인쇄도 극도의 해상도를 얻을 수 있다. 잉크 제트 인쇄 및 고속도의 정전 인쇄는 후보들이다. 인쇄 단계에 이어서, 회로를 연속 웨브로서 오븐에서 경화한다. 수초내에 고형 금속으로 경화되는 상기 혼합물의 능력은 상기 개념을 실현하는데 있어서 중요하다. 긴 처리시간은 프레스에 관하여 오븐을 불균형적으로 크게 만들고 고속 인쇄의 많은 속도 이점을 낭비하게 된다.
그 다음에 각각의 층은 통상적인 방법으로 절단 분리되고 라미네이트될 수 있다. 고도의 생산량을 위한 긴 시간 동안 신문 유사물을 싱글 오븐에서 경화되고 사이즈로 다이 컷팅되기 전에 아마도 플라이에 라미네이트되는 내층을 동시에 제조하는 머티플 로터리 프레스로 푸시될 수 있다. 라미네이션에 의해, 고온 경화 내층에 고온 프리프레그를 인터리빙하고 이를 롤 사이에 프레스하여 층사이의 공기를 배출시켜 스택을 결합시킴으로써 라미네이션을 행할 수 있다. 냉각후에, 스택을 개별적으로 컷팅하여 각각의 회로를 제조한다. 훨씬 더 값싼 해결책은 프리프레그를 사용하지 않고서 스택을 라미네이트하도록 편면 내층의 배면에 접착제를 사용하는 것이다. 그 방법은 도 10b에 개략적으로 예시되어 있다.
다이렉트 칩 어태치(Direct Chip Attach) 및 태브 결합(TAB Bonding)
전자 패키지 기술의 첫 시작은 인쇄 배선판(PWB)에 집적회로(IC)를 직접 부착시키는 것이다. IC를 패키지하는 통상적인 방법은 IC를 세라믹 또는 플라스틱 칩 캐리어로 접합하고 IC 상의 각각의 입력/출력 패드를 금속 리드 프레임(metal lead frame)상의 각각의 핀에 와이어 결합한다. 그 다음에 IC를 플라스틱 또는 세라믹에 넣고 보호용 리드로 커버한다. 리드를 프레임과 분리하고 소켓으로 삽입하거나 PWB상의 패드에 직접 땜납하기 위한 모양으로 구부린다(표면 설치 기술).
상기 패키지 및 와이어 결합 작업은 고가의 비용을 요하고, 패키지된 반도체는 IC 자체 보다 수배 정도의 장소를 차지한다. 소형 장치 및 저 비용을 강조하는 것은 패키지를 제거하여 IC를 PWB에 직접 결합시키는데 있어서 매우 고무적이다. 중간 단계는 IC를 리드 프레임에 결합함으로써 패키지 및 와이어 결합 작업을 교체하는 것인데, 그 다음에 PWB에 결합될 수 있다. 해당 리드 프레임(lead frame)이 연속 폴리이미드 테이프 상의 금속 라미네이트를 에칭함으로써 형성되기 때문에, 상기 기술은 테이프 자동화 결합(TAB)이라고 언급된다.
칩 온 보드(Chip On Board, COB)다이렉트 어태치먼트는 IC를 PWB 상의 패드에 와이어 결합하여 이루어지고 이는 통상적이면서 신뢰할만 하지만 고가의 비용이 들고 시간이 걸린다. 태브 결합 및 더욱 진보된 COB 애플리케이션 모두는 IC 상의 패드를 첨가된 금속과 "범핑(bumping)"하고 이 범프(bump)를 테이프 또는 PWB 상의 결합 패트에 땜납하여 결합된 갱(gang)이다. 범핑 공정(bumping process)자체는 사진 석판 기술을 이용하여 진공하에 다수의 금속층을 퇴적시킴으로써 행해지기 때문에 시간이 걸리고 고가의 비용이 든다. 테이프 또는 회로 패드를 제조하는 것은 통상적인 감법 에칭 기술의 해상도의 한계값이 50 마이크론(0.002 인치) 라인 및 스페이스이기 때문에 고비용이다. 테이프는 각각 패드에 결합될 수 있는 IC를 향해 지시하는 매우 미세하고 부서지기 쉬운 금속 핑거를 남기는 중심부의 폴리머를 제거하도록 추가로 처리된다. IC가 단일 작업에서 PWB 또는 폴리이미드 테이프 상의 트레이스에 결합된 갱인 기술은 전면적인 단순화 및 비용 절감을 달성할 수 있다. 본 발명의 조성물은 IC 및/또는 폴리머계 기판에 사용되어, 동시에 신뢰할 만하게 형성된 모든 전기 커넥션과 함께 IC를 기판에 고착시키는 결합제로서 작용할 수 있다.
IC 상의 패드는 거의 일반적으로 실리콘 반도체와 호환성을 지닌 알루미늄으로 제조되고 이는 양호한 도전체이고 증착 및 스퍼터링에 의해 용이하게 경제적으로 적용된다. 알루미늄은 알루미늄 표면을 산화 및 부식되는 것으로부터 보호하는 매우 강인한 천연 산화물때문에 용이하게 결합되지 않는다. 와이어 결합 및 칩 범핑은 이러한 장애를 극복하여 신뢰할 만한 결합을 얻어야 한다. 와이어 결합의 경우 커넥션은 산화 필름을 기계적으로 분쇄하고 금을 알루미늄에 냉간 압접하도록 통상 초음파 교반에 의해 커넥션을 알루미늄에 용접함으로써 0.001 인치 직경의 금 와이어의 단부에 형성된 볼로 만들어진다. 칩 범핑의 경우에는, 티타늄-텅스텐 합금같은 중간 결합 금속층은 스퍼터링에 의해 퇴적되어, 알루미늄과 접촉하게 되고 실리콘에 유해한 범프 재료와 분리된다. 구리 또는 땜납 범프 재료뿐만 아니라 다른층도 첨가된다. 상기 모든 작업은 사진 석판 마스킹을 필요로 하고, 상당한 비용이 든다. 폴리이미드 절연층은 종종 칩 표면에 사용되어 패드를 제외한 전부를 커버함으로써 후속 처리로부터 보호된다.
고가의 사진 석판 단계의 필요없이 본 발명의 조성물을 칩에 사용하는 두 가지 방법은 하기와 같다.
방법 1:
1) 산화알루미늄을 제거하도록 칩 표면을 깨끗하게 스퍼터한 직후, 바로 알루미늄 및 본 발명의 조성물이 결합하는 금, 은, 구리, 니켈, 티타늄, 몰리브덴, 텅스텐, 또는 다른 중간 금속 또는 합금층 상에서 스퍼터하고,
2) 경화후에 원하는 것보다 약간 높은 범프 높이를 형성하는 두께로 패드 상에 조성물을 인쇄하며,
3) 고형 금속 범프를 제조하도록 조성물을 경화시키고,
4) 범프 사이의 중간 금속 및 전체가 아닌 약간의 범프 재료를 제거하도록 칩을 다시 스퍼터하거나 화학적으로 에칭한다.
이 방법은 도 11a에 예시되어 있다.
방법 2:
1) 광 패턴된 폴리이미드 또는 다른 유전체 절연층을 현재 그대로 칩 표면에 가하고,
2) 이전과 같이, 깨끗하게 스퍼터한 직후, 바로 중간 금속으로 코팅하며,
3) 이전과 같이 인쇄하고,
4) 이전과 같이 깨끗하게 스퍼터하거나 에칭한다.
본 발명의 조성물은 편리한 인쇄 공정에 의해 IC에 사용될 수 있다. 스크린 인쇄 도체 이미지에 의해 시험이 행해졌다. 또한 혼합물을 스텐실 인쇄 및 잉크 제트 인쇄에 의해 가한다. 미세한 라인 이미지를 형성하는데 그라비야 인쇄, 다이렉트 및 오프셋을 사용할 수 있다. 고무 또는 금속판에 의한 다이렉트 임프렉션에서와 같이 오프셋 석판 인쇄술을 사용할 수 있다. 혼합물이 금 또는 다른 결합층 없이 알루미늄에 직접 결합하는 것으로 여겨진다면 특히 정밀한 석판 인쇄법이 사용될 수 있다. 본 발명의 조성물은 미처리 폴리이미드 표면에 점착하지 않는다. IC는 앞에서와 같이 폴리이미드로 코팅되고 패턴되어 패드를 노출시킬 수 있다. 그 다음에 조성물은 표면을 가로질러 닥터 블레이딩 또는 패드 보다 낮은 해상도로 정밀하지 않은 인쇄 공정에 의해 사용될 수 있다. 경화동안 조성물은 폴리이미드 표면과 분리되고, 이를 적용하는데 사용된 인쇄 공정보다 높은 해상도를 가지는 원하는 정확한 구조를 제조하는 알루미늄 패드 상에 비드 업(bead up)된다. 이러한 혼합물은 열처리 공정시에 산화알루미늄층을 용해시키는 플루오르화물계 플럭스를 포함할 수 있다. 패드를 연결시키거나 I/O 리드를 변경시키기 위해서 반도체 IC 자체의 표면상의 매우 미세한 도체를 마스크 오프하고 인쇄하는 데에 동일한 공정이 사용될 수 있다.
본 발명의 범프된 칩은 금속 회로 트레이스에 매칭함과 동시에 폴리이미드 테이프 또는 PWB에 부착되어야 한다. 이러한 트레이스는 고 해상도를 가진 단순한 인쇄-앤드-히트 공정에 의해 본 발명의 방법에 의해 형성될 수 있다. 추가 인쇄 공정이 IC에 사용할 수 없는 폴리머 필름에 적용할 수 있다. 특히, 정전 방법(제로그라피)가 가능하고, 잉크 제트 인쇄와 함께 CAD 파일로부터 직접 도체 패턴을 생성하는 능력을 부여한다. 이는 디자인 및 적은 양의 제조 및 자재 관리에 있어서 크나큰 융통성을 부여한다.
가능한 최고 해상도는 사진 석판 기술에 의해 제공되고 유전체가 사진으로 패턴되고 본 발명의 조성물이 인쇄되거나 홈(grooves)으로 닥터되는 혼성 기술은 TAB 및 다이렉트 어태치에 아주 미세한 패턴을 제공하는 고도로 신뢰할만하고 유망한 방법이다. 이 방법은 상술한 도 9c에 도시된 방법 및 칩을 패턴하는데 있어서 상술한 방법 B와 동일하다.
그 다음의 고 해상도는 수 마이크론의 입경을 갖는 액체 토너 현탁액을 사용하여 정전 인쇄함으로써 제공될 수 있다[참조문헌: S.P. Schmidt, et al., "Handbook of Imaging Materials", Chapter 5, pp. 227-252, A.S. Daimond, Ed., (Marcel Dekker, NY)].
IC 및 기판의 인쇄에 이어서, 여러가지 방법으로 결합 공정이 수행될 수 있다.
1) 콘택트 양 세트가 경화될 수 있고, 추가의 조성물이 인쇄되고 땜납과 유사하게 재열된다(또한 현재 그대로 땜납이 사용될 수 있으나, 본 발명의 조성물은 플럭스 제거 단계를 거치지 않고 감도가 높은 반도체 콘택트로의 외부 금속을 주입하지 않고서 우수한 해결책을 제공한다).
2) 하나의 콘택트 세트를 열처리할 수 있고, 다른 한 세트를 인쇄하여, 결합시키기 위해 재열하기 전에 한 세트에 부착시킨다.
3) 콘택트 한 세트만을 인쇄하고, 다른 부품을 사용과 동시에 결합시키도록 열처리하기 전에 부착시킨다.
인쇄에 이어서, 오븐에서 가열하여 이미지를 금속으로 변환시킨다.
하기의 실시예는 바람직한 조성물의 각 성분 및 이를 사용하는 조건이 원하는 결과를 제공하는데 있어서 어떻게 작용하는지를 예시한다. 실시예는 또한 본 발명의 특성을 나타내지만, 본 발명의 범위를 한정하는 것으로 해석되지 않는다.
실시예 1: 구리 플레이크, 구리 분말 및 산을 함유하는 구리 조성물
유전체 기판 상에 도전성 구리 트레이스를 형성하기 위해 조성물을 제조한다.
1) 구리 플레이크 47 중량부와, 구리 분말 ("Nanomyte", Nanapower Enterprises, Piscataway, NJ) 29 중량부와, 네오데카노산(neodecanoic acid) 24 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤(Kapton) 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 질소-수증기 분위기하에 350℃에서 180 초간 관상로(tube furnace)에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 트레이스의 저항을 측정하고 석출된 금속양을 칭량하여 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 5 ×10-6Ω- ㎝이었다. 밀도로 나눈 질량은 금속의 총 체적을 나타낸다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 구리의 결합 세기를 측정한다. 금속은 테이프와 함께 제거되지 않았다.
실시예 2: 구리 플레이크 및 산
콜로이드상 구리 분말 성분을 제거하는 유해 효과를 보여주기 위하여 유전체 기판 상에 도전성 구리 트레이스를 형성하기 위해 조성물을 제조하였다.
1) 구리 플레이크 76 중량부와, 네오데카노산 24 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 질소-수증기 분위기하에 350℃에서 180 초간 관상로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스의 저항률을 계산한 결과, 24 ×10-6Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 구리의 결합 세기를 측정한다. 약간의 구리가 테이프와 함께 제거되었다.
실시예 3: 구리 분말 및 산
구리 플레이크 성분을 제거하는 유해 효과를 예시하는 것으로, 유전체 기판 상에 도전성 구리 트레이스를 형성하기 위해 조성물을 제조한다.
1) 구리 분말 77 중량부와, 네오데카노산 24 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 질소-수증기 분위기하에 350℃에서 180 초간 관상로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스가 연속적인 상태가 아니었으므로, 전기를 전도하지 않았다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 구리의 결합 세기를 측정한다. 금속은 테이프와 함께 제거되지 않았다.
실시예 4: 구리 플레이크, 구리 분말 및 테트라데칸
반응성 유기 매질 대신에 미반응성 포화 탄화수소로 치환하는 유해 효과를 보여주는 유전체 기판 상에 도전성 구리 트레이스를 형성하기 위한 조성물을 제조한다.
1) 구리 플레이크 47 중량부와, 구리 분말 29 중량부와, 테트라데칸(tetradecane) 24 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 질소-수증기 분위기하에 350℃에서 180 초간 관상로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 25 ×10-6 Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 구리의 결합 세기를 측정한다. 약간의 구리가 테이프와 함께 제거되었다.
실시예 5: 네오데카노산은, 은 플레이크 및 α-테르핀올
은 플레이크, 은 금속 유기 분해 화합물 및 반응성 레올러지 변형제를 함유하는 유전체 기판 상에 도전성 은 트레이스를 형성하기 위해 조성물을 제조한다.
1) 은 플레이크 12 중량부와, 네오데카노산은(silver neodecanoate) 3 중량부와, α-테르핀올 1.8 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 공기 중에서 300℃에서 60 초간 상형로(box furnace)에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 3.7 ×10-6Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 은의 결합 세기를 측정한다. 금속이 제거되지 않았다.
실시예 6: 은 플레이크, 네오데카노산은 및 산
반응성 레올러지 변형제로서의 네오데카노산 및 플럭스를 사용하여 유전체 기판 및 구리 표면 상에 도전성 은 트레이스를 형성하기 위해 조성물을 제조한다.
1) 은 플레이크 12 중량부와, 네오데카노산은 3 중량부와, 네오데카노산 1.6 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 공기 중에서 290℃에서 60 초간 상형로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 3.2 ×10-6Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 은의 결합 세기를 측정한다. 금속이 제거되지 않았다.
실시예 7: 금 플레이크, 네오데카노산금 및 골드 아민 옥토에이트
온도 최적화를 위한 2개의 금속 유기 분해 화합물을 함유하는 ROM을 사용하여 유전체 기판 상에 도전성 금 트레이스를 형성하기 위해 조성물을 제조한다.
1) 금 플레이크 8 중량부와, 네오데카노산금 1 중량부와, 골드 아민 2-에틸헥사노에이트 1 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 공기 중에서 365℃에서 600 초간 상형로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 7.4 ×10-6Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 금의 결합 세기를 측정한다. 금속이 제거되지 않았다.
실시예 8: 기판 FR-4상의 은 잉크
글래스 섬유 강화 에폭시 유전체 기판 상에 도전성 은 트레이스를 형성하기 위해 조성물을 제조한다.
1) 은 플레이크 12 중량부와, 네오데카노산은 3 중량부와, 15% 은 콜로이드를 함유하는 α-테르핀올 1.8 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 300 FN 929 유전체 기판 상에 스크린 인쇄한다.
4) 질소 중에서 270℃에서 60 초간 상형로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 3.2 ×10-6Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 은의 결합 세기를 측정한다. 금속이 제거되지 않았다.
실시예 9: 카프톤 EKJ 상의 구리
폴리이미드로 코팅된 유전체 기판 상에 도전성 구리 트레이스를 형성하기 위해 조성물을 제조한다.
1) 구리 플레이크 47 중량부와, 구리 분말 29 중량부와, 네오데카노산 24 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 유전체 기판 상에 스크린 인쇄한다.
4) 사용된 유전체는 열가소성 접착제로서 작용할 수 있는 220℃의 저 글래스 전이점을 갖는 폴리이미드로 양측부가 코팅된 타입 E 폴리이미드 필름으로 이루어진 카프톤 EKJ 필름이었다.
5) 질소-수증기 분위기하에 350℃에서 180 초간 관상로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 4.5 ×10-6Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 구리의 결합 세기를 측정한다. 금속이 테이프와 함께 제거되지 않았다.
실시예 10: 카프톤 EKJ 상의 은
유전체 기판 상에 도전성 은 트레이스를 형성하기 위해 은 조성물을 제조한다.
1) 은 플레이크 12 중량부와, 네오데카노산은 3 중량부와, α-테르핀올 1.8중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 카프톤 EKJ 유전체 기판 상에 스크린 인쇄한다.
4) 공기 중에서 300℃에서 60 초간 상형로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 회로 트레이스(길이 23.7㎝, 폭 0.4㎜)의 저항률을 계산한 결과, 3.1 ×10-6Ω- ㎝이었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 은의 결합 세기를 측정한다. 금속은 제거되지 않았다.
실시예 11: 동박에 대한 구리 결합
동박에 결합된 도전성 구리 트레이스를 형성하기 위해 조성물을 제조한다.
1) 구리 플레이크 47 중량부와, 구리 분말 29 중량부와, 네오데카노산 24 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 동박 기판 상에 스크린 인쇄한다.
4) 질소-수증기 분위기하에 350℃에서 180 초간 관상로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 구리의 결합 세기를 측정한다. 금속이 테이프와 함께 제거되지 않았다.
실시예 12: 구리 클래드 FR-4에 대한 은 결합
구리 클래드 글래스 섬유 강화 에폭시 기판에 실시예 6의 조성물을 사용한다.
1) 은 플레이크 12 중량부와, 네오데카노산은 3 중량부와, 네오데카노산 1.6 중량부의 혼합물을 질소하에 글러브 박스내에 주입하여 손으로 혼합한다.
2) 혼합물을 공기 중에서 롤 밀하여 균일한 잉크를 얻는다.
3) 잉크를 공기 중에서 실온에서 구리 클래드 FR-4 기판 상에 스크린 인쇄한다.
4) 공기 중에서 260℃에서 15 초간 상형로에서 트레이스를 가열한다.
가열후에, 만져 보니 회로 트레이스가 건조되었고, 유기 성분이 완전히 제거되었다. 스카치 테이프를 회로 트레이스에 사용한 직후에 바로 90°각도로 제거하여 기판에 대한 은의 결합 세기를 측정한다. 금속은 제거되지 않았다.
실시예 13: 폴리머 금속화
폴리머 금속화에 대한 실험에 사용된 혼합물의 일례는 상술한 실시예에 기재된 바와 같이 제조된 은 플레이크 12 중량부, 네오데카노산은 3 중량부 및 α-테르핀올 1.8 중량부로 이루어진 것이다. 이 조성물을 사용한 폴리머 금속화 실험은 와이어-랩 와이어에 실딩 코팅을 사용하여 행해졌다. 키나르 인슐레이티드(Kynar-insulated) #30 와이어를 상술한 은 혼합물로 러빙하여 코팅하여 277℃의 오븐에서 경화시킨다. 형성된 은 코팅은 와이어에 견고하게 부착된다. 와이어를 외벌 매듭으로 묶어 코팅이 박리되지 않은 채로 단단하게 끌어 당길 수 있다. 은 0.0006g/㎝의 코팅과 함께 도전율이 12 ×10-6Ω- ㎝과 동등한 선저항이 0.2 Ω/㎝ 이 얻어졌다.
실시예 14: 폴리머 금속화
폴리머 금속화에 대한 또 하나의 실험으로서, 키나르 인슐레이티드 와이어 샘플을 은 혼합물로 코팅하여 306℃에서 가열시킨다. 금속은 양호하게 부착되었고 매듭 진 채로 견딜 수 있다. 저항은 약 0.04 Ω/㎝ 이었다.
지금까지, 얻어진 최저 임계 온도는 실시예에서 기재된 바와 같이 은 혼합물에 있어서는 220℃ 부근이었다. 약간 고온이지만 300∼350℃ 범위에서 구리 및 금으로 유사한 결과를 얻을 수 있었다. 이들 조건은 통상적인 소결 및 후막 처리에 요구되는 것보다 덜 격심하다. 인용된 실시예는 상이한 금속 및 상이한 기판을 사용하여 반복적으로 설명한다. 회로기판 제조 또는 후막 기술 분야의 숙련가들에 의해 예기될 수 없는 것으로서, 본 발명의 조성물 및 방법에 의해 통상적인 폴리머계 기판 상에 양호하게 고화되고 결합되는 후막 회로 트레이스를 제조할 수 있다.

Claims (15)

  1. 반응성 유기 매질 및 금속 분말 혼합물을 포함하는 조성물에 있어서, 상기 조성물이 기판상에 적용되고 약 450℃ 이하의 온도에서 오븐에서 가열되어 고형 순수 금속 도체로 고화된 것을 특징으로 하는 조성물.
  2. 제 1 항에 있어서, 상기 반응성 유기 매질은 금속 유기 분해 화합물, 상기 금속 분말 혼합물과 반응하여 금속 유기 분해 화합물을 생성할 수 있는 반응성 화합물, 및 금속 유기 분해 화합물을 생성할 수 있는 반응성 화합물과 금속 유기 분해 화합물의 혼합물로 이루어진 그룹 중에서 선택되는 것을 특징으로 하는 조성물.
  3. 제 1 항에 있어서, 상기 반응성 유기 매질은 각각 상이한 분해 온도를 갖는 하나 이상의 반응성 유기 화합물을 포함하고, 상기 반응성 유기 화합물 각각과는 다른 분해 온도를 갖는 것을 특징으로 하는 조성물.
  4. 제 1 항에 있어서, 상기 금속 분말 혼합물은 a) 직경이 약 5 ㎛이고 두께가 1 ㎛ 미만인 금속 플레이크 0 % 초과 100% 미만 및 b) 0.1㎛ 미만의 직경을 갖는 콜로이드상 금속 입자 0% 초과 100% 미만을 포함하는 것을 특징으로 하는 조성물.
  5. 제 1 항에 있어서, 상기 금속은 구리, 은, 금, 아연, 카드뮴, 팔라듐, 이리듐, 루테늄, 오스뮴, 로듐, 백금, 철, 코발트, 니켈, 인듐, 주석, 안티몬, 납 및 비스무트로 이루어진 그룹 중에서 선택되는 것을 특징으로 하는 조성물.
  6. A) 도체 전구체를 원하는 패턴으로 기판 상에 적용하는 단계, B) 상기 기판을 오븐에서 약 5분 미만으로 약 450℃ 미만의 임계온도로 가열하는 단계를 포함하는 고형 순수 금속 도체를 기판 상에 제조하는 방법에 있어서, 상기 적용된 도체 전구체 패턴은 도체 전구체가 서로 결합하여 고화된 순수 금속 도체로 변환되고, 상기 도체 전구체는 반응성 유기 매질 및 금속 분말 혼합물을 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 도체 전구체는 스크린 인쇄, 스텐실 인쇄, 그라비야 인쇄, 임프레션 인쇄, 오프셋 인쇄, 석판 인쇄, 디스펜싱, 닥터 블레이딩, 잉크 제트 인쇄, 제로그라피 카핑 및 정전 인쇄로 구성되는 그룹 중에서 선택되는 기술에 의해 상기 기판에 적용되는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 상기 도체 전구체는 구리계 조성물이고, 상기 오븐 분위기는 산소 체적이 20 ppm 미만인 질소인 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 도체 전구체가 가열 단계 전후가 아닌 가열되고 있는 기간 동안에 수증기가 약 5 몰% 정도로 상기 질소에 첨가되는 것을 특징으로 하는 방법.
  10. 제 6 항에 있어서, 상기 기판은 약 450℃ 이상의 온도에서 변화하는 폴리머를 포함하는 것을 특징으로 하는 방법.
  11. 제 6 항에 있어서, 상기 기판은 약 450℃ 이상의 온도에서 변화하는 반도체를 포함하는 것을 특징으로 하는 방법.
  12. 제 6 항에 있어서, 상기 도체 전구체는 금속 도체 및 유전 절연체에 적용되어 도체간의 전기 커넥션을 형성하는 것을 특징으로 하는 방법.
  13. 제 6 항에 있어서, 상기 도체 전구체는 단계 A)에서 도체로 되는 채널을 규정하는 사진석판술(photolithography)에 의해 패턴된 광 이미지화 될 수 있는 유전체 재료에 적용되고, 상기 채널은 닥터 블레이딩 또는 인쇄에 의해 상기 도체 전구체로 충전되고, 단계 B)의 가열시에, 유전체 재료를 동시에 가교시키고 상기 적용된 도체 전구체 패턴을 고화시키는 것을 특징으로 하는 방법.
  14. 제 6 항에 있어서, 상기 도체 전구체가 단계 A)에서 얇은 기판 재료의 연속 웨브(continous web)에 적용되고, 단계 B)에서 연속 웨브로서 오븐에서 경화되고, 얇은 기판 재료의 상기 연속 웨브를 최종 제품으로 컷팅하는 단계 C)를 추가로 포함하는 것을 특징으로 하는 방법.
  15. 제 6 항에 있어서, 상기 도체 전구체는 반도체 장치에 적용되어 상기 반도체 표면에 도전 트레이스(electrical conducting trace) 및 범프(bump)를 형성하는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220028553A (ko) 2020-08-28 2022-03-08 (주)합동하이텍그라스 투과율 가변 필름 및 그 제조 방법

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143356A (en) * 1999-08-06 2000-11-07 Parelec, Inc. Diffusion barrier and adhesive for PARMOD™ application to rigid printed wiring boards
TW511122B (en) * 1999-12-10 2002-11-21 Ebara Corp Method for mounting semiconductor device and structure thereof
CN100375310C (zh) * 1999-12-21 2008-03-12 造型逻辑有限公司 喷墨制作的集成电路
JP4596444B2 (ja) * 2001-03-23 2010-12-08 大日本印刷株式会社 オフセット印刷による電極パターンの形成方法
DE60124433T2 (de) * 2001-06-28 2007-09-06 Parelec, Inc. Tieftemperaturverfahren und zusammensetzungen zur herstellung elektrischer leiter
US6591496B2 (en) 2001-08-28 2003-07-15 3M Innovative Properties Company Method for making embedded electrical traces
KR100884995B1 (ko) * 2002-06-12 2009-02-20 엘지디스플레이 주식회사 액정표시장치의 공정라인 및 이를 이용한 제조방법
JP2005531679A (ja) * 2002-07-03 2005-10-20 ナノパウダーズ インダストリーズ リミテッド 低温焼結導電性ナノインク及びその製造方法
US20040178391A1 (en) * 2003-01-29 2004-09-16 Conaghan Brian F. High conductivity inks with low minimum curing temperatures
KR100545288B1 (ko) 2003-03-28 2006-01-25 주식회사 잉크테크 유기은 조성물 및 그 제조방법, 그로부터 제조되는 잉크및 그 잉크를 이용한 도전배선 형성 방법
CN100542692C (zh) * 2003-07-09 2009-09-23 福莱金属公司 包覆金属颗粒
WO2005022664A2 (en) * 2003-09-02 2005-03-10 Plastic Logic Limited Production of electronic devices
GB0320491D0 (en) 2003-09-02 2003-10-01 Plastic Logic Ltd Multi-level patterning
GB0324561D0 (en) * 2003-10-22 2003-11-26 Koninkl Philips Electronics Nv A method of producing a conductive layer on a substrate
JP4549655B2 (ja) * 2003-11-18 2010-09-22 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング 機能性塗料
KR100872162B1 (ko) * 2004-04-14 2008-12-08 (주)석경에이.티 도전성 금속 나노입자 및 이를 포함하는 나노금속 잉크
JP4628718B2 (ja) * 2004-07-23 2011-02-09 株式会社フジクラ 導電性被膜の形成方法
US7824466B2 (en) 2005-01-14 2010-11-02 Cabot Corporation Production of metal nanoparticles
US20060189113A1 (en) 2005-01-14 2006-08-24 Cabot Corporation Metal nanoparticle compositions
WO2006076606A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Optimized multi-layer printing of electronics and displays
US8167393B2 (en) 2005-01-14 2012-05-01 Cabot Corporation Printable electronic features on non-uniform substrate and processes for making same
US9603256B2 (en) 2005-08-24 2017-03-21 A.M. Ramp & Co. Gmbh Process for producing articles having an electrically conductive coating
JP2007084384A (ja) * 2005-09-22 2007-04-05 Seiko Epson Corp セラミックス電子部品の製造方法およびセラミックス電子部品
JP2007088221A (ja) * 2005-09-22 2007-04-05 Seiko Epson Corp セラミックス電子部品の製造方法およびセラミックス電子部品
KR100707911B1 (ko) * 2006-05-23 2007-04-13 (주)석경에이.티 도전성 금속 나노입자 및 이를 포함하는 나노금속 잉크
JP2006229254A (ja) * 2006-05-29 2006-08-31 Morimura Chemicals Ltd 透光体の製造方法
JP2006270118A (ja) * 2006-05-29 2006-10-05 Morimura Chemicals Ltd 回路基板の製造方法
KR100790457B1 (ko) * 2006-07-10 2008-01-02 삼성전기주식회사 금속 나노입자의 제조방법
KR100711505B1 (ko) 2007-01-30 2007-04-27 (주)이그잭스 도전막 형성을 위한 은 페이스트
DE102007027473A1 (de) 2007-06-14 2008-12-18 Manroland Ag Drucktechnisch hergestellte funktionale Komponenten
KR100889489B1 (ko) * 2008-03-18 2009-03-19 주식회사하이퍼플렉스 도전성 섬유재를 갖는 연성 회로기판 및 이를 갖는전자제품
KR101180475B1 (ko) * 2009-02-05 2012-09-07 주식회사 엘지화학 전도성 패턴의 형성방법 및 이에 의하여 제조된 전도성 패턴을 갖는 기판
JP4853590B2 (ja) 2009-02-18 2012-01-11 東洋紡績株式会社 金属薄膜製造方法および金属薄膜
KR101276237B1 (ko) * 2010-12-02 2013-06-20 한국기계연구원 저온소결 전도성 금속막 및 이의 제조방법
JP5598739B2 (ja) * 2012-05-18 2014-10-01 株式会社マテリアル・コンセプト 導電性ペースト
US11111396B2 (en) * 2014-10-17 2021-09-07 C3 Nano, Inc. Transparent films with control of light hue using nanoscale colorants
US20170252804A1 (en) * 2016-03-04 2017-09-07 Lockheed Martin Corporation Additive manufacturing processes utilizing metal nanoparticles
DE102019124954A1 (de) * 2019-09-17 2021-03-18 Danfoss Silicon Power Gmbh Verfahren zum Verbinden eines ersten elektronischen Bauteils mit einem zweiten elektronischen Bauteil

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4122143A (en) * 1976-05-24 1978-10-24 Mitsui Toatsu Chemicals, Inc. Process for producing cured products
JPH0797696B2 (ja) * 1986-07-05 1995-10-18 株式会社豊田自動織機製作所 ハイブリツドic基板と回路パタ−ン形成方法
US4808274A (en) * 1986-09-10 1989-02-28 Engelhard Corporation Metallized substrates and process for producing
JPH0747233B2 (ja) * 1987-09-14 1995-05-24 古河電気工業株式会社 半田析出用組成物および半田析出方法
DE3919564C2 (de) * 1989-06-15 1993-10-07 Bosch Gmbh Robert Verfahren zum Herstellen von Leiterbahnen auf einer Polyimidfolie
US5059242A (en) * 1990-04-27 1991-10-22 Firmstone Michael G Seed layer compositions containing organogold and organosilver compounds

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220028553A (ko) 2020-08-28 2022-03-08 (주)합동하이텍그라스 투과율 가변 필름 및 그 제조 방법

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