KR100522014B1

KR100522014B1 - 스위치된커패시터를갖는디지탈-아날로그컨버터

Info

Publication number: KR100522014B1
Application number: KR1019970008664A
Authority: KR
Inventors: 웨이스브로드 셔먼
Original assignee: 톰슨
Priority date: 1996-03-19
Filing date: 1997-03-14
Publication date: 2005-12-30
Also published as: JPH09261062A; CN1165439A; CN1169300C; FR2746561A1; US5781139A; FR2746561B1; JP3762030B2

Abstract

본 발명의 스위치된 커패시터형 디지탈-아날로그(D/A) 컨버터에서, n 비트의 이진 워드의 그룹이 D/A 컨버터의 병렬 브랜치(A,B,C,D)에 각각 인가된다. 소정의 브랜치(A)에서, 대응 비트(MSB-3)가 대응 스위치된 커패시터(C1)와 관련된 대응 스위치(MN31)의 제어 터미널(GATE)에 인가된다. 비트의 논리 레벨에 따라, 이 스위치된 커패시터는 기준 전압(5V)으로 충전되거나 또는 방전된 상태를 유지한다. 그런 다음, 소정의 브랜치의 스위치된 커패시터는 충전 재분배를 위해 제공되는 합산(summing) 커패시터(C5)와 병렬인 변환 스위치(MN51)에 의해 결합된다. 스위치된 커패시터 및 합산 커패시터의 커패시턴스는 동일하다. 스위치된 커패시터(SHTLSB+3)를 방전하거나 또는 충전 재분배(FHTMSB)하기 위해 할당된 시간(1μsec)은 커패시터(TMSB-2,TMSB-1)를 충전하기 위해 할당된 시간(4μsec)보다 짧게 된다. 커패시터를 충전/방전하는 것은 통상적인 트랜지스터(MN41)를 통해 달성된다.

Description

스위치된 커패시터를 갖는 디지탈-아날로그 컨버터{SWITCHED CAPACITOR DIGITAL-TO-ANALOG CONVERTER}

본 발명은 일반적으로 디지탈-아날로그(D/A) 컨버터에 관한 것이며, 특히 스위치된 커패시터형의 D/A 컨버터에 관한 것이다.

액정 디스플레이(LCD's)와 같은 디스플레이 장치는 매트릭스 또는, 예컨대, 평행하게는 열로, 수직으로는 행으로 정렬된 셀의 어레이로 구성되어 있다. 디스플레이될 비디오 정보는 예컨대, 디지탈 메모리에 기억된 직렬 데이타 워드의 형태로 D/A 컨버터에 제공된다. D/A 컨버터는 대응 데이타 워드로부터, 픽셀의 각 행에 개별적으로 관련된 데이타 라인에 결합되는 아날로그 휘도(그레이 스케일(gray scale)) 신호를 생성한다.

아모르퍼스 실리콘은 낮은 온도에서 제조될 수 있기 때문에, 액정 디스플레이를 제조하는데 바람직한 기술이다. 낮은 제조 온도는 용이하게 사용 가능하고 저가인 표준 기판 물질의 사용을 허용하기 때문에 중요하다. 그러나, 집적화된 주변 픽셀 드라이버에 있어서의 아모르퍼스 실리콘 박막 트랜지스터(a-Si TFTs)의 사용은 낮은 변형성 및 N형 금속 산화 반도체(N-MOS) 증가형 트랜지스터만의 사용 가능성때문에 설계상 어려움이 있었다.

Kapral의 이름으로 출원된 "CHARGE REDISTRIBUTION INTEGRATABLE D/A CONVERTER"란 명칭의 미국 특허 제 4,451,820호에는 충전 재분재 형태의 스위치된 커패시터를 갖는 D/A 컨버터가 개시되어 있다. 일실시예에서, 커패시터 각각은 동일한 값을 갖는다. 동일한 값을 갖는 다수의 커패시터는 서로를 쫓아 동일한 값을 유지한다. 따라서, 에이징(aging), 허용 오차 및 환경적 변화에 따른 커패시턴스의 변화에 의해 발생되는, 정확성에 있어서의 어떤 바람직하지 않은 영향이 바람직하게 감소된다.

LCD 용도를 위해 충분히 빠른 사이클 타임을 갖는 다수의 동일한 커패시터를 사용하여 a-Si TFTs를 갖는 D/A 컨버터를 구성하는 것이 바람직할 수 있다. 예컨대, 8비트의 직렬 데이타 워드에 대해 16 μsec의 전환(conversion) 사이클 타임을 획득하는 것이 바람직하다.

본 발명에 따라 구현된 디지탈-아날로그 컨버터는 서로 다른 웨이트(weight)를 나타내는 다수의 비트를 갖는 입력 데이타 워드의 소스를 포함한다. 동일한 커패시턴스값을 갖는 다수의 커패시터는 제1 커패시터를 포함한다. 스위칭 네트워크는 커패시터에 결합되며 다수의 비트에 응답한다. 이 스위칭 네트워크는 변환 사이클 내에서 발생하는 다수의 사이클 중 소정의 사이클과 관련된 다수의 커패시터의 각각의 커패시터에 있어서의 충전을 소정의 사이클의 제1 간격동안 초기화한다. 스위칭 네트워크는 소정의 사이클의 제2 간격동안, 충전 초기화된 관련 커패시터에서 대응 비트에 따라 전하를 발생시킨다. 스위칭 네트워크는 소정의 단계의 제3 간격동안 관련 커패시터를 제1 커패시터에 결합시켜, 제1 커패시터의 전하를 관련 커패시터에서 제2 간격 동안 발생된 전하와 제1 커패시터에서 결합시킨다. 상기 제2 간격의 길이는 상기 제1 및 제3 간격의 어느 것의 길이와도 동일하지 않다.

도 1a 및 도 1b는 대응 8-비트 직렬 데이타 워드 W로부터 대응 아날로그 휘도 전압 OUT을 생성하는 본 발명에 따른 D/A 컨버터(100)를 나타낸다. 도 1a의 D/A 컨버터(100)의 트랜지스터 스위치는 N형 아모르퍼스 실리콘 박막 트랜지스터(a-Si TFTs)이며, 이 트랜지스터는 도시되지 않은 LCD 매트릭스의 동일한 회로 보드 상에 설치된 디스플레이 드라이버에 적합하다. LCD 매트릭스의 픽셀은 예컨대, 1440 행 및 1024 열로 정렬된다. 따라서, LCD 매트릭스는 1440 D/A 컨버터(100)에 의해 화상 정보가 각각 제공되는 1440 행 라인을 포함한다. 간단히 하기 위해, 이러한 D/A 컨버터(100)의 하나만이 도 1a에 도시되어 있다. 소정의 열에서, 화상 정보가 예컨대, 16 ㎲와 동일한 소정의 열 선택 간격동안 제공된다.

도 2의 (a)-(e) 및 도 3의 (a)-(n)은 도 1a의 D/A 컨버터(100)의 동작을 설명하기 위한 타이밍도를 나타낸다. 도 1a, 도 1b, 도 2의 (a)-(e) 및 도 3의 (a)-(n)에서 사용된 동일한 기호 및 참조부호는 동일한 부분 및 기능을 가리킨다.

도 1a의 입력 터미널 IN은 1440 D/A 컨버터(100)의 20 D/A 컨버터(100)의 각 그룹에 공통이다. 20 D/A 컨버터의 각 그룹에서, 웨이트 또는 중요도의 순서로 리스트된 LSB, LSB+1, LSB+2, LSB+3, MSB-3, MSB-2, MSB-1 및 MSB의 8 비트로 구성된, D/A 컨버터(100)의 워드 W는 도 1a의 데이타 입력 터미널 IN에 직렬로 제공된다. 워드 W의 각각의 8비트는 대응 100㎱ 타임 슬롯 TS1동안 제공된다. 워드 W의 LSB, LSB+1, LSB+2, LSB+3, MSB-3, MSB-2, MSB-1 및 MSB에 대응하는 8개의 타임 슬롯 TS1은 도 2의 (e)의 TLSB, TLSB+1, TLSB+2, TLSB+3, TMSB-3, TMSB-2, TMSB-1 및 TMSB 간격에서 발생한다. 각 간격 즉, TLSB, TLSB+1, TLSB+2, TLSB+3, TMSB-3, TMSB-2, TMSB-1 및 TMSB에는 각각의 이러한 간격동안 동일한 웨이트를 갖는 20비트를 각각 20 D/A 컨버터(100)에 제공하기 위한 20개의 연속적인 타임 슬롯 TS1-TS20이 있다. 도 2의 (a)에, 타임 슬롯 TS1이 도시되어 있으며, 도 2의 (b)에는, 타임 슬롯 TS2가 도시되어 있다. 다른 타임 슬롯은 단순화하기 위해 생략한다. 도 2의 (a)-(e) 및 도 3의 (a)-(k)의 간격 TLSB, TLSB+1, TLSB+2, TLSB+3, TMSB-3, TMSB-2, TMSB-1 및 TMSB는 연속적으로 발생하며, 각각은 2㎲의 길이를 갖는다.

20 D/A 컨버터(100)의 그룹의 각 D/A 컨버터(100)의 도 1a의 디멀티플렉서 입력 트랜지스터 스위치 MN1은 터미널 IN에 결합된다. 각 D/A 컨버터(100)에서, 도 1a의 대응 제어 신호 DWi는 트랜지스터 스위치 MN1의 게이트에서 발생되는데, 여기에서 i는 1-20으로부터 선택된다. 따라서, 워드 W의 대응 비트는 도 2의 (e)의 대응 타임 슬롯 TS1동안, 트랜지스터 스위치 MN1을 통해 터미널(101)에 결합된다.

도 1a의 D/A 컨버터(100)는 차후 설명되는 바와 같이, 4개의 스테이지, 즉 A, B, C 및 D를 포함하는데, 이 스테이지는 서로에 대해 엇갈리는 그들의 타이밍을 제외하고는 신호 DW1에서와 같이 실질적으로 동일하다. 스테이지 A, B, C 및 D는 병렬 브랜치를 형성하여, 파이프라인 동작을 제공한다. 스테이지 A, B, C 및 D는 4:1 디멀티플렉서(102)를 형성하는, 트랜지스터 스위치 MN11, 트랜지스터 스위치 MN2, 트랜지스터 스위치 MN13 및 트랜지스터 스위치 MN14를 각각 포함한다. 트랜지스터 스위치 MN11, MN12, MN13 및 MN14는 터미널(101)에 결합된다. 각 스테이지 A, B, C 및 D는 제 1 및 제 2 서브-사이클의 소정의 전환 사이클에서 동작한다.

스테이지 A의 제 1 서브-사이클에서, 도 3의 (c)의 제어신호 MN11a에 의해 제어되는 트랜지스터 스위치 MN11은 도 2의 (a)의 간격 TLSB의 대응 타임 슬롯 TS1동안 비트 LSB를 도 1a의 터미널(101)로부터 트랜지스터 스위치 MN31의 게이트 전극에 결합시킨다. 그 결과로, 도 1a의 트랜지스터 스위치 MN31의 게이트 커패시턴스 CGA 상에 사전축적된 전하는 차후 설명되는 바와 같이, 비트 LSB가 HIGH 레벨일때 그곳에 축적된 상태를 유지한다. 따라서, 트랜지스터 스위치 MN31은 도 2의 (a)의 간격 TLSB+1 및 TLSB+2 동안, 도통 상태를 유지한다. 도 2의 (e)의 비트 LSB가 LOW 레벨이면, 도 1a의 트랜지스터 스위치 MN31은 커패시턴스 CGA로 미리 축적된 상기 전하를 방전하여, 도 2의 (a)의 간격 TLSB+1 및 TLSB+2 동안, 트랜지스터 스위치 MN31이 비도통 상태가 되게 한다.

도 1a의 트랜지스터 스위치 MN31은 커패시터 C1과 직렬로 결합된다. 커패시터 C1은 차후 설명되는 바와 같이, 도 2의 (a)의 간격 TLSB+1 이전에는 방전된 상태에 있다. 간격 TLSB+1 및 TLSB+2 동안, 도 1a의 트랜지스터 스위치 MN41은 도 3의 (g)의 제어 신호 MN41a에 따라 턴온되며, 5V인 도 3의 (i)의 전압 V21을 도 1a의 커패시터 C1에 결합시킨다. 비트 LSB가 HIGH 레벨에 있기 때문에 트랜지스터 스위치 MN31이 도통 상태에 있으면, 도 1a의 커패시터 C1은 도 2의 (a)의 TLSB+1 및 TLSB+2 동안 충전되어, 거기에 5V의 전압 VC1을 발생시킨다. 비트 LSB는 LOW 레벨에 있기 때문에 트랜지스터 스위치 MN31이 비도통 상태에 있다면, 도 1a의 커패시터 C1은 전하를 축적하지 않는다.

도 2의 (a)의 간격 TLSB+3 동안, 도 1a의 트랜지스터 스위치 MN21은 도 3의 (c)의 제어 신호 MN21a에 따라 턴온되며, 도 1a의 커패시턴스 CGA를 사전충전한다. 5V의 전압은 트랜지스터 MN31의 게이트 상에서 발생되어 간격 FHTLSB+3 동안 트랜지스터 스위치 MN31을 도통시킨다. 간격 FHTLSB+3은 도 2의 (a)의 간격 TLSB+3의 첫번째 절반에 존재한다. 간격 FHTLSB+3 동안, 도 1a의 트랜지스터 스위치 MN41은 턴오프되며, 도 3의 (k)의 제어 신호 MN51a에 의해 제어되는 트랜지스터 스위치 MN52는 도 1a의 결합 커패시터 C1을 공통 합산 커패시터 C5와 병렬로 결합시키기 위해 턴온된다. 도 2의 (a)의 간격 TLSB+3의 두번째 절반인, 간격 SHTLSB+3 동안, 도 1a의 커패시터 C1이 방전된다. 도 1a의 커패시터 C1은 도통 상태의 트랜지스터 스위치 MN41에 의해 방전된다. 도통 상태의 트랜지스터 MN41은 스테이지 A의 제 2 서브-사이클에 대비하여, 0V의 전압 V21을 커패시터 C1에 결합시킨다.

본 발명의 특징에 따라, 커패시터 C1을 방전하도록 할당된, 간격 SHTLSB+3의 길이는 커패시터 C1을 충전하기 위해 할당된 간격 TLSB+1 및 TLSB+2의 길이의 합보다 실질적으로 짧다. 간격 SHTLSB+3 동안, 트랜지스터 MN41는 공통 소스 모드로 동작하는 반면, 간격 TLSB+1 및 TLSB+2 동안, 트랜지스터 MN41은 소스-플로워 모드로 동작한다. 공통 소스 모드에서의 트랜지스터 MN41의 도통성은 소스 플로워 모드에서보다 실질적으로 높기 때문에, 커패시터 C1의 방전 간격 SHTLSB+3의 길이는 충전 간격 TLSB+1 및 TLSB+2의 길이의 합보다 짧게 한다. 바람직하게, 커패시터 C1을 충전/방전하기 위한 서로 다른 길이의 할당 간격은 D/A 컨버터(100)의 사이클 타임의 길이에 있어서의 감소를 가져온다.

본 발명의 다른 특징에 따라, 커패시터 C1은 동일한 트랜지스터 MN41을 통해 충전되고 방전된다. 따라서, 적은 트랜지스터가 커패시터 C1에 결합된다. 따라서, 커패시터 C1의 커패시턴스와, 커패시터 C1과 병렬로 결합된 트랜지스터와 관련된 기생 커패시턴스의 합의 허용오차 범위는 바람직하게 좁다.

도 2의 (a)의 간격 TMSB-3의 대응 타임 슬롯 TS1 동안, 스테이지 A의 제 2 서브-사이클에서, 비트 MSB-3은 도 1a의 터미널(101)로부터 트랜지스터 스위치 MN31의 게이트 전극에 결합된다. 도 2의 (a)에 도시된 바와 같이, 유사한 동작이 제 1 서브-사이클에서와 같은 동일한 순서로 스테이지 A에서 발생한다. 따라서, 간격 TMSB-2 및 TMSB-1 동안, 비트 MSB-3에 따라, 도 1a의 커패시터 C1은 5V의 전압 V21에 의해 충전되거나 방전된 상태를 유지한다. 유사하게, 간격 TMSB 동안, 커패시턴스 CGA는 사전충전된다. 간격 FHTLSB+3과 유사한 도 2의 (a)의 간격 FHTMSB 동안, 커패시터 C1은 도 1a의 커패시터 C5와 병렬로 결합된다. 간격 SHTLSB+3과 유사한 간격 SHTMSB 동안, 커패시터 C1은 바로 다음의 제 1 서브-사이클에 대비하여, 0V의 전압 V21에 의해 방전된다.

유사하게, 스테이지 B는 스테이지 A의 트랜지스터 스위치 MN21, MN31, MN41 및 MN51, 게이트 커패시턴스 CGA 및 커패시터 C1과 같은 유사한 동작을 각각 수행하는 트랜지스터 스위치 MN22, 트랜지스터 스위치 MN32, 트랜지스터 스위치 MN42, 트랜지스터 스위치 MN52, 게이트 커패시턴스 CGB 및 커패시터 C2를 포함한다. 도 3의 (d)의 제어 신호 MN12a, 도 3의 (f)의 제어 신호 MN22a, 도 3의 (h)의 제어 신호 MN42a, 도 3의 (l)의 제어 신호 MN52a 및 도 3의 (j)의 전압 V22는 각각 스테이지 A의 제어 신호 MN11a, MN21a, MN41a, MN51a 및 전압 V21에서와 같이 도 1a의 스테이지 B에서 유사한 기능을 수행한다.

마찬가지로, 스테이지 C는 스테이지 A의 트랜지스터 스위치 MN21, MN31, MN41 및 MN51, 게이트 커패시턴스 CGA 및 커패시터 C1과 같은 유사한 동작을 각각 수행하는 트랜지스터 스위치 MN23, 트랜지스터 스위치 MN33, 트랜지스터 스위치 MN43, 트랜지스터 스위치 MN53, 게이트 커패시턴스 CGC 및 커패시터 C3를 포함한다. 마찬가지로, 제어 신호 MN13a, 제어 신호 MN32a, 제어 신호 MN43a, 제어 신호 MN53a 및 전압 V23은 각각 스테이지 A의 제어 신호 MN11a, MN21a, MN41a, MN51a 및 전압 V21에서와 같이, 스테이지 C에서 유사한 기능을 수행한다.

유사한 방식으로, 스테이지 D는 스테이지 A의 트랜지스터 스위치 MN21, MN31, MN41 및 MN51, 게이트 커패시턴스 CGA 및 커패시터 C1과 같은 유사한 동작을 각각 수행하는 트랜지스터 스위치 MN24, 트랜지스터 스위치 MN34, 트랜지스터 스위치 MN44, 트랜지스터 스위치 MN54, 게이트 커패시턴스 CGD 및 커패시터 C4를 포함한다. 유사하게, 제어 신호 MN14a, 제어 신호 MN24a, 제어 신호 MN44a, 제어 신호 MN54a 및 전압 V24는 각각 스테이지 A에서의 제어 신호 MN11a, MN21a, MN41a, MN51a 및 전압 V21에서와 같이, 스테이지 D에서 유사한 기능을 수행한다. 각각의 스테이지 B, C 및 D에서, 전환 사이클은 스테이지 A의 경우에서와 같이 제 1 및 제 2 서브-사이클을 포함한다.

스테이지 B의 제1 서브-사이클에서, 트랜지스터 스위치 MN12는 도 2의 (b)의 간격 TLSB+1의 대응 타임 슬롯 TS1 동안, 비트 LSB+1을 터미널(101)로부터 트랜지스터 스위치 MN32의 게이트 전극으로 결합시킨다. 스테이지 B의 제 2 서브-사이클에서, 트랜지스터 스위치 MN12는 도 2의 (b)의 간격 TMSB-2의 대응 타임 슬롯 TS1 동안, 비트 MSB-2를 터미널(101)로부터 트랜지스터 스위치 MN32의 게이트 전극에 결합시킨다. 도 2의 (b)에 도시된 바와 같이 2μs의 지연을 제외하고, 유사한 동작이 스테이지 A에서와 같은 동일한 순서로 도 1a의 스테이지 B에서 발생한다.

마찬가지로, 스테이지 C의 제 1 서브-사이클에서, 트랜지스터 스위치 MN13은 도 2의 (c)의 간격 TLSB+2의 대응 타임 슬롯 TS1 동안, 비트 LSB+2를 터미널(101)로부터 트랜지스터 스위치 MN33의 게이트 전극으로 결합시킨다. 스테이지 C의 제 2 서브-사이클에서, 트랜지스터 스위치 MN13는 도 2의 (c)의 간격 TMSB-1의 대응 타임 슬롯 TS1 동안, 비트 MSB-1을 터미널(101)로부터 트랜지스터 스위치 MN33의 게이트 전극으로 결합시킨다. 도 2의 (c)에 도시된 바와 같이 추가적인 2μs의 지연을 제외하고, 유사한 동작이 스테이지 B에서와 같은 동일한 순서로 도 1a의 스테이지 C에서 발생한다.

동일한 방식으로, 도 1a의 스테이지 D의 제1 서브-사이클에서, 트랜지스터 스위치 MN14는 도 2의 (d)의 간격 TLSB+3의 대응 타임 슬롯 TS1 동안, 비트 LSB+3을 터미널(101)로부터 트랜지스터 스위치 MN34의 게이트 전극으로 결합시킨다. 도 1a의 스테이지 D의 제 2 서브-사이클에서, 트랜지스터 스위치 MN14는 도 2의 (d)의 간격 TMSB의 대응 타임 슬롯 TS1 동안, 비트 MSB를 터미널(101)로부터 트랜지스터 스위치 MN34의 게이트 전극으로 결합시킨다. 도 2의 (d)에 도시된 바와 같이 2μs의 추가적인 지연을 제외하고, 유사한 동작이 스테이지 C에서와 같은 동일한 순서로 도 1a의 스테이지 D에서 발생한다.

상기 설명된 바와 같이, 각 트랜지스터 MN31, MN32, MN33 및 MN34의 각 게이트 커패시턴스 CGA, CGB, CGC 및 CGD는 전환 사이클 동안 각각 사전충전된다. 각 게이트 커패시턴스 CGA, CGB, CGC 및 CGD는 사전충전되어, 대응 트랜지스터 스위치 MN11, MN12, MN13 또는 MN14가 턴온되는 간격 바로 전에 존재하는 2μs 간격동안 +5V의 게이트 전압을 발생시킨다. 따라서, 바람직하게 트랜지스터 스위치 MN11, MN12, MN13 또는 MN14는 대응 트랜지스터 스위치 MN31, MN32, MN33 또는 MN34의 게이트에 각각 결합된 워드 W의 비트가 HIGH 레벨에 있을때 충전 전류의 소스를 필요로 하지 않는다. 워드 W의 비트가 LOW 레벨일때 대응 트랜지스터 스위치 MN11, MN12, MN13 또는 MN14에는 전류를 공급하는 것보다 빠르게 이루어질 수 있는, 전류를 감소시키는 동작이 요구된다. 이러한 식으로, 바람직하게 각각의 트랜지스터 스위치 MN31, MN32, MN33 및 MN34의 게이트에서의 변이(transition) 시간은 감소된다.

합산 커패시터 C5에서의 전압 VC5는 도 2의 (d)의 간격 SHTLSB+2 동안, 0V로 초기화된다. 커패시터 C5를 방전하는 것은 도 3의 (m)의 제어 신호 MN2a에 의해 제어되는 도 1a의 트랜지스터 스위치 MN2를 통해 달성된다. 그 외 다른 모든 시간에서 전환 사이클 동안, 도 1a의 트랜지스터 스위치 MN2는 턴오프된다. 따라서, 캐패시터 C5는 상기 설명된 바와 같이, 스테이지 A에서 제 1 서브-사이클의 도 2의 (a)의 간격 FHTLSB+3 이전에는 방전 상태에 있다.

도 2의 (a)의 간격 FHTLSB+3 동안, 비트 LSB에 따라 도 1a의 커패시터 C1에 축적된 모든 전하는 커패시터 C1과 C5 사이에서 재분배된다. 가장 작은 중요도를 가진 비트 LSB가 HIGH 레벨에 있으면, 커패시터 C1에 축적된 전하는 도 2의 (a)의 간격 FHTLSB+3 동안, 커패시터 C1과 C5 에서 재분배된다. 도 1a의 커패시터 C1, C2, C3, C4 및 C5는 동일한 값을 갖는다. 따라서, 커패시터 C5에 발생된 전압 VC5는 커패시터 C1에서 발생된 전압의 1/2과 동일하다. 가장 작은 중요도를 갖는 비트 LSB가 LOW 레벨에 있으면, 도 1a의 커패시터 C5는 상기 설명된 바와 같이, 방전 상태를 유지한다.

본 발명의 특징에 따라, 커패시터 C1과 C5에서의 충전 재분배를 위해 할당된 간격 FHTLSB+3의 길이는 커패시터 C1을 방전하기 위해 할당된 간격 TLSB+1 및 TLSB+2의 길이의 합보다 짧다. 간격 FHTLSB+3 동안, 커패시터 C1의 전압 VC1에서의 변화는 전압 V21의 1/2 또는 2.5V보다 작거나 동일하다. 반면, 간격 TLSB+1 및 TLSB+2 동안, 전압 VC1에서의 변화는 5V보다 크거나 동일하다. 따라서, 충전 재분배를 위해 요구되는 시간은 커패시터 C1을 충전하기 위해 요구되는 시간보다 작아야 한다. 바람직하게, 커패시터 C1에서의 충전 재분배 및 커패시터 C1을 5V로 충전하기 위한 서로 다른 길이의 할당된 간격은 D/A 컨버터(100)의 사이클 타임 길이의 감소를 가져온다.

도 2의 (b)의 간격 FHTMSB-3 동안, 비트 LSB+1에 따라 커패시터 C2에 축적된 모든 전하는 도 1a의 커패시터 C2와 C5에서 재분배된다. 따라서, 도 2의 (b)의 간격 FHTMSB-3 동안, 커패시터 C5에 발생된 전하는 커패시터 C5의 전하와 도 2의 (a)의 간격 TLSB+3이 끝날 때까지 존재하는 커패시터 C2의 전하의 합의 1/2과 동일하다. 따라서, 도 2의 (b)의 간격 FHTMSB-3 동안, 발생된 전압 VC5는 전압 VC5와, 도 2의 (a)의 간격 TLSB+3의이 끝날 때까지 존재하는 전압 VC2의 합의 1/2과 동일하다.

유사하게, 도 2의 (c), 도 2의 (d), 도 2의 (a) ,도 2의 (b) 및 도 2의 (c), 도 2의 (d)의 각각의 간격 FHTMSB-2, FHTMSB-1, FHTMSB, FHTLSB, FHTLSB+1 및 FHTLSB+2 동안, 도 1a의 각 커패시터 C3, C4, C1, C2, C3 및 C4는 상기 설명된 바와 같이, 공통 합산 커패시터 C5와 병렬로 결합된다. 각각의 비트 LSB+2, LSB+3, LSB-3, LSB-2, LSB-1 및 LSB에 따라 각 커패시터 C3, C4, C1, C2, C3 및 C4에 각각 축적된 모든 전하는 상기 설명된 방식으로 상기 각 커패시터 및 커패시터 C5에서 재분배된다. 따라서, 각 충전 재분배 간격 동안, 커패시터 C1, C2, C3 또는 C4에 축적된 전하와 합산 커패시터 C5에 축적된 전하는 2로 나누어진다. 따라서, 도 2의 (d)의 간격 FHTLSB+2 동안, 전환 사이클의 끝까지 도 1a의 전압 VC5는 워드 W의 아날로그 등량값과 동일하다.

D/A 컨버터(100)의 비트에서의 도출(resolution)은 커패시터 C5에 대한 충전 변화의 수와 동일하다. 상기의 예에서, 도출은 8비트이다. 도 3의 (n)의 제어 신호 MN3a에 의해 제어되는 트랜지스터 스위치 MN3는 도 1a의 전압 VC5를 연결시켜 출력 전압 OUT를 발생시킨다. D/A 컨버터(100)의 전압 OUT은 도 2의 (d)의 간격 FHTLSB+2 동안, 공지된 방식으로 도시되지 않은 대응 데이타 라인 드라이버를 통해 도시되지 않은 LCD 매트릭스의 대응 행 라인에 인가된다.

바람직하게, 도 1a의 커패시터 C1, C2, C3, C4 및 C5는 1pf와 동일한 값을 갖는다. 주기적으로, 이들 커패시터는 서로를 쫓아 동일한 값을 유지한다. 환언하면, 동일한 방법으로 동일한 값 에이지를 갖는 커패시터들의 유사한 허용오차를 갖게 되면, 환경의 변화에 유사하게 응답한다. 따라서, 그러한 커패시터들 사이의 커패시턴스 변화가 최소가 된다. 결과적으로, 커패시턴스의 변화에 의해 발생되는, 정확성에 대한 원하지 않는 모든 영향이, 동일한 값을 갖는 커패시터 C1, C2, C3, C4 및 C5를 사용함으로 인해, 바람직하게 감소되는 것이다. 이러한 방식으로, 커패시터의 충전 및 방전에 기인하여 발생될 수 있는, 데이타 의존 에러는 바람직하게 감소된다.

제어 신호 DW1-DW20, MN21a-MN24a, MN41a-MN44a, MN51a-MN54a, MN51a-MN54a, MN2a, MN3a 및 도 1a의 전압 V21-V24는 도 1b의 통상적인 시퀀서(sequencer)(400)에서 생성된다. D/A 전환 사이클 타임은 도 2의 (e)의 8개의 간격 TLSB, TLSB+1, TLSB+2, TLSB+3, TMSB-3, TMSB-2, TMSB-1 및 TMSB 또는 16㎲와 동일하다. D/A 전환 사이클 타임은 상기 설명된 LCD 매트릭스의 16㎲ 열 선택 간격과 동일하게 된다.

본 발명에 따라, LCD 용도를 위해 충분히 빠른 사이클 타임을 갖는 다수의 동일한 커패시터를 사용하여 a-Si TFTs를 갖는 D/A 컨버터를 구성한다. 따라서, 예컨대, 8비트의 직렬 데이타 워드에 대해 16 μsec의 전환 사이클 타임을 획득할 수 있다.

도 1a 및 도 1b는 본 발명을 구현한 스위치된 커패시터형 D/A 컨버터를 나타내는 도면.

도 2의 (a)-(e)는 도 1a 및 도 1b의 D/A 컨버터의 동작을 설명하기 위한 타이밍도.

도 3의 (a)-(n)는 도 1a 및 도 1b의 D/A 컨버터의 동작을 설명하기 위한 파형도.

<도면의 주요 부분에 대한 부호의 설명>

100: D/A 컨버터

101: 터미널

102: 디멀티플렉서

400: 시퀀서

Claims

서로 다른 웨이트를 나타내는 복수의 비트를 갖는 입력 데이타 워드의 소스와;

제1 커패시터를 포함하는 동일한 커패시턴스값의 복수의 커패시터와;

상기 커패시터에 결합되고 상기 복수의 비트에 응답하여, 변환 사이클 내에서 발생하는 복수의 사이클 중 소정의 사이클과 관련된 상기 복수의 커패시터의 각각의 커패시터에 있어서의 충전을 상기 소정의 사이클의 제1 간격 동안 초기화하며, 상기 소정의 사이클의 제2 간격 동안, 상기 충전 초기화된 관련 커패시터에 대응 비트에 따라 전하를 발생시키며, 상기 소정의 사이클의 제3 간격 동안, 상기 관련 커패시터를 상기 제1 커패시터에 결합시켜, 상기 관련 커패시터에서 상기 제2 간격 동안 발생된 상기 전하를 상기 제1 커패시터에서 상기 제1 커패시터의 전하와 결합시키는 스위칭 네트워크를;

포함하는 디지탈-아날로그 컨버터에 있어서,

상기 제2 간격의 길이는 상기 제1 및 제3 간격중 하나의 길이와도 동일하지 않은 것을 특징으로 하는 디지탈-아날로그 컨버터.
제 1 항에 있어서, 상기 제2 간격의 상기 길이는 상기 제1및 제3 간격 중 각각의 상기 길이와 동일하지 않은 것을 특징으로 하는 디지탈-아날로그 컨버터.
제1 항에 있어서, 상기 제1 및 제3 간격중 상기 하나의 상기 길이는 상기 디지탈-아날로그 컨버터의 사이클 타임을 감소하는 방식으로 상기 제2 간격보다 짧은 것을 특징으로 하는 디지탈-아날로그 컨버터.
제1 항에 있어서, 상기 관련 커패시터는 상기 제3 간격 동안, 상기 제1 커패시터와 병렬로 결합되는 것을 특징으로 하는 디지탈-아날로그 컨버터.
제1 항에 있어서, 상기 제1 커패시터에서 이전 사이클에서 발생된 전하는 상기 소정의 사이클에서 상기 관련 커패시터의 상기 전하와 결합하는 것을 특징으로 하는 디지탈-아날로그 컨버터.
제1 항에 있어서, 상기 복수의 커패시터는 또 다른 사이클과 관련된 제2 커패시터를 포함하며 상기 스위칭 네트워크는 제2 비트에 따라 상기 제2 커패시터에서 전하를 발생시키며, 상기 또 다른 사이클에서, 상기 제2 커패시터를 상기 제1 커패시터에 결합시켜 상기 소정의 사이클에서 제1 커패시터에 결합된 상기 전하를 상기 제2 커패시터의 상기 전하와 상기 제1 커패시터에서 결합시킴으로써 파이프라인 동작을 제공하는 것을 특징으로 하는 디지탈-아날로그 컨버터.
제1 항에 있어서, 상기 비트는 상기 스위칭 네트워크에 직렬로 결합되는 것을 특징으로 하는 디지탈-아날로그 컨버터.
제1 항에 있어서, 제1 스위치는 전압 소스 및 상기 관련 커패시터에 결합되어 상기 관련 커패시터에 소정의 전압을 발생시키며, 상기 스위치는 상기 관련 커패시터를 상기 제1 커패시터와 병렬로 결합시키는 것을 특징으로 하는 디지탈-아날로그 컨버터.
서로 다른 웨이트를 나타내는 복수의 비트를 갖는 입력 데이타 워드의 소스와;

제1 커패시터를 포함하는 동일한 커패시턴스값의 복수의 커패시터와;

상기 커패시터에 결합되고 상기 복수의 비트에 응답하여, 변환 사이클 내에서 발생하는 복수의 사이클 중 소정의 사이클과 관련된 상기 복수의 커패시터의 각각의 커패시터에 있어서의 충전을 상기 소정의 사이클의 제1 간격 동안 초기화하며, 상기 소정의 사이클의 제2 간격 동안, 대응 비트에 따라 상기 관련 커패시터에 전하를 발생시키는 스위칭 네트워크를 포함하는 디지탈-아날로그 컨버터에 있어서,

상기 스위칭 네트워크의 공통 트랜지스터 스위치는 상기 제1 및 제2 간격 동안, 상기 관련 커패시터의 전류 경로에 결합되며, 상기 스위칭 네트워크는 상기 관련 커패시터를 상기 제1 커패시터에 결합시켜, 상기 관련 커패시터에서 발생된 상기 전하를 상기 제1 커패시터에서 상기 제1 커패시터의 전하와 결합시키는 것을 특징으로 하는 디지탈-아날로그 컨버터.