CN1169300C - 开关电容式数/模转换器 - Google Patents

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Abstract

开关电容式数/模转换器，其n个字位分别加到n个并联支路上。在某支路(A)中，相应二进制位(MSB-3)加到相应开关(MN31)与相应开关电容器(C1)的控制端(GATE)。按位逻辑电平，将电容器充电到基准电压(5伏)或保持放电状态。该支路电容器由转换开关(MN51)并联到求和电容器(C5)以再分配电荷。两电容器值相等。给开关电容器放电(SHTLSB+3)或给电荷再分配(FHTMSB)的时间短于充电(TMSB-2，TMSB-1)时间。充放电通过公用晶体管(MN41)进行。

Description

开关电容式数/模转换器
本发明总的说来涉及数/模(D/A)转换器，具体地说，涉及一种开关电容式数/模转换器。
象液晶显示器(LCD)之类的显示装置是由例如水平成行、垂直成列的排列成矩阵或阵列的显示器件组成的。待显示的视频信息以例如存储在数据存储器中的串行数据字的形式提供给数/模转换器。数/模转换器根据相应的数据字产生模拟亮度(灰度)信号耦合到分别与各列象素有关的数据线上。
非晶硅可以在低温下制备，因而历来是制造液晶显示器的较好工艺材料。这里，制备温度低这一点很重要，因为这样就可以采用一般易物色到的廉价基片材料。但是，在集成***象素驱动器中采用非晶硅薄膜晶体管(a-Si TFT)造成设计上的困难，因为这种晶体管载流子的迁移率低，而且只能利用N型金属氧化物半导体(N-MOS)增强型晶体管。
以kapral名义申请的题为“电荷再分布型可集成化数/模转换器”的美国专利4,451,820号介绍了一种带电荷再分布型开关电容器的数/模转换器。其中一个实例中的每个电容器的电容值是相同的。电容值相同的电容器具有彼此相互追随保持等值的倾向，因此有这样的好处，即减小了任何电容值因老化、容限和环境变化引起的变化对精确度产生的不希望有的影响。
总希望制造出采用周期时间快得足以满足LCD要求的等值电容器的带a-Si TFT的数/模转换器。举例说，总希望对8位串行数据字的转换能达到16微秒转换周期时间。
本发明实施例的数/模转换器，其输入数据字源具有多个表示不同权重的二进制位；其多个等电容值电容包括第一电容器，这些电容器与一个开关网络耦合；开关网络对多个二进制位起反应，其作用是在给定阶段的第一时段期间激起多个电容器与多个阶段的该给定阶段相关的相应电容中的电荷，在给定阶段的第二时段期间根据相应的二进制位在电荷已激起的有关电容器中产生电荷，在给定阶段的第三时段期间将有关的电容器耦合到第一电容器，以便在第一电容器中将第一电容器的电荷与在第二时段期间在有关的电容器中产生的电荷结合起来。第二时段的长度与第一和第三时段之一的长度不等。
图1A和图1B示出了本发明实施例的开关电容式数/模转换器。
图2A-2E示出了用以说明图1A和图1B的数/模转换器工作过程的时序图。
图3A-3N示出了用以说明图1A和图1B的数/模转换器工作过程的另一些波形。
图1A和图1B示出了本发明实施例的数/模转换器100，用以根据相应的8位串行字W产生相应的模拟亮度电压OUT。图1A数/模转换器100的晶体管开关都是N型非晶硅薄膜晶体管(a-Si TFT)，适用于在LCD矩阵(图中未示出)的同一电路板上形成的显示驱动器。LCD矩阵的各象素排列成例如1440列和1024行。因此，LCD矩阵有1440条列线分别由1440个数/模转换器100提供图象信息。为简明起见，图1A中只示出了其中一个这样的数/模转换器100。在例如16微秒的给定行选择时段期间，图象信息在给定行中提供。
图2A-2E和图3A-3N示出了供说明图1A数/模转换器100工作过程的时序图。图1A、1B、2A-2E和3A-3N中类似的符号和编号表示类似的元件或功能。
图1A的输入端IN是1440个数/模转换器100中20个数/模转换器100组成的各组共用的输入端。在20个数/模转换器组成的各组转换器中，数/模转换器100的字W的8个二进制位LSB、LSB+1、LSB+2、LSB+3、MSB-3、MSB-2、MSB-1和MSB依次按权重或有效位的顺序排列，依次加到图1A的数据输入端IN。字W的8个二进制位是在相应100毫微秒时隙TS1期间分别加上去的。字W的二进制位LSB、LSB+1、LSB+2、LSB+3、MSB-3、MSB-2、MSB-1和MSB相应的8个时隙分别是在图2E的时段TLSB、TLSB+1、TLSB+2、TLSB+3、TMSB-3、TMSB-2、TMSB-1和TMSB中出现的。各时段TLSB、TLSB+1、TLSB+2、TLSB+3、TMSB-3、TMSB-2、TMSB-1和TMSB中有20个连续的时隙TS1-TS20用以在各个这样的时段中分别将20个同权重的二进制位加到20个数/模转换器100上。图2A中示出了时隙TS1，图2B中示出了时隙TS2。为简明起见，其它的时隙没有示出。图2A-2E和图3A-3K的时段TLSB、TLSB+1、TLSB+2、TLSB+3、TMSB-3、TMSB-2、TMSB-1和TMSB顺次出现，各时段长为2微秒。
20个数/模转换器100组成的转换器组的各数/模转换器100在图1A中的多路分配器将输入晶体管开关MN1耦合到端子IN上。在各数/模转换器100中，在晶体管开关MN1的栅极上产生图1A的相应控制信号DWi，其中i选自1-20。因此，字W相应的二进制位是在图2E相应的时隙TS1期间经晶体管开关MN1耦合到端子101上的。
图1A的数/模转换器100(例如，信号DW1)有四个级：A、B、C、D，各级基本上相同，只是它们的时序彼此交错，这稍后即将说明。四级A、B、C、D形成并联支路，以便进行流水线操作。A、B、C、D四级分别包括晶体管开关MN11、晶体管开关MN12、晶体管开关MN13和晶体管开关MN14，四个晶体管开关形成4∶1的多路分配器102。晶体管开关MN11、MN12、MN13和MN14耦合到端子101。各级A、B、C、D按第一和第二子周期中的给定的转换周期工作。
在A级的第一子周期中，由图3C的控制信号MN11a控制的晶体管开关MN11在图2A的时段TLSB的相应时隙TS1期间将二进制位LSB从图1A的端子101耦合到晶体管开关MN31的栅极。于是，原先存储在图1A的晶体管开关MN31的栅极电容CGA上的电荷(这稍后即将说明)在二进制位LSB处于高电平时仍然存储在那里，因而晶体管开管MN31在图2A的时段TLSB+1和TLSB+2期间仍然导通。图2E的二进制位LSB处于低电位时，对于图1A的晶体管开关MN31，上述原先存储在电容CGA中的电荷如稍后即将说明的那样放电，从而使晶体管开关MN31在图2A的时段TLSB+1和TLSB+2期间不导通。
图1A的晶体管开关MN31与电容器C1串联耦合。电容器C1在图2A的时段TLSB+1之前处于放电状态，这稍后即将说明。在时段TLSB+1和TLSB+2期间，图1A的晶体管开关MN41按图3G的控制信号MN41a导通，将图3I的5伏电压V21耦合到图1A的电容器C1上。若晶体管开关MN31因二进制位LSB处于高电平而导通，则图1A的电容器C1在图2A的时段TLSB+1和TLSB+2期间充电，在其中产生5伏的电压VC1。若晶体管开关MN31因二进制位LSB处于低电平而不导通，则图1A的电容器C1不储存电荷。
在图2A的时段TLSB+3期间，图1A的晶体管开关MN21按图3C的控制信号MN21a而导通，使图1A的电容CGA预先充电。晶体管MN31的栅极上产生5伏电压，从而使晶体管开关MN31在时段FHTLSB+3期间导通。时段FHTLSB+3出现在图2A的时段TLSB+3的前半段。在时段FHTLSB+3期间，图1A的晶体管开关MN41截止，由图3K的控制信号MN51a控制的晶体管开关MN52导通，从而使图1A的电容器C1与公用求和电容器C5并联耦合。在图2A的时段TLSB+3后半段的时段SHTLSB+3期间，图1A的电容器C1放电。图1A的电容器C1因晶体管开关MN41导通而放电。导通的晶体管开关41将0伏的电压V21耦合到电容器C1，给A级的第二子周期作好准备。
按照本发明的特点，分派给电容器C1放电的时段SHTLSB+3的长度基本上要小于分派给电容器C1充电的时段TLSB+1和TLSB+2的长度之和。在时段SHTLSB+3期间，晶体管MN41以共源极方式工作，而在TLSB+1和TLSB+2期间，晶体管MN41是以源极跟随器方式工作的。由于晶体管MN41在共源极方式下的导电能力实际上高于源极跟随器方式下的导电能力，因而电容器C1的放电时段SHTLSB+3要比充电时段TLSB+1和TLSB+2两者长度之和短。按不同长度分派电容器C1的充电/放电时段有便于缩短数/模转换器100周期时间长度的好处。
按照本发明的另一个特点，电容器C1通过同一晶体管MN41充电和放电，这就减少了耦合到电容器C1的晶体管，从而缩小了电容器C1电容值和与其并联耦合的晶体管有关的寄生电容电容值之和的容差范围。
在图2A的时段TMSB-3的相应时隙TS1期间，二进制位MSB-3从图1A的端子101在阶段A的第二子周期耦合到晶体管开关MN31的栅极。在阶段A进行类似的工作过程，且是按图2A所示的以与第一子周期相同次序进行的。这样，在时段TMSB-2和TMSB-1期间，图1A的电容器C1在5伏的电压V21下充电，或仍然按二进制位MSB-3放电。同样，在时段TMSB期间，电容CGA处于预充电状态。在图2A的与时段FHTLSB+3类似的时段FHTMSB期间，电容器C1与图1A的电容器C5并联耦合。在与时段SHTLSB+3类似的时段SHTMSB期间，电容器C1在0伏电压V21下放电，给接着而来的第一子周期作好准备。
同样，B级包括晶体管开关MN22、晶体管开关MN32、晶体管开关MN42、晶体管开关MN52、栅电容CGB和电容器C2，这些元件履行的工作分别与A级中的晶体管开关MN21、MN31、MN41和MN51、栅电容CGA和电容器C1类似。图3D的控制信号MN12a、图3F的控制信号MN22a、图3H的控制信号MN42a、图3L的控制信号MN52a和图3J的电压V22在图1A的B极中履行的功能分别与A级中的控制信号MN11a、MN21a、MN41a、MN51a和电压V21类似。
同样，C极包括晶体管开关MN23、晶体管开关MN33、晶体管开关MN43、晶体管开关MN53、栅电容CGC和电容器C3，这些元件进行的工作分别与A级中的晶体管开关MN21、MN31、MN41和MN51、栅电容CGA和电容器C1类似。同样，控制信号MN13a、控制信号MN32a、控制信号MN43a、控制信号MN53a和电压V23在C级中履行的功能分别与A级中的控制信号MN11a、MN21a、MN41a、MN51a和电压V23类似。
同样，D级包括晶体管开关MN24、晶体管开关MN34、晶体管开关MN44、晶体管开关MN54、栅电容CGD和电容器C4，这些元件进行的工作分别与A级中的晶体管开关MN21、MN31、MN41和MN51、栅电容CGA和电容器C1类似。同样，控制信号MN14a、控制信号MN24a、控制信号MN44a、控制信号MN54a和电压V24在D级中履行的功能分别与A级中的控制信号MN11a、MN21a、MN41a、MN51a和电压V21类似。在B、C和D级的每级中，转换周期都包括第一和第二子周期，如同在A级中的情况一样。
在B级的第一子周期中，晶体管开关MN12在图2B的时段TLSB+1的相应时隙TS1期间将二进制位LSB+1从端子101耦合到晶体管开关MN32的栅极上。在B级的第二子周期中，晶体管开关MN12在图2B的时段TMSB-2相应时隙TS1期间将二进制位MSB-2从端子101耦合到晶体管开关MN32的栅极上。图1A的B级中进行的操作与A级中的类似，而且其次序也与A级中的一样，如图2B中所示，只是时延2微秒。
同样，在C级的第一子周期中，晶体管开关MN13在图2C的时段TLSB+2相应的时隙TS1期间将二进制位LSB+2从端子101耦合到晶体管开关MN33的栅极上。在C级的第二子周期中，晶体管开关MN13在图2C的时段TMSB-1的相应时隙TS1期间将二进制位MSB-1从端子101耦合到晶体管开关MN33的栅极。图1A的C级中进行的操作与B级中的类似，而且其次序也与B级中的一样，如图2C中所示，只是另有一2微秒的时延。
同样，在图1A的D阶段的第一子周期中，晶体管开关MN14在图2D的时段TLSB+3的相应时隙TS1期间将二进制位LSB+3从端子101耦合到晶体管开关MN34的栅极上。在图1A的D级的第二子周期中，晶体管开关MN14在图2D的时段TMSB的相应时隙TS1期间将二进制位MSB从端子101耦合到晶体管开关MN34的栅极上。图1A的D级中进行的操作与C级中的类似，其次序也与C级中的一样，如图2D中所示，只是再有另外2微秒的时延。
上面说过，各晶体管MN31、MN32、MN33和MN34的栅电容CGA、CGB、CGC、CGD是在转换周期期间分别预充电的。各栅电容CGA、CGB、CGC和CGD在相应晶体管开关MN11、MN12、MN13或MN14导通时段紧靠前的2微秒时段期间被预充电，以产生+5伏的栅电压。因此，有这样的好处，即当分别耦合到相应晶体管开关MN31、MN32、MN33 MN34的字W的二进制位处于高电平时，晶体管开关MN11、MN12、MN13或MN14无须提供充电电流源。当字W的二进制位处于低电平时，相应的晶体管开关MN11、MN12、MN13或MN14须要吸收电流，这是比提供电流更快的操作。这有缩短各晶体管开关MN31、MN32、MN33和MN34各自的栅极上过渡时间的优点。
在图2D的时段SHTLSB+2期间，求和电容器C5中的电压VC5被初始化为0伏。电容器C5的放电是通过图1A的由图3M的控制信号MN2a控制的晶体管开关MN2进行的。其它所有时间，在转换周期期间，图1A的晶体管开关MN2截止。这样，如前面说过的那样，电容器C5在A级中第一子周期的图2a的时段FHTLSB+3之前处于放电状态。
在图2A的时段FHTLSB+3期间，任何储存在图1A的电容器C1中的电荷按二进制位LSB重新在电容器C1和C5之间分配。若最低有效位LSB处于高电平，储存在电容器C1中的电荷就在图2A的时段FHTLSB+3期间在电容器C1和C5中重新分配。因此，电容器C5中产生的电压VC5等于电容器C1中相应电压的一半。若最低有效位LSB处于低电平，如上面说过的那样，图1A的电容器C5仍然处于放电状态。
按照本发明的另一个特点，为电荷在电容器C1和C5中重新分配而设置的时段FHTLSB+3的长度小于分派给电容器C1充电的时段TLSB+1和TLSB+2的长度之和。在时段FHTLSB+3期间，电容器C1的电压VC1的变化小于或等于V21或2.5伏的一半，而在时段TLSB+1和TLSB+2期间，电压VC1的变化大于或等于5伏。这样，电荷重新分配所需要的时间比电容器C1充电所需要的时间短。其优点是，为电容器C1的电荷重新分配和电容器C1充电到5伏分派不同的时段长度便于缩短数/模转换器100的周期时间的长度。
在图2B的时段FHTMSB-3期间，任何按二进制位LSB+1的电平存入电容器C2的电荷重新分配在图1A的电容器C2和C5中，从而使电容器C5中在图2B的时段FHTMSB-3期间产生的电荷等于电容器C5和电容器C2在图2A的时段TLSB+3终了时的电荷之和的一半。因此，在图2B的时段FHTMSB-3期间产生的电压VC5等于在图2A的时段TLSB+3终了时出现的电压VC5和电压VC2之和的一半。
同样，在图2C、2D、2A、2B、2C和2D各自的时段FHTMSB-2、FHTMSB-1、FHTMSB、FHTLSB、FHTLSB+1和FHTLSB+2期间，图1A的各电容器C3、C4、C1、C2、C3和C4如上面说过的那样与公用求和电容器C5并联耦合。按各二进制位LSB+2、LSB+3、LSB-3、MSB-2、MSB-1和MSB各自的电平，任何储存在各电容器C3、C4、C1、C2、C3和C4中的电荷按如上面说过的方式重新分配在该电容器和电容器C5中，从而使在各电荷重新分配的时段期间，储存在电容器C1、C2、C3或C4的电荷和储存在求和电容器C5的电荷之和被一分为二。这样，在图2D的时段FHTLSB+2期间，在转换周期终了时，图1A的电压VC5等于等效于字W的模拟值。
数/模转换器160的二进制位的分辨率等于电荷转移到电容器C5的数目。在上述实例中，分辨率为8位。由图3N的控制信号MN3a控制的晶体管开关MN3连接图1A的电压VC5，以产生输出电压OUT。数/模转换器100的电压OUT在图2D的时段FHTLSB+2期间，按周知的方式通过相应的一个数据传输线驱动器(图上未示出)加到一个LCD矩阵的相应列线路上。
图1A的电容器C1、C2、C3、C4和C5的电容值最好相同，例如都是1微微法。这些电容参数具有彼此相互追随保持等值的倾向，因此有减小电容因老化、容限和环境而变化所引起的对精确度不希望有的任何影响的优点，这样，也就有减少因电容器充放电而产生与数据有关的误差的优点。
图1A的控制信号DW1-DW20、MN21a-MN24a、MN41a-MN44a、MN51a-MN54a、MN2a、MN3a和电压V21-V24在图1B的通常的定序器400中产生。数/模转换周期时间等于图2E 8个时段TLSB、TLSB+1、TLSB+2、TLSB+3、TMSB-3、TMSB-2、TMSB-1和TMSB之和或16微秒。这里，使数/模转换周期时间等于LCD矩阵的上述16微秒行选择时段。

Claims (8)

1.一种数/模转换器，包括：
一个具有多个表示不同权重的二进制位(LSB-MSB)的输入数据字(W)源(IN)；
多个电容器(C1，C2，C3，C4，C5)，其电容值都相等，其中包括第一电容器(C5)；和
一个开关网络(MN31-MN34，MN41-MN44，MN51-MN54)，具有多个级，每个级都既与所述源又与所述多个电容器中相应一个电容器耦合，且对所述多个二进制位中的一个起反应，用以在第一时段期间在所述多个电容器的与所述级有关的所述相应电容器(C1)中激起电荷，所述级耦合成在第二时段期间按相应的二进制位(MSB-3)在所述有关电容器中产生电荷，所述级在第三时段期间将所述有关电容器耦合到所述第一电容器，以便在所述第一电容器中将该第一电容器的电荷与在所述第二时段期间在所述有关电容器中产生的电荷结合起来，其特征在于，所述第二时段的长度与所述第一和第三时段之一的长度不等。
2.如权利要求1所述的数/模转换器，其特征在于，所述第二时段(TMSB-2，TMSB-1)的所述长度与所述第一时段(SHTLSB+3)和第三时段(FHTMSB)两者的所述长度不等。
3.如权利要求1所述的数/模换器，其特征在于，所述第一时段(SHTLSB+3)和第三时段(FHTMSB)之一的所述长度，比所述第二时段(TMSB-2，TMSB-1)短到能缩短所述数/模转换器的周期时间。
4.如权利要求1所述的数/模转换器，其特征在于，所述相应的电容器(C1)在所述第三时段(FHTMSB)期间与所述第一电容器(C5)并联耦合。
5.如权利要求1所述的数/模转换器，其特征在于，前一阶段(FHTMSB-1)在所述第一电容器(C5)中产生的电荷在所述给定级(FHTMSB)与所述相应的电容器的所述电荷结合。
6.如权利要求1所述的数/模转换器，其特征在于，所述多个电容器(C1-C5)包括与第二级有关的第二电容器(C5)，且
其中所述开关网络(MN31-34，MN41-44，MN51-54)在所述第二电容器中按第二二进制位(MSB-2)产生电荷，并在所述第二级中将所述第二电容器耦合到所述第一电容器上(C5)，以便在所述第一电容器中将在第一电容器中在所述给定级曾被结合的电荷与在所述第二电容器中的所述电荷结合起来，从而进行流水线操作。
7.如权利要求1所述的数/模转换器，其特征在于，所述二进制位(LSB-MSB)依次耦合到所述开关网络(MN31-34，MN41-44，MN51-54)上。
8.如权利要求1所述的数/模转换器，其特征在于，一个第一开关(MN41)耦合到一电压源上(OV/51)，并耦合到所述有关电容器(C1)上，以便在所述相应的电容器中产生预定的电压，且一个第二开关(MN51)将所述相应的电容器与所述第一电容器(C5)并联耦合。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2994309B2 (ja) * 1997-06-25 1999-12-27 山形日本電気株式会社 スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路
US5923275A (en) * 1997-10-22 1999-07-13 National Semiconductor Corporation Accurate charge-dividing digital-to-analog converter
GB9724739D0 (en) * 1997-11-25 1998-01-21 Philips Electronics Nv Digital to analogue converter and method of operating the same
JP3216604B2 (ja) * 1998-06-25 2001-10-09 日本電気株式会社 スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路
US7230613B1 (en) * 2003-03-03 2007-06-12 Rockwell Collins, Inc. Display driver supporting a dimming mode
US7920022B2 (en) * 2005-06-30 2011-04-05 Analog Devices, Inc. Switched capacitor system with and method for output glitch reduction

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3665485A (en) * 1969-06-11 1972-05-23 Petter Instr Co Inc Method and system for high density recording of information on premagnetized magnetic tape
JPS5939926B2 (ja) * 1979-05-18 1984-09-27 富士通株式会社 デジタルアナログ変換器
US4412208A (en) * 1980-09-16 1983-10-25 Nippon Telegraph & Telephone Public Corporation Digital to analog converter
US4451820A (en) * 1981-08-27 1984-05-29 Gte Automatic Electric Incorporated Charge redistribution integratable D/A convertor
US4517551A (en) * 1983-01-03 1985-05-14 Motorola, Inc. Digital to analog converter circuit
US4584568A (en) * 1984-06-25 1986-04-22 Xerox Corporation Two-step switched-capacitor digital to analog converter
JPH071870B2 (ja) * 1984-07-31 1995-01-11 日本電気株式会社 ディジタル／アナログ変換回路
US4667179A (en) * 1985-03-07 1987-05-19 Xerox Corporation Two reference voltage weighted capacitor digital to analog converter
US4611194A (en) * 1985-08-16 1986-09-09 The United States Of America As Represented By The Secretary Of The Army Analog-to-digital converter
JPS63224415A (ja) * 1987-03-13 1988-09-19 Toshiba Corp デイジタル−アナログ変換器
US4968989A (en) * 1987-04-20 1990-11-06 Olmstead John A Switched capacitor filter for use with a digital-to-analog (D/A) converter
NL8700983A (nl) * 1987-04-27 1988-11-16 Philips Nv Digitaal-analoog omzetter.
JP2534711B2 (ja) * 1987-06-29 1996-09-18 日本電気株式会社 オ−バ−サンプル型ａ・ｄ変換器
JP2751186B2 (ja) * 1988-03-15 1998-05-18 日本電気株式会社 ディジタル・アナログ変換回路
GB8813162D0 (en) * 1988-06-03 1988-07-06 British Telecomm Digital-to-analogue conversion
JP2597712B2 (ja) * 1989-05-22 1997-04-09 株式会社東芝 ディジタル・アナログ変換器
JP2743683B2 (ja) * 1991-04-26 1998-04-22 松下電器産業株式会社 液晶駆動装置
US5332997A (en) * 1992-11-04 1994-07-26 Rca Thomson Licensing Corporation Switched capacitor D/A converter

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