KR100517366B1 - Error Diffusion Processing Circuit of Plasma Display Panel - Google Patents
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Abstract
본 발명은 n비트의 원 화소 영상신호를 m(= n-1)비트의 출력 영상신호로 변환하고 원 화소 영상신호와 출력 영상신호 사이의 오차량을 아직 처리하지 않은 인접 화소들과 다음 프레임에 분배하여 의사 중간조 표시를 행하므로써 화질 저하를 보상하도록 한 플라즈마 표시 패널(PDP)의 오차 확산 처리 회로에 관한 것이다.The present invention converts an n-bit original pixel video signal into an m (= n-1) bit output video signal, and converts the error amount between the original pixel video signal and the output video signal into adjacent pixels and the next frame that have not yet been processed. The present invention relates to an error diffusion processing circuit of a plasma display panel (PDP) which compensates for deterioration in image quality by distributing pseudo halftone display.
이러한 본 발명은, 영상 입력단자(101)로 입력된 원 화소의 n비트 영상신호가 후단의 가산회로(108)를 통하여 오차 확산 출력되면 최하위비트(LSB)를 검출하는 LSB 검출회로(102)와, 원 화소보다 1 라인 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB 값에 가중하는 상위 라인 LSB 지연회로(103)와, 원 화소보다 1 도트 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB 값에 가중하는 좌측 도트 LSB 지연회로(104)와, 원 화소보다 1 프레임 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB 값에 가중하는 이전 프레임 LSB 지연회로(105)와, 상기 LSB 지연회로(103,104,105)의 출력신호를 논리합 연산하여 과거의 LSB 값에 의한 오차신호를 출력하는 3입력 오어(OR) 게이트(106)와, 상기 3입력 오어 게이트(106)의 오차신호를 원 화소에 가산하여 확산하는 가산회로(108)와, 상기 가산회로(108)의 오차 확산 출력신호에서 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 영상 출력단자(110)로 출력하는 LSB 제거회로(109)로 구성된다.The present invention is characterized in that the LSB detection circuit 102 detects the least significant bit (LSB) when the n-bit video signal of the original pixel inputted to the video input terminal 101 is error-diffused and output through the subsequent addition circuit 108. The LSB delay circuit 103 for weighting the LSB value generated one line past the original pixel to the LSB value detected by the LSB detection circuit 102, and the LSB value generated one dot past the original pixel. The left dot LSB delay circuit 104 that weights the LSB value detected by the detection circuit 102, and the transfer of the LSB value generated one frame past the original pixel to the LSB value detected by the LSB detection circuit 102. A three-input OR gate 106 for performing an OR operation on the frame LSB delay circuit 105, the output signals of the LSB delay circuits 103, 104, and 105, and outputting an error signal based on a past LSB value; The error signal of the gate 106 is added to the original pixel and diffused or not. The LSB removal circuit 109 which removes the LSB value from the error diffusion output signal of the addition circuit 108 and converts it into m (= n-1) bits and outputs it to the image output terminal 110. It is composed.
Description
본 발명은 플라즈마 표시 패널(이하 "PDP"라 칭함)의 오차 확산 처리 회로에 관한 것으로, 특히 n비트의 원 화소 영상신호를 m(= n-1)비트의 출력 영상신호로 변환하고 원 화소 영상신호와 출력 영상신호 사이의 오차량을 아직 처리하지 않은 인접 화소들과 다음 프레임에 분배하여 의사 중간조 표시를 행하므로써 화질 저하를 보상하도록 한 PDP의 오차 확산 처리 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error diffusion processing circuit of a plasma display panel (hereinafter referred to as " PDP "), in particular converting an n-bit original pixel video signal into an m (= n-1) bit output video signal and The present invention relates to an error diffusion processing circuit of a PDP that compensates for deterioration in image quality by performing pseudo halftone display by distributing an error amount between a signal and an output video signal to neighboring pixels that have not yet been processed and to the next frame.
주지와 같이, PDP는 화소를 구성하는 셀의 수직 및 수평 전극 사이에 인가되는 전압 조절을 통하여 방전을 얻으며, 방전된 빛의 양은 셀 내에서의 방전 시간의 길이를 변화시켜서 조절한다.As is well known, the PDP obtains a discharge by adjusting a voltage applied between vertical and horizontal electrodes of a cell constituting a pixel, and the amount of light discharged is adjusted by changing the length of the discharge time in the cell.
그리고, 전체화면은 각각의 셀의 수직 및 수평 전극에 디지털 영상신호를 입력시키기 위한 라이트 펄스, 주사를 위한 스캔 펄스, 방전을 유지시켜 주기 위한 서스테인 펄스, 및 방전된 셀의 방전을 중지시키기 위한 이레이스 펄스를 인가하여 매트릭스 형으로 구동시켜서 얻는다.The full screen includes a write pulse for inputting a digital image signal to the vertical and horizontal electrodes of each cell, a scan pulse for scanning, a sustain pulse for maintaining the discharge, and a stop for discharging the discharged cell. It is obtained by driving a matrix type by applying an escape pulse.
또한, 영상 표시를 위해 필요한 단계적인 계조(grey level)는 전체 영상을 표시하기 위해 필요한 주어진 시간 내에서 개개의 셀이 방전되는 시간의 길이를 서로 다르게 하여 구현시킨다.In addition, the gray level required for displaying an image is realized by varying the length of time that individual cells are discharged within a given time required to display the entire image.
이때, 화면의 휘도는 각각의 셀을 최대로 구동 시켰을 때의 밝기에 의해 결정이 되고, 휘도를 증가시켜 주기 위해서는 한 화면을 구성시키기 위한 주어진 시간 내에서 셀의 방전 시간을 최대한 길게 유지시켜야 한다.At this time, the brightness of the screen is determined by the brightness when each cell is driven to the maximum, and in order to increase the brightness, the discharge time of the cell must be kept as long as possible within a given time for configuring a screen.
아울러, 명암의 차이인 콘트라스트(contrast)는 배경의 밝기와 휘도에 의해 결정이 되고, 이러한 콘트라스트의 증가를 위해서는 배경을 어둡게 하여야 할뿐만 아니라 휘도를 증가시킬 필요가 있다.In addition, the contrast, which is a difference in contrast, is determined by the brightness and the brightness of the background. In order to increase the contrast, it is necessary to not only darken the background but also increase the brightness.
일예로, 256 계조의 영상 표시를 위해서 필요한 영상 디지털 신호는 RGB 각각 8 비트 신호가 필요하고, 요구 휘도 및 콘트라스트를 얻기 위해서는 셀의 방전 시간을 최대한 길게 유지시켜 주어야 한다.For example, an image digital signal required for displaying an image of 256 gray levels requires an 8-bit signal for each of RGB, and a cell discharge time should be kept as long as possible in order to obtain required luminance and contrast.
한편, 교류 PDP의 계조 구현 방법으로서 현재 가장 주목받고 있는 부 화면(sub-field) 주사 방식은 8 비트 디지털 영상신호를 MSB(최상위 비트)부터 LSB(최하위 비트)까지 같은 웨이트(weight)의 비트 끼리 모은 후, MSB는 시간 T 동안, 하위 비트들은 MSB에 가까운 비트 순으로 각각 T/2, T/4, ... , T/128 동안 주사 시켜서 부 화면을 구성하고, 각각의 부 화면으로부터 방출되는 빛에 대한 눈의 적분 효과를 이용하여 256 계조를 구현시킨다.On the other hand, the sub-field scanning method which is currently attracting the most attention as a gray scale implementation method of the AC PDP is that the 8-bit digital video signal has the same weight bit between the MSB (highest bit) to LSB (lowest bit). After collecting, the MSB scans for the time T and the lower bits in order of bit closest to the MSB for T / 2, T / 4, ..., T / 128, respectively, to form a sub picture, and is emitted from each sub picture. By using the integrated effect of the eye on light, 256 gray levels are realized.
그런데, PDP는 매트릭스 방식으로 구동되어야 하므로 주어진 어드레스 전극에 대하여 한번에 1개 이상의 스캔 전극에 라이트 펄스를 인가하지 못하는 제약점이 있고, 이로 인해 스캔 전극들은 서로 다른 시간에 구동이 되어야 한다.However, since the PDP must be driven in a matrix manner, there is a limitation in that a write pulse cannot be applied to one or more scan electrodes at a time for a given address electrode, and thus the scan electrodes must be driven at different times.
그러므로, 각 부 화면을 구성하기 위해서는 모든 스캔 전극들을 주사하는 시간(어드레스 기간)이 필요하고, 각각의 셀은 평균 부 화면에 할당된 시간에서 주사 시간만큼 감소된 시간(서스테인 기간) 동안 만 방전을 유지시킬 수 있다. 어드레스 기간은 스캔 전극의 수가 증가할수록 증가하며, 이 시간 동안은 방전을 유지시킬 수 없기 때문에 상대적으로 서스테인 기간이 감소되어 PDP의 휘도 및 콘트라스트 저하를 발생시키는 요인이 되므로 어드레스 기간은 가능한 줄여 줄 필요가 있다.Therefore, in order to construct each subscreen, a time (address period) for scanning all scan electrodes is required, and each cell discharges only during a time (sustain period) reduced by the scanning time from the time allocated to the average subscreen. It can be maintained. The address period increases as the number of scan electrodes increases. During this time, since the discharge cannot be maintained, the sustain period decreases, which causes a decrease in luminance and contrast of the PDP. Therefore, the address period needs to be reduced as much as possible. have.
이에 따라, 근래에는 n비트로 양자화된 원 화소 영상신호가 입력되더라도 출력 영상신호를 m(≤ n-1)비트로 변환시켜 모든 비트를 디스플레이하지 않고 PDP에는 m비트 만을 디스플레이하는 구동방법을 이용한다.Accordingly, in recent years, even when an original pixel video signal quantized with n bits is input, a driving method of converting an output video signal into m (≤ n-1) bits and displaying only m bits in the PDP without displaying all bits is used.
그런데, 이러한 비트 변환 구동방법은 취급 신호의 비트수를 감하여 휘도는 증가되지만 계조 표시가 적어지므로 화질의 저하가 초래되는 단점이 있다.However, such a bit conversion driving method has a disadvantage in that the image quality is degraded because the luminance is increased by reducing the number of bits of the handling signal but the gray scale display is reduced.
이러한 단점을 보완하기 위하여 일본국 특개평 7-64501호에는 원 화소 영상신호와 출력 영상신호 사이의 오차량을 아직 처리하지 않은 인접 화소들에 분배하여 의사 중간조 표시를 행하므로써 화질 저하를 보상하도록 한 오차 확산 처리 회로가 제안되었다.To compensate for this drawback, Japanese Patent Application Laid-Open No. 7-64501 distributes an error amount between an original pixel image signal and an output image signal to adjacent pixels that have not yet been processed to compensate for image degradation by performing pseudo halftone display. One error diffusion processing circuit has been proposed.
이하, 상기 일본국 특개평 7-64501호에 제안된 오차 확산 처리 회로의 동작 및 작용 효과를 첨부된 도면 도 1 내지 도 4를 참조하여 설명한다.Hereinafter, the operation and effect of the error diffusion processing circuit proposed in Japanese Patent Laid-Open No. 7-64501 will be described with reference to the accompanying drawings.
PDP의 i번째 라인(행)에서 j번째 열의 화소를 원 화소 Ai,j라 할 때에 Ai,j-h는 원 화소보다 h라인 상위의 화소이고, Ai,j-d는 원 화소보다 d열 좌측의 화소이다.When the pixel of the j-th column of the i-th line (row) of the PDP is called the original pixel Ai, j, Ai, j-h is a pixel higher than the original pixel by h line, and Ai, j-d is a pixel on the left side of the d column than the original pixel.
먼저, 영상 입력단자(1)에 원 화소 Ai,j의 n비트 영상신호가 입력되고, 오차 검출회로(2)는 소정의 가중을 위한 오차량 Kd, Kh를 검출한다.First, an n-bit video signal of the original pixels Ai and j is input to the video input terminal 1, and the error detection circuit 2 detects error amounts Kd and Kh for a predetermined weight.
그러면, h 라인 지연회로(3)는 원 화소 Ai,j보다 h 라인 과거에 생긴 재현오차 Ej-h를 상기 오차량 Kh에 가중하여 출력하고, 이 출력 신호를 수직방향 가산회로(4)에서 원 화소 Ai,j에 가산한다.Then, the h line delay circuit 3 outputs the reproduction error Ej-h generated in the h line past than the original pixel Ai, j to the error amount Kh and outputs the output signal in the vertical addition circuit 4. It adds to the pixel Ai, j.
그리고, d 도트 지연회로(5)는 원 화소 Ai,j보다 d 도트 과거에 생긴 재현오차 Ei-d를 상기 오차량 Kd에 가중하여 출력하고, 이 출력 신호를 수평방향 가산회로(6)에서 원 화소를 Ai,j에 가산한다.Then, the d dot delay circuit 5 outputs the reproduction error Ei-d generated in the past d dots from the original pixels Ai, j to the error amount Kd, and outputs the output signal by the horizontal addition circuit 6 to the original. The pixel is added to Ai, j.
다음으로, h 라인 지연회로(3)와 d 도트 지연회로(5)에서 오차를 가산하여 확산시킨 n비트의 양자화된 확산 출력신호는 비트 변환회로(7)에서 m(≤ n-1)비트로 변환되어 영상 출력단자(8)로 출력된다.Next, the n-bit quantized spread output signal spread by adding the error in the h line delay circuit 3 and the d dot delay circuit 5 is converted into m (≤ n-1) bits in the bit conversion circuit 7. And output to the video output terminal 8.
따라서, 영상 입력단자(1)로 입력되는 영상신호에 오차를 가중 확산한 후 원 영상신호보다 적은 비트로 계조를 구현하더라도 오차 확산에 의하여 의사 중간조 표시를 행하므로써 화질의 저하가 보상된다.Therefore, even if the error is weighted and diffused to the video signal inputted to the video input terminal 1, and the gray scale is implemented with fewer bits than the original video signal, the pseudo halftone display is performed by the error diffusion to compensate for the deterioration in image quality.
그러나, 이러한 종래의 오차 확산 처리 회로는 영상 입력단자(1)로 입력되는 n비트의 원 화소 영상신호와 영상 출력단자(8)로 출력되는 m비트의 출력 영상신호 사이의 비트 차이가 2비트 이상일 경우에는 오차 확산을 통하여 중간조 표시를 행하더라도 화상이 부자연스럽게 디스플레이됨은 물론이고 계조 표시가 적어져 화질이 저하되며, 도 1에 도시된 바와 같이 두 개의 가산회로 즉, 수직방향 가산회로(4)와 수평방향 가산회로(6)를 사용함에 따라 회로가 복잡함은 물론이고 계산 속도가 늦었으며 코스트가 높은 문제점이 있었다.However, in the conventional error diffusion processing circuit, the bit difference between the n-bit original pixel video signal input to the video input terminal 1 and the m-bit output video signal output to the video output terminal 8 is 2 bits or more. In this case, even if halftone display is performed through error diffusion, the image is displayed unnaturally and image quality decreases due to less grayscale display. As shown in FIG. 1, two addition circuits, that is, a vertical addition circuit 4 are shown. As a result of using the horizontal and horizontal addition circuits 6, the circuits are complicated, the calculation speed is low, and the cost is high.
또한, 영상 입력단자(1)로 입력되는 n비트의 원 화소 영상신호와 영상 출력단자(8)로 출력되는 m비트의 출력 영상신호 사이의 비트 차이가 1비트일 경우에도 정지화상에서 규칙적인 무늬가 발생하는 문제점이 있었다.In addition, even when the bit difference between the n-bit original pixel video signal inputted to the video input terminal 1 and the m-bit output video signal outputted to the video output terminal 8 is 1 bit, a regular pattern is displayed in the still picture. There was a problem that occurred.
일예로, 256계조(0∼255)를 구현하는 PDP에서 도 3 (가)와 같이 인접한 9개의 원 화소 영상신호가 모두 127레벨일 경우를 설명하면,As an example, a case in which nine adjacent one-pixel video signals of 127 levels in the PDP implementing 256 gray levels (0 to 255) are all 127 levels will be described.
화소 Ai,j에 h 라인 과거에 생긴 재현오차와 d 도트 과거에 생긴 재현오차가 가중되어 126레벨로 구현될 때, 도 3 (나)와 같이 인접한 화소들은 오차 확산되어 Ai,j+1과 Ai+1,j와 Ai+1,j+2 및 Ai+2,j+1은 128레벨로 구현됨과 아울러 Ai,j+2와 Ai+1,j+1과 Ai+2,j 및 Ai+2,j+2는 126레벨로 구현되어 "◇"형의 무늬가 나타나고, 화소 Ai,j에 h 라인 과거에 생긴 재현오차와 d 도트 과거에 생긴 재현오차가 가중되어 128레벨로 구현될 때, 도 3 (다)와 같이 인접한 화소들은 오차 확산되어 Ai,j+1과 Ai+1,j와 Ai+1,j+2 및 Ai+2,j+1은 126레벨로 구현됨과 아울러 Ai,j+2와 Ai+1,j+1과 Ai+2,j 및 Ai+2,j+2는 128레벨로 구현되어 "×"형의 무늬가 나타나는 것이다.When the reproduction error generated in the past of the h line and the reproduction error generated in the past of the d dot are added to the pixel Ai, j and implemented at the level 126, adjacent pixels are error-diffused as shown in FIG. 3 (b) and Ai, j + 1 and Ai + 1, j and Ai + 1, j + 2 and Ai + 2, j + 1 are implemented at 128 levels and Ai, j + 2 and Ai + 1, j + 1 and Ai + 2, j and Ai + 2 When j + 2 is implemented at 126 levels, a pattern of " ◇ " appears, and when pixel A1, j is reproduced in the past of the h line and the reproduction error in the past of the d dot is embodied at 128 levels, FIG. As shown in (3), adjacent pixels are error-diffused so that Ai, j + 1 and Ai + 1, j and Ai + 1, j + 2 and Ai + 2, j + 1 are implemented at 126 levels and Ai, j + 2 and Ai + 1, j + 1 and Ai + 2, j and Ai + 2, j + 2 are implemented at 128 levels so that a pattern of "x" appears.
더욱이, 원 화소 영상신호가 구현 가능한 계조의 피크치일 경우에 인접한 화소의 오차량이 가중되어 확산 처리되면 비트 오버플로우(Overflow)가 발생되는 문제점이 있었다.In addition, when the original pixel image signal is a peak value of gray scale that can be implemented, a bit overflow occurs when the error amount of adjacent pixels is increased and diffused.
일예로, 256계조(0∼255)를 구현하는 PDP에서 도 4 (가)와 같이 인접한 4개의 원 화소 영상신호가 모두 255레벨이라고 할 경우에 영상신호 Ai,j에 h 라인 과거에 생긴 재현오차와 d 도트 과거에 생긴 재현오차가 가중되어 254레벨로 구현될 때, 도 4 (나)와 같이 인접한 영상신호 Ai,j+h와 Ai+d,j에 영상신호 Ai,j의 오차량을 가중하면 구현 불가능한 256레벨이 산출되기 때문이다.For example, in a PDP that implements 256 gradations (0 to 255), as shown in FIG. 4A, when all four adjacent pixel video signals are 255 levels, a reproduction error occurred in the past h lines in the video signal Ai, j When the reproduction error generated in the past and d dot is weighted and implemented at 254 levels, the error amount of the video signal Ai, j is weighted to the adjacent video signals Ai, j + h and Ai + d, j as shown in FIG. 4 (b). This is because 256 levels are impossible to implement.
따라서 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 원 화소 영상신호와 출력 영상신호 사이의 비트 차이를 1비트로 한정하여 한 개의 가산회로만을 사용하도록 함으로써 첫째; 회로를 간단하게 함은 물론이고 둘째; 고속 계산이 가능하게 하며 셋째; 코스트가 저감되도록 하고, 원 화소 영상신호와 출력 영상신호 사이의 오차량을 아직 처리하지 않은 인접 화소들은 물론이고 다음 프레임에도 분배하여 넷째; 정지화상에서 규칙적인 무늬가 발생되지 않도록 하며, 오버 플로우 예측회로를 부가 설치하여 다섯째; 입력 영상신호가 구현 가능한 계조의 피크치일 때에 발생할 수 있는 비트 오버 플로우를 방지하는데 그 목적이 있다.Therefore, the present invention has been proposed to solve the above problems of the prior art, by using only one addition circuit by limiting the bit difference between the original pixel video signal and the output video signal to 1 bit; As well as simplifying the circuit; Third, enabling high speed computation; The cost is reduced and distributed to the next frame as well as adjacent pixels which have not yet processed the error amount between the original pixel video signal and the output video signal; A regular pattern is prevented from being generated in still images, and an overflow prediction circuit is additionally installed; The purpose is to prevent bit overflow that may occur when the input image signal is a peak value of gray scale that can be implemented.
이러한 목적을 달성하기 위한 본 발명의 기술적 수단은, 영상 입력단자로 입력된 원 화소의 n비트 영상신호가 후단의 가산회로를 통하여 확산 출력되면 최하위비트(LSB)를 검출하는 LSB 검출회로와, 원 화소보다 1 라인 과거에 생긴 LSB 값을 LSB 검출회로에서 검출된 LSB 값에 가중하는 상위 라인 LSB 지연회로와, 원 화소보다 1 도트 과거에 생긴 LSB 값을 LSB 검출회로에서 검출된 LSB 값에 가중하는 좌측 도트 LSB 지연회로와, 원 화소보다 1 프레임 과거에 생긴 LSB 값을 LSB 검출회로에서 검출된 LSB 값에 가중하는 이전 프레임 LSB 지연회로와, 상위 라인 LSB 지연회로와 좌측 도트 LSB 지연회로 및 이전 프레임 LSB 지연회로의 출력신호를 논리합 연산하여 과거의 LSB 값에 의한 오차신호를 출력하는 3입력 오어(OR) 게이트와, 원 화소가 n비트로 표현되는 피크치일 때 비트 오버 플로우를 예상하여 3입력 오어 게이트의 오차신호를 차단하는 오버플로우 예상회로와, 이 오버플로우 예상회로를 통과한 3입력 오어 게이트의 오차신호를 원 화소에 가산하여 확산하는 가산회로와, 이 가산회로의 오차 확산 출력신호에서 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 영상 출력단자로 출력하는 LSB 제거회로로 이루어짐을 특징으로 한다.The technical means of the present invention for achieving the object is an LSB detection circuit for detecting the least significant bit (LSB) when the n-bit video signal of the original pixel input to the video input terminal is diffused output through the subsequent addition circuit, and An upper line LSB delay circuit that weights the LSB value generated one line past the pixel to the LSB value detected by the LSB detection circuit, and weights the LSB value generated one dot past the original pixel to the LSB value detected by the LSB detection circuit. Left dot LSB delay circuit, previous frame LSB delay circuit that weights LSB value generated one frame past original pixel to LSB value detected by LSB detection circuit, upper line LSB delay circuit, left dot LSB delay circuit and previous frame A three-input OR gate that performs an OR operation on the output signal of the LSB delay circuit and outputs an error signal based on a previous LSB value, and a bit when the original pixel is a peak value represented by n bits. An overflow prediction circuit for blocking an error signal of the three input or gate in anticipation of an overflow, an addition circuit for adding and diffusing an error signal of the three input or gate passing through the overflow prediction circuit to the original pixel, and the addition LSB elimination circuit to remove the LSB value from the error diffusion output signal of the circuit is converted to m (= n-1) bits and output to the image output terminal.
이하, 본 발명을 첨부한 도면에 의거하여 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 5는 본 발명에 의한 오차 확산 처리 회로의 블록 구성도를 나타낸 것으로서, 원 화소의 n비트 영상신호가 입력되는 영상 입력단자(101)가 가산회로(108)를 통하여 오차 확산 출력에서 최하위비트(LSB)를 검출하는 LSB 검출회로(102)에 연결되고, 상기 LSB 검출회로(102)의 세 출력단이 원 화소보다 1 라인 과거에 생긴 LSB 값을 가중하는 상위 라인 LSB 지연회로(103)와 원 화소보다 1 도트 과거에 생긴 LSB 값을 가중하는 좌측 도트 LSB 지연회로(104) 및 원 화소보다 1 프레임 과거에 생긴 LSB 값을 가중하는 이전 프레임 LSB 지연회로(105)를 각기 통하여 3입력 오어(OR) 게이트(106)의 세 입력단에 연결되어져 있다. 또한, 상기 3입력 오어 게이트(106)의 출력단은 원 화소가 n비트로 표현되는 피크치일 때 비트 오버 플로우를 예상하여 상기 3입력 오어 게이트(106)의 오차신호를 차단하는 오버플로우 예상회로(107)에 연결되고, 이 오버플로우 예상회로(107)가 상기 3입력 오어 게이트(106)의 오차신호를 원 화소에 가산하여 확산하는 가산회로(108)에 연결되며, 이 가산회로(108)는 오차 확산 출력신호에서 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 영상 출력단자(110)로 출력하는 LSB 제거회로(109)에 연결되어져 있다.5 is a block diagram of an error diffusion processing circuit according to the present invention, in which an image input terminal 101 into which an n-bit image signal of an original pixel is input is inputted through an addition circuit 108 to the least significant bit ( The upper pixel LSB delay circuit 103 and the original pixel, which are connected to the LSB detection circuit 102 for detecting the LSB, and whose three output terminals of the LSB detection circuit 102 weight the LSB value generated in the past one line than the original pixel. A three-input OR (OR) through each of the left dot LSB delay circuit 104 that weights the LSB value generated in the past 1 dot and the previous frame LSB delay circuit 105 that weights the LSB value generated in the past one frame than the original pixel. It is connected to the three inputs of the gate 106. The output terminal of the three input or gate 106 is an overflow prediction circuit 107 which blocks the error signal of the three input or gate 106 by anticipating a bit overflow when the original pixel is at a peak value represented by n bits. The overflow prediction circuit 107 is connected to an adder circuit 108 that adds and spreads the error signal of the three input or gate 106 to the original pixel, and the adder circuit 108 adds the error diffusion. It is connected to the LSB removal circuit 109 which removes the LSB value from the output signal, converts it into m (= n-1) bits, and outputs it to the image output terminal 110.
이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 도 2 내지 도 5를 참조하여 설명하면 다음과 같다.Referring to Figures 2 to 5 attached to the operation and effect of the present invention configured as described above are as follows.
먼저, 원 화소 Ai,j의 n비트 영상신호가 영상 입력단자(101)에 입력되어 가산회로(108)를 통하여 오차 확산 출력되면 LSB 검출회로(102)는 소정의 가중을 위하여 LSB를 검출한다.First, when the n-bit video signal of the original pixel Ai, j is input to the video input terminal 101 and error-produced through the addition circuit 108, the LSB detection circuit 102 detects the LSB for a predetermined weight.
그러면, 상위 라인 지연회로(103)는 원 화소 Ai,j보다 1 라인 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB에 가중하여 3입력 오어 게이트(106)로 출력하고, 좌측 도트 지연회로(104)는 원 화소 Ai,j보다 1 도트 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB에 가중하여 3입력 오어 게이트(106)로 출력하며, 이전 프레임 LSB 지연회로(105)는 원 화소 Ai,j보다 1 프레임 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB에 가중하여 3입력 오어 게이트(106)로 출력한다.Then, the upper line delay circuit 103 weights the LSB value generated one line past the original pixel Ai, j to the LSB detected by the LSB detection circuit 102, and outputs the LSB value to the three-input OR gate 106. The dot delay circuit 104 weights the LSB value generated one dot past the original pixel Ai, j to the LSB detected by the LSB detection circuit 102 and outputs it to the three input or gate 106, and the previous frame LSB delay The circuit 105 weights the LSB value generated one frame past the original pixel Ai, j to the LSB detected by the LSB detection circuit 102 and outputs the LSB value to the three input or gate 106.
다음으로, 3입력 오어 게이트(106)는 상위 라인 지연회로(103)와 좌측 도트 LSB 지연회로(104) 및 이전 프레임 LSB 지연회로(105)의 출력신호를 논리합 연산하여 과거의 LSB 값에 의한 오차신호를 오버플로우 예측회로(107)로 출력한다.Next, the three-input OR gate 106 performs an OR operation on the output signals of the upper line delay circuit 103, the left dot LSB delay circuit 104, and the previous frame LSB delay circuit 105, thereby causing errors due to past LSB values. The signal is output to the overflow prediction circuit 107.
이때, 오버플로우 예측회로(107)는 영상 입력단자(101)에서 가산회로(108)로 입력되는 원 화소가 n비트로 표현되는 피크치일 때 비트 오버 플로우를 예상하여 3입력 오어 게이트(106)의 오차신호를 차단한다.At this time, the overflow prediction circuit 107 predicts a bit overflow when the original pixel input from the image input terminal 101 to the addition circuit 108 is a peak value represented by n bits, and thus the error of the three input or gate 106 is expected. Cut off the signal.
일예로, 256계조(0∼255)를 구현하는 PDP에서 도 4 (가)와 같이 인접한 4개의 원 화소 영상신호가 모두 255레벨이라고 할 경우에 영상신호 Ai,j에 1 라인 과거에 생긴 LSB 값과 1 도트 과거에 생긴 LSB 값 및 1 프레임 과거에 생긴 LSB 값이 가중되어 254레벨로 구현될 때, 도 4 (다)와 같이 오버플로우 예측회로(107)는 인접한 영상신호 Ai,j+h와 Ai+d,j에 영상신호 Ai,j의 LSB 값이 가중되지 않게 한다.For example, in a PDP that implements 256 grayscales (0 to 255), as shown in FIG. 4A, when all four adjacent pixel video signals are 255 levels, LSB values generated one line past the video signal Ai, j When the LSB value generated in the past 1 dot and the LSB value generated in the past 1 frame are weighted and implemented at the level 254, the overflow prediction circuit 107 is connected to the adjacent video signals Ai, j + h as shown in FIG. The LSB value of the video signal Ai, j is not weighted to Ai + d, j.
즉, 원 화소 영상신호 Ai,j+h와 Ai+d,j가 "255"이고, 3입력 오어 게이트(106)에서 출력되는 오차신호가 "1"이면, 가산회로(108)에서 8비트로 구현 불가능한 "256"이 산출되기 때문에 오버플로우 예측회로(107)는 원 화소 영상신호가 "255"이면 3입력 오어 게이트(106)에서 출력되는 오차신호를 "0"으로 만들어 비트 오버 플로우를 방지하는 것이다.That is, if the original pixel video signals Ai, j + h and Ai + d, j are "255" and the error signal output from the three-input OR gate 106 is "1", the addition circuit 108 implements 8 bits. Since impossible "256" is calculated, the overflow prediction circuit 107 prevents bit overflow by making the error signal output from the three input or gate 106 to "0" when the original pixel image signal is "255". .
한편, 가산회로(108)는 오버플로우 예상회로(107)를 통과한 3입력 오어 게이트(106)의 오차신호를 원 화소에 가산하여 확산하고, 이 가산회로(108)의 오차 확산 출력신호에서 LSB 제거회로(109)는 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 영상 출력단자(110)로 출력한다.On the other hand, the addition circuit 108 adds and spreads the error signal of the three-input OR gate 106 passing through the overflow predicting circuit 107 to the original pixel, and LSB in the error diffusion output signal of the addition circuit 108. The elimination circuit 109 removes the LSB value, converts the LSB value into m (= n-1) bits, and outputs the result to the image output terminal 110.
그리고, 상기와 같이 n비트 영상신호에 상위 라인과 좌측 도트 및 이전 프레임의 오차를 가중 확산한 후 원 영상신호보다 적은 m(= n-1)비트로 계조가 구현되고, 이러한 과정이 반복적으로 수행되어 오차 확산에 의하여 의사 중간조 표시를 행하므로써 화질의 저하가 보상된다.As described above, after weighted diffusion of the error between the upper line, the left dot, and the previous frame to the n-bit video signal, the grayscale is implemented with fewer m (= n-1) bits than the original video signal, and this process is repeatedly performed. Degradation of image quality is compensated for by performing pseudo halftone display by error diffusion.
이때, 종래 기술은 이전 프레임의 오차를 다음 프레임에 가중하지 않으므로 정지화상에서 규칙적인 무늬가 발생되나 본 발명은 이전 프레임의 LSB 값이 오차 확산 처리에 이용되므로 무늬가 불규칙적으로 발생된다.In this case, since the conventional art does not weight the error of the previous frame to the next frame, a regular pattern is generated in the still picture, but in the present invention, the pattern is irregularly generated because the LSB value of the previous frame is used for the error diffusion process.
일예로, 256계조(0∼255)를 구현하는 PDP에서 도 3 (가)와 같이 인접한 9개의 원 화소 영상신호가 모두 127레벨일 경우에,For example, in a case where the nine adjacent pixel video signals of the adjacent PDPs implementing 256 gray levels (0 to 255) are all 127 levels as shown in FIG.
도 3 (나)와 같이 화소 Ai,j에 1 라인 과거에 생긴 LSB 값과 1 도트 과거에 생긴 LSB 값 및 1 프레임 과거에 생긴 LSB 값이 가중되어 임의 프레임이 126레벨로 구현될 때 화상이 정지되더라도 다음 프레임에서는 오차량이 분배되어 도 3 (다)와 같이 화소 Ai,j가 128레벨로 구현되거나 또는 소정 레벨로 구현되고, 이와 같이 불규칙적으로 발생되는 무늬는 시간적인 연속선상에서 의사 중간조로 표시되므로 화질이 저하되지 않는다.As shown in Fig. 3 (b), the image is frozen when the LSB value generated in the past one line, the LSB value generated in the past one dot, and the LSB value generated in the past one frame are weighted to the pixel Ai, j to realize an arbitrary frame at 126 levels. Even if the error is distributed in the next frame, the pixel Ai, j is implemented at 128 levels or at a predetermined level, as shown in FIG. 3 (c), and irregular patterns are displayed as pseudo halftones on a temporal continuous line. Therefore, the image quality does not deteriorate.
이상에서 설명한 바와 같이 본 발명은 원 화소 영상신호와 출력 영상신호 사이의 비트 차이를 1비트로 한정하여 한 개의 가산회로만을 사용하도록 함으로써 회로를 간단하게 함은 물론이고 고속 계산이 가능하게 하며 코스트가 저감되도록 하고, 원 화소 영상신호와 출력 영상신호 사이의 오차량을 아직 처리하지 않은 인접 화소들은 물론이고 다음 프레임에도 분배하여 정지화상에서 규칙적인 무늬가 발생되지 않도록 하며, 오버 플로우 예측회로를 부가 설치하여 입력 영상신호가 구현 가능한 계조의 피크치일 때에 발생할 수 있는 비트 오버 플로우를 방지하는 효과가 있다.As described above, according to the present invention, the bit difference between the original pixel image signal and the output image signal is limited to 1 bit so that only one addition circuit is used, thereby simplifying the circuit, enabling high-speed calculation, and reducing the cost. In addition to the neighboring pixels that have not yet processed the error amount between the original pixel video signal and the output video signal, it is also distributed to the next frame so that a regular pattern is not generated in the still picture, and an overflow prediction circuit is additionally installed. There is an effect of preventing bit overflow that may occur when the video signal is at the peak value of the gray scale that can be implemented.
도 1은 종래 플라즈마 표시 패널의 오차 확산 처리 회로의 블록 구성도.1 is a block diagram of an error diffusion processing circuit of a conventional plasma display panel.
도 2는 화소의 좌표 위치 설명도.2 is an explanatory diagram of coordinate positions of pixels.
도 3과 도 4는 종래 기술과 본 발명에 의한 오차 확산 처리 상태도.3 and 4 are error diffusion processing state diagrams according to the prior art and the present invention.
도 5는 본 발명에 의한 플라즈마 표시 패널의 오차 확산 처리 회로의 블록 구성도.5 is a block diagram of an error diffusion processing circuit of the plasma display panel according to the present invention;
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
101 : 영상 입력단자 102 : LSB 검출회로101: video input terminal 102: LSB detection circuit
103 : 상위 라인 LSB 지연회로 104 : 좌측 도트 LSB 지연회로103: upper line LSB delay circuit 104: left dot LSB delay circuit
105 : 이전 프레임 LSB 지연회로 106 : 3입력 오어 게이트105: previous frame LSB delay circuit 106: 3 input or gate
107 : 오버플로우 예상회로 108 : 가산회로107: overflow prediction circuit 108: addition circuit
109 : LSB 제거회로 110 : 영상 출력단자109: LSB removal circuit 110: video output terminal
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