KR100517126B1

KR100517126B1 - Single electron transistor with controllable quantum dot size, an integration of single electron transistor and double-gate MOSFET, and fabrication method thereof, respectively

Info

Publication number: KR100517126B1
Application number: KR10-2003-0025110A
Authority: KR
Inventors: 박병국; 이종덕; 우동수
Original assignee: 재단법인서울대학교산학협력재단
Priority date: 2003-04-21
Filing date: 2003-04-21
Publication date: 2005-10-18
Also published as: KR20040091309A

Abstract

본 발명은 반도체 공정상 양자점 크기를 조절할 수 있는 단전자 트랜지스터와 단전자 트랜지스터의 기능을 보완하기 위한 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET과 그 각각의 제조방법에 관한 것이다.According to the present invention, a single-electron transistor and a double-gate MOSFET capable of simultaneously adjusting the size of a quantum dot and a double-gate MOSFET for complementing the functions of the single-electron transistor on the same SOI substrate through the same process are provided. It relates to the respective manufacturing method.

발명에 의한, 단전자 트랜지스터는 기판 지지대의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 서로 이격되어 형성된 소스와 드레인 영역과; 상기 소스와 드레인을 서로 연결하며 단결정 실리콘으로 형성된 얇은 채널과; 상기 채널을 형성하기 위한 제 1 절연막과; 상기 채널의 양 측벽 중 대부분을 투과장벽으로 만들면서 소스와 드레인 영역을 전기적으로 분리하는 제 1 게이트 절연막과; 상기 제 1 게이트 절연막 상부에 적층되어 형성된 제 1 게이트와; 상기 채널의 양 측벽 중 제 1 게이트가 형성되지 않은 나머지 부분으로 양자점을 만드는 제 2 게이트 절연막과; 상기 제 2 게이트 절연막과 제 1 절연막 상부로 소스와 드레인 영역 사이에 적층된 제 2 게이트로 구성된 단전자 트랜지스터로서, 종래 기술에 비해, 실리콘 채널 아래 부분에서의 제 1 게이트에 의한 터널링 장벽의 약화를 막으면서 제 1 게이트 물질의 두께와 과도 식각 정도에 따라 양자점 크기를 조절할 수 있다. 이와 함께 단전자 트랜지스터의 신호 증폭을 키우기 위한 FinFET 형태의 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET의 구조와 그 각각의 제조방법이 제공된다.According to the present invention, a single-electron transistor includes an insulator stacked on top of a substrate support; Source and drain regions formed on the insulator spaced apart from each other by single crystal silicon; A thin channel connecting the source and the drain to each other and formed of single crystal silicon; A first insulating film for forming the channel; A first gate insulating film electrically separating the source and drain regions while making most of both sidewalls of the channel a transmission barrier; A first gate stacked on the first gate insulating film; A second gate insulating layer forming a quantum dot with remaining portions of the sidewalls of the channel where the first gate is not formed; A single-electron transistor comprising a second gate stacked between the second gate insulating layer and the source and drain regions over the first insulating layer, and compared to the prior art, the weakening of the tunneling barrier caused by the first gate in the lower portion of the silicon channel is reduced. While blocking, the size of the quantum dot may be adjusted according to the thickness of the first gate material and the degree of transient etching. In addition, a structure of a single-electron transistor and a double-gate MOSFET capable of simultaneously integrating a FinFET-type double gate MOSFET for increasing signal amplification of a single-electron transistor on the same SOI substrate through the same process and a manufacturing method thereof are provided.

Description

양자점 크기를 조절할 수 있는 단전자 트랜지스터와 동일한 ＳＯＩ기판에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 ＭＯＳＦＥＴ과 그 각각의 제조방법{Single electron transistor with controllable quantum dot size, an integration of single electron transistor and double-gate MOSFET, and fabrication method thereof, respectively}Single electron transistor with controllable quantum dot size, an integration of single electron transistor and double- gate MOSFET, and fabrication method approximately, respectively}

단전자 트랜지스터는 나노 미터 크기의 극미세 양자점을 이용한 새로운 개념의 트랜지스터로서, MOSFET 이후의 차세대 소자로 저전력 소비와 고집적에 유리하기 때문에 많은 연구가 이루어 지고 있다. 단전자 트랜지스터는 양자점의 크기가 동작 온도를 결정하는 데 가장 큰 영향을 미치므로 동작온도를 높이기 위해 양자점의 크기를 줄이는 것이 필요한데, 그 양자점의 크기를 줄이는 것은 현재 리소그래피 기술의 한계를 넘어서기 때문에, 우연적인 효과에 의한 극미세 양자점을 이용한 소자들이 제조되어 실리콘 기반의 단전자 트랜지스터를 재현성 있게 제조하는 것이 어렵다는 문제점이 있었고, 이러한 문제점을 극복하기 위해 전기적으로 양자점을 형성하기 위하여 두개의 게이트를 이용하는 단전자 트랜지스터 구조(도 1)가 보고 되었다. 그러나, 종래 발표된 단전자 트랜지스터는 기판 지지대(11) 위에 매몰 산화막(12)이 있고 소스(13)와 드레인(14) 사이에 얇은 실리콘 채널(15)이 길게 존재하며 그 위에 실리콘 산화막(17)과 실리콘 질화막(16)을 적층하고 실리콘 질화막을 패터닝한 후 식각하여 제 1 게이트(18)를 형성하는데, 실리콘 질화막(16)이 채널의 윗면에만 존재하여 채널의 상부에 전기적인 장벽을 형성해 주고, 그 위에 실리콘 산화막의 제 2 게이트 절연막(17) 및 제 2 게이트(19)가 형성되어 전기적인 양자점을 유도하는 역할을 하여, 제 1 게이트에 의한 터널링 장벽이 채널의 상부에만 형성되기 때문에 채널 아래 부분에선 터널링 장벽이 약해질 수 있는 문제가 있었다.The single-electron transistor is a new concept transistor using nanometer-sized microquantum dots, and much research has been conducted because it is advantageous for low power consumption and high integration as a next-generation device after the MOSFET. Since the size of quantum dots has the greatest influence on the operating temperature, it is necessary to reduce the size of the quantum dots in order to increase the operating temperature. Since reducing the size of the quantum dots exceeds the limitations of current lithography technology, It was difficult to fabricate silicon-based single-electron transistors reproducibly because devices using ultra-fine quantum dots were manufactured by accidental effects, and two gates using two gates to electrically form quantum dots were overcome to overcome these problems. An electron transistor structure (FIG. 1) has been reported. However, conventionally disclosed single-electron transistors have a buried oxide film 12 on the substrate support 11 and a long thin silicon channel 15 between the source 13 and the drain 14 and the silicon oxide film 17 thereon. And the silicon nitride film 16 are stacked and the silicon nitride film is patterned and etched to form a first gate 18. The silicon nitride film 16 is present only on the upper surface of the channel to form an electrical barrier on the upper part of the channel. The second gate insulating film 17 and the second gate 19 of the silicon oxide film are formed thereon to serve to induce electrical quantum dots, so that the tunneling barrier by the first gate is formed only on the upper portion of the channel, There was a problem that the tunneling barrier could be weakened.

또한, 기존 두개의 게이트를 이용한 단전자 트랜지스터의 경우에도 그 이득이 매우 작고, 드레인 전압에 민감하게 반응하기 때문에 시스템으로의 응용이 어려운 문제점이 있었다. 이 문제를 극복하기 위한 방안으로 기존의 MOSFET을 버퍼로 이용하여 단전자 트랜지스터의 신호를 증폭시키기 위해 단전자 트랜지스터와 MOSFET의 집적 기술에 대한 필요성이 제기되어 왔다. 그러나, 기존의 Si 기판 혹은 SOI 기판 상에 제작되는 MOSFET의 경우 20-30nm 크기에서 단채널 효과를 적절히 억제하기 힘들었고, 안정적인 MOSFET 동작을 얻기 위해 긴 채널 길이의 MOSFET을 이용할 경우엔 단전자 트랜지스터의 장점인 고집적도에 부정적인 영향을 줄 수 있는 문제점이 있었다. 그래서, 수십 nm 크기의 채널에서도 단채널 효과에 강한 이중게이트 MOSFET 구조가 제안되어 왔다. 그 중에 리소그래피와 식각이라는 기존의 반도체 공정 기술을 이용하여 두 개의 게이트를 자기 정렬형태로 기판에 수직인 얇은 채널 양단에 형성할 수 있는 FinFET 구조의 이중게이트 MOSFET이 보고 되었다(도 2a 내지 도 2c 여기서 21은 소스, 22는 드레인, 23은 채널형성을 위한 절연막, 24는 게이트, 25는 채널, 26은 매몰 산화막, 그리고 27은 게이트 절연막 이다). 그러나, 이들은 단전자 트랜지스터와는 별개의 공정을 통하여 제조된 후에 하나의 칩 내에 집적되는 것으로 제조상 어려움이 많았다. In addition, even in the case of a single-electron transistor using two gates, the gain is very small, and it is difficult to apply to a system because it is sensitive to the drain voltage. In order to overcome this problem, there is a need for an integrated technology of single-electron transistors and MOSFETs to amplify signals of single-electron transistors using a conventional MOSFET as a buffer. However, in case of MOSFET fabricated on existing Si substrate or SOI substrate, it is difficult to adequately suppress short channel effect at 20-30 nm size, and advantage of single electron transistor when using long channel length MOSFET for stable MOSFET operation There was a problem that can negatively affect the high density. Therefore, a double gate MOSFET structure that is resistant to short channel effects has been proposed even in a channel of several tens of nm in size. Among them, a dual gate MOSFET having a FinFET structure has been reported that can form two gates across a thin channel perpendicular to a substrate in a self-aligned form using conventional semiconductor processing techniques such as lithography and etching (Figs. 2A to 2C where 21 is a source, 22 is a drain, 23 is an insulating film for channel formation, 24 is a gate, 25 is a channel, 26 is a buried oxide film, and 27 is a gate insulating film). However, they are manufactured in a separate process from the single-electron transistor and then integrated into a single chip, which causes a lot of manufacturing difficulties.

본 발명은 종래 단전자 트랜지스터(도 1)의 제 1 게이트에 의한 터널링 장벽이 약해지는 문제를 해소하고 반도체 공정상 양자점 크기를 줄일 수 있는 단전자 트랜지스터와, 단전자 트랜지스터의 기능을 보완하기 위한 FinFET 형태의 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET, 그리고 각각의 제조방법을 제공하는데 그 목적이 있다. The present invention solves the problem of the weakening of the tunneling barrier caused by the first gate of the conventional single-electron transistor (FIG. 1) and can reduce the size of the quantum dot in the semiconductor process, and a FinFET for complementing the functions of the single-electron transistor. It is an object of the present invention to provide a single-electron transistor and a double-gate MOSFET capable of simultaneously integrating a double gate MOSFET of the same type into the same SOI substrate through the same process, and a manufacturing method of each.

상기 목적을 달성하기 위한 단전자 트랜지스터는 기판 지지대의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 서로 이격되어 형성된 소스와 드레인 영역과; 상기 소스와 드레인을 서로 연결하며 단결정 실리콘으로 형성된 얇은 채널과; 상기 채널을 형성하기 위한 제 1 절연막과; 상기 채널의 양 측벽 중 대부분을 투과장벽으로 만들면서 소스와 드레인 영역을 전기적으로 분리하는 제 1 게이트 절연막과; 상기 제 1 게이트 절연막 상부에 적층되어 형성된 제 1 게이트와; 상기 채널의 양 측벽 중 제 1 게이트가 형성되지 않은 나머지 부분으로 양자점을 만드는 제 2 게이트 절연막과; 상기 제 2 게이트 절연막과 제 1 절연막 상부로 소스와 드레인 영역 사이에 적층된 제 2 게이트로 구성됨을 특징으로 하고, 상기 단전자 트랜지스터와 동시에 제조되는 이중게이트 MOSFET는 기판 지지대의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 서로 이격되어 형성된 소스와 드레인 영역과; 상기 소스와 드레인을 서로 연결하며 단결정 실리콘으로 형성된 얇은 채널과; 상기 채널을 형성하기 위한 제 1 절연막과; 상기 채널의 양 측벽에 자기 정렬되어 형성된 제 1 게이트 절연막과; 상기 제 1 게이트 절연막과 제 1 절연막 상부로 채널을 감싸며 소스와 드레인 영역 사이에 적층되어 형성된 제 1 게이트로 구성된 FinFET 형태를 가지는 것을 특징으로 한다.The single-electron transistor for achieving the above object includes an insulator stacked on the substrate support; Source and drain regions formed on the insulator spaced apart from each other by single crystal silicon; A thin channel connecting the source and the drain to each other and formed of single crystal silicon; A first insulating film for forming the channel; A first gate insulating film electrically separating the source and drain regions while making most of both sidewalls of the channel a transmission barrier; A first gate stacked on the first gate insulating film; A second gate insulating layer forming a quantum dot with remaining portions of the sidewalls of the channel where the first gate is not formed; And a second gate stacked between the source and drain regions over the second gate insulating layer and the first insulating layer, and the double gate MOSFET simultaneously manufactured with the single-electron transistor includes an insulator stacked on the substrate support. ; Source and drain regions formed on the insulator spaced apart from each other by single crystal silicon; A thin channel connecting the source and the drain to each other and formed of single crystal silicon; A first insulating film for forming the channel; A first gate insulating layer formed on both sidewalls of the channel and self-aligned; The first gate insulating layer and the first insulating layer surrounding the channel is characterized in that it has a FinFET form consisting of a first gate formed by being stacked between the source and drain regions.

그리고, 본 발명의 단전자 트랜지스터 제조방법은 SOI 기판에 활성층으로 사용될 단결정 실리콘을 정의하고, 채널이 될 부분에 제 1 절연막의 미세 패턴을 형성하는 제 1 단계와; 상기 단결정 실리콘 및 제 1 절연막의 미세 패턴 위에 제 2 절연막으로 스페이서를 형성하고, 단결정 실리콘에 불순물을 주입하여 소스 및 드레인 도핑을 하는 제 2 단계와; 상기 제 1 절연막 미세 패턴과 제 2 절연막 스페이서를 형성한 단결정 실리콘위에 제 3 절연막을 증착하고 패터닝하는 제 3 단계와; 상기 제 3 절연막과 제 1 절연막의 미세 패턴을 마스크로 하여 제 1 게이트가 형성될 부분의 단결정 실리콘을 제거하여 채널을 형성하는 제 4 단계와; 상기 채널과 소스와 드레인의 측벽 부분에 제 1 게이트 절연막을 키우는 제 5 단계와; 상기 제 1 게이트 절연막 위에 제 1 게이트로 사용될 물질을 증착하고 식각하여 제 1 게이트를 형성하는 제 6 단계와; 상기 제 1 게이트 위 및 제 1 게이트가 덮혀 있지 않은 나머지 채널 부분위에 제 2 게이트 절연막을 형성하는 제 7 단계와; 상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 제 8 단계를 포함하여 구성되는 것을 특징으로 하고, 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법은 동일한 SOI 기판에 활성층으로 사용될 단결정 실리콘을 각각 정의하고, 채널이 될 부분에 제 1 절연막의 미세 패턴을 형성하는 제 1 단계와; 상기 단결정 실리콘 및 제 1 절연막의 미세 패턴 위에 제 2 절연막으로 스페이서를 형성하고, 각 단결정 실리콘에 불순물을 주입하여 소스 및 드레인 도핑을 하는 제 2 단계와; 상기 제 1 절연막 미세 패턴과 제 2 절연막 스페이서를 형성한 단결정 실리콘위에 제 3 절연막을 증착하고 각 소자의 채널 길이가 서로 다르게 형성되도록 제 3 절연막을 패터닝하는 제 3 단계와; 상기 제 3 절연막과 제 1 절연막의 미세 패턴을 마스크로 하여 제 1 게이트가 형성될 부분의 각 단결정 실리콘을 제거하여 채널을 형성하는 제 4 단계와; 상기 채널과 소스와 드레인의 단결정 실리콘 측벽 부분에 제 1 게이트 절연막을 키우는 제 5 단계와; 상기 제 1 게이트 절연막 위에 제 1 게이트로 사용될 물질을 증착하고 식각하여 제 1 게이트를 형성하는 제 6 단계와; 상기 제 1 게이트 위 및 제 1 게이트가 덮혀 있지 않은 나머지 채널 부분위에 제 2 게이트 절연막을 형성하는 제 7 단계와; 상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 제 8 단계를 포함하여 구성되는 것을 특징으로 한다.In addition, the method of manufacturing a single electron transistor of the present invention includes a first step of defining single crystal silicon to be used as an active layer in an SOI substrate and forming a fine pattern of a first insulating film in a portion to be a channel; Forming a spacer with a second insulating film on the fine patterns of the single crystal silicon and the first insulating film, and injecting impurities into the single crystal silicon to do source and drain doping; A third step of depositing and patterning a third insulating film on the single crystal silicon on which the first insulating film fine pattern and the second insulating film spacer are formed; A fourth step of forming a channel by removing single crystal silicon of a portion where the first gate is to be formed using the fine patterns of the third insulating film and the first insulating film as a mask; A fifth step of growing a first gate insulating film on sidewalls of the channel, the source, and the drain; Forming a first gate by depositing and etching a material to be used as a first gate on the first gate insulating layer; A seventh step of forming a second gate insulating film on the first gate and on a portion of the remaining channel where the first gate is not covered; And an eighth step of forming a second gate electrode on the second gate insulating film, wherein a method of simultaneously fabricating a single-electron transistor and a double-gate MOSFET includes single crystal silicon to be used as an active layer on the same SOI substrate, respectively. Defining a first pattern of the first insulating film in a portion to be a channel; Forming a spacer with a second insulating film on the fine patterns of the single crystal silicon and the first insulating film, and injecting impurities into each single crystal silicon to do source and drain doping; A third step of depositing a third insulating film on the single crystal silicon on which the first insulating film fine pattern and the second insulating film spacer are formed and patterning the third insulating film so that the channel length of each device is formed differently; A fourth step of forming a channel by removing each single crystal silicon in a portion where the first gate is to be formed using the fine patterns of the third insulating film and the first insulating film as a mask; A fifth step of growing a first gate insulating film on sidewalls of the single crystal silicon sidewalls of the channel, the source, and the drain; Forming a first gate by depositing and etching a material to be used as a first gate on the first gate insulating layer; A seventh step of forming a second gate insulating film on the first gate and on a portion of the remaining channel where the first gate is not covered; And an eighth step of forming a second gate electrode on the second gate insulating film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

[제 1 실시 예][First Embodiment]

본 발명에서 제안하는 단전자 트랜지스터는 기판 지지대(도면에선 생략됨. 이하 같다)의 상부에 적층된 절연체와 그 절연체 상부에 길러진 단결정 실리콘으로 구성된 SOI(Silicon On Insulator) 기판에 형성되는데, 이를 위해 먼저, SOI 기판의 매몰 산화막(30) 위에 존재하는 단결정 실리콘을 사진공정과 식각공정으로 소자가 형성될 부분에만 단결정 실리콘(31)을 남기고, 나머지 부분은 제거한다(도 3a). 이 때 기판 지지대는 실리콘을, SOI 기판의 절연체인 매몰 산화막은 실리콘 산화막을 각각 사용할 수 있다(이하 같다). The single-electron transistor proposed in the present invention is formed on an SOI (Silicon On Insulator) substrate composed of an insulator stacked on top of a substrate support (not shown in the drawings. The same applies below) and single crystal silicon grown on the insulator. In addition, the single crystal silicon existing on the buried oxide film 30 of the SOI substrate is left in the portion where the device is to be formed by the photolithography process and the etching process, and the remaining portion is removed (FIG. 3A). At this time, the substrate support may use silicon, and the buried oxide film, which is an insulator of the SOI substrate, may use a silicon oxide film (the same applies hereinafter).

그런 다음에, 차후 공정에서 식각 방지 막으로 사용될 제 1 절연막을 증착하고, 극미세 패터닝 공정을 사용하여 제 1 절연막의 미세 패턴(32)을 형성한다(도 3b). 이 때 제 1 절연막으로 실리콘 질화막이나 실리콘 산화막 혹은 이들 각각의 막과 비정질 실리콘막의 적층 구조를 사용할 수 있고, 제 1 절연막의 미세 패턴을 위해서는 전자빔 리소그래피나 측벽을 이용한 미세 패터닝 기술을 이용할 수 있다. Then, a first insulating film to be used as an etch stop film in a later step is deposited, and a fine pattern 32 of the first insulating film is formed using an ultrafine patterning process (FIG. 3B). In this case, a silicon nitride film, a silicon oxide film, or a stacked structure of each of these films and an amorphous silicon film may be used as the first insulating film. For the fine pattern of the first insulating film, electron beam lithography or a fine patterning technique using sidewalls may be used.

미세 패턴의 제 1 절연막 주변에 제 2 절연막을 증착하고 이방성 식각에 의해 스페이서(33)를 형성한 다음, 이온 주입 공정을 이용하여 소스 및 드레인 도핑을 수행 한다(도 3c). 이 때 전체 활성층의 SOI 중에서 채널이 될 제 1 절연막의 미세 패턴 아래만 도핑이 되지 않고 남아 있게 된다. 이렇게 소스 및 드레인의 도핑공정을 도 3c 상태의 초기 과정에서 하게 되면, 차후 제 1 게이트 절연막(36)에 고유전율 물질을 그리고 제 1 게이트(37)엔 금속을 각각 사용할 수 있는 장점이 있다.A second insulating film is deposited around the first insulating film having a fine pattern, the spacer 33 is formed by anisotropic etching, and then source and drain doping is performed using an ion implantation process (FIG. 3C). At this time, only the fine pattern of the first insulating layer to be a channel remains in the SOI of the entire active layer without being doped. When the doping process of the source and the drain is performed in the initial process of FIG. 3C, a high dielectric constant material may be used in the first gate insulating layer 36 and a metal may be used in the first gate 37.

도 3c의 상태에서 제 3 절연막(34)을 증착하고 패터닝 한다(도 3d). 이 때 제 3 절연막은 실리콘 및 제 1 절연막과 식각 선택비가 우수한 물질이어야 하고, 제 2 절연막과는 선택비가 거의 없거나 동일한 물질이어야 한다. 예를 들면, 제 2 절연막과 제 3 절연막으로 실리콘 산화막을 화학 기상 증착법으로 증착하여 사용할 수 있다. 그리고 제 3 절연막을 패터닝함에 있어 채널 길이가 제 1 게이트 물질 두께의 2배 보다 크게 되도록 전자빔 리소그래피나 측벽을 이용한 미세 패터닝 방법을 이용할 수 있다.In the state of FIG. 3C, the third insulating film 34 is deposited and patterned (FIG. 3D). In this case, the third insulating film must be a material having an excellent etching selectivity with the silicon and the first insulating film, and the material must have little or the same selectivity as the second insulating film. For example, a silicon oxide film can be deposited by chemical vapor deposition using the second insulating film and the third insulating film. In the patterning of the third insulating layer, electron beam lithography or a fine patterning method using sidewalls may be used so that the channel length is larger than twice the thickness of the first gate material.

도 3d에서 제 3 절연막을 패터닝한 이후, 제조하려는 소자의 게이트 크기에 해당하는 부분(35) 만큼 제 2, 3 절연막을 식각하면, 제 1 절연막(32)과 단결정 실리콘(31)이 노출된다(도 3e).After patterning the third insulating film in FIG. 3D, when the second and third insulating films are etched by the portion 35 corresponding to the gate size of the device to be manufactured, the first insulating film 32 and the single crystal silicon 31 are exposed ( 3e).

이후 제 3 절연막과 제 1 절연막을 마스크로 하여 게이트가 만들어질 부분(35)의 단결정 실리콘을 식각하면 단결정 실리콘(31)은 소스와 드레인의 패드 부분과 채널을 제외한 나머지 부분은 모두 제거 된다(도 3f).Subsequently, when the single crystal silicon of the portion 35 on which the gate is to be formed is etched using the third insulating film and the first insulating film as a mask, the single crystal silicon 31 is removed except for pad portions and channels of the source and drain (FIG. 3f).

도 3f의 상태에서 제 1 게이트 절연막(36)을 성장시킨다(도 3g). 이 때 제 1 게이트 절연막을 성장시키기 위해 열 산화 공정을 이용 한다면, 선택적으로 수행된 소스와 드레인 도핑에 의해, 도 3g에서 소스와 드레인의 측벽에 자라는 제 1 게이트 산화막(절연막)의 두께는 채널 측벽에 자란 산화막의 두께에 비해 대략 3배 정도의 두께를 가지게 되므로, 소스 또는 드레인과 제 1 게이트 사이에 터널링에 의한 누설 전류를 충분히 억제할 수 있다In the state shown in FIG. 3F, the first gate insulating film 36 is grown (FIG. 3G). If a thermal oxidation process is used to grow the first gate insulating film at this time, the thickness of the first gate oxide film (insulating film) growing on the sidewalls of the source and drain in FIG. Since the thickness of the oxide film is approximately three times the thickness of the oxide film, the leakage current due to tunneling between the source or drain and the first gate can be sufficiently suppressed.

제 1 게이트 절연막(36)을 성장시킨 이후, 제 1 게이트가 될 물질을 증착하고 식각하여 제 1 게이트(37)를 만든다(도 3h). 이 때 제 1 게이트 물질의 식각은 전면식각(etch-back)으로 하여 소스와 드레인의 측벽 부분과 채널 측벽 일부분에만 스페이서 형태로 제 1 게이트를 남기도록 할 수 있다. 특히, 채널 측벽 부분의 경우, 소스와 드레인의 측벽에 비해 낮은 단차를 가지므로, 제 1 게이트 물질을 과도 식각 하면 식각 정도에 따라 채널 측벽의 가운데 부분에서 제 1 게이트에 덮여 있는 부분(37')과 그렇지 않은 부분(32')이 생기게 된다. 따라서, 제 1 게이트 물질의 과도 식각 정도에 따라 채널 측벽에 남는 제 1 게이트의 높이를 조절할 수 있으며 이로써 양자점의 크기를 조절할 수 있게 된다. After growing the first gate insulating layer 36, a material to be the first gate is deposited and etched to form a first gate 37 (FIG. 3H). In this case, the first gate material may be etched back to leave the first gate in the form of a spacer only on the sidewall portions and the channel sidewall portions of the source and drain. In particular, since the channel sidewall portion has a lower step compared to the sidewalls of the source and drain, when the first gate material is excessively etched, the portion 37 ′ covered by the first gate at the center portion of the channel sidewall according to the degree of etching And portions 32 'that are not. Accordingly, the height of the first gate remaining on the sidewall of the channel may be adjusted according to the degree of excessive etching of the first gate material, thereby controlling the size of the quantum dot.

마지막으로, 양자점을 형성하는 제 2 게이트를 만들기 위해 제 1 게이트(37) 위 및 제 1 게이트가 덮여 있지 않은 나머지 채널 부분(32')의 위에 제 2 게이트 절연막(38)을 형성하고 그 위에 제 2 게이트(39) 물질을 증착하면, 제 1 게이트(37)에 의해 전위가 조절되는 부분과 제 2 게이트(39)에 의해 전위가 조절되는 부분으로 나뉘어진 단전자 트랜지스터를 최종 형성하게 된다(도 3i). 도 4a 내지 도 4c에 상기 단전자 트랜지스터의 구성을 보여주는 단면도가 각각 도시되어 있다.Finally, a second gate insulating film 38 is formed on and over the first gate 37 and over the remaining channel portion 32 ′ where the first gate is not covered to make a second gate forming a quantum dot. Deposition of the material of the second gate 39 results in the final formation of a single-electron transistor divided into a portion where the potential is controlled by the first gate 37 and a portion where the potential is controlled by the second gate 39 (FIG. 3i). 4A to 4C are cross-sectional views showing the structure of the single-electron transistor, respectively.

[제 2 실시 예]Second Embodiment

본 발명에서 제안하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하기 위해, 먼저 하나의 SOI(Silicon On Insulator) 기판을 준비하고, SOI 기판 의 매몰 산화막(50) 위에 존재하는 단결정 실리콘을 사진공정과 식각공정으로 각 소자가 형성될 부분에만 단결정 실리콘(51, 511)을 남기고, 나머지 부분은 제거한다(도 5a). In order to simultaneously manufacture a single-electron transistor and a double-gate MOSFET proposed in the present invention, a single silicon on insulator (SOI) substrate is first prepared, and the single crystal silicon present on the buried oxide film 50 of the SOI substrate is photographed and etched. In the process, the single crystal silicon 51, 511 is left only in the portion where each element is to be formed, and the remaining portions are removed (Fig. 5A).

그런 다음에, 차후 공정에서 식각 방지막으로 사용될 제 1 절연막을 증착하고, 극미세 패터닝 공정을 사용하여 제 1 절연막의 미세 패턴(52, 512)을 형성한다(도 5b). 이 때 제 1 절연막으로 실리콘 질화막이나 실리콘 산화막 혹은 이들 각각의 막과 비정질 실리콘막의 적층 구조를 사용할 수 있고, 제 1 절연막의 미세 패턴을 위해서는 전자빔 리소그래피나 측벽을 이용한 미세 패터닝 기술을 이용할 수 있다. Thereafter, a first insulating film to be used as an etch stop layer is deposited in a subsequent step, and fine patterns 52 and 512 of the first insulating film are formed using an ultrafine patterning process (FIG. 5B). In this case, a silicon nitride film, a silicon oxide film, or a stacked structure of each of these films and an amorphous silicon film may be used as the first insulating film. For the fine pattern of the first insulating film, electron beam lithography or a fine patterning technique using sidewalls may be used.

미세 패턴의 제 1 절연막 주변에 제 2 절연막을 증착하고 이방성 식각에 의해 스페이서(53, 513)를 형성한 다음, 이온 주입 공정을 이용하여 소스 및 드레인 도핑을 수행 한다(도 5c). 이 때 전체 활성층의 SOI 중에서 채널이 될 제 1 절연막의 미세 패턴 아래만 도핑이 되지 않고 남아 있게 된다. 이렇게 소스 및 드레인의 도핑 공정을 도 5c의 초기 과정에서 하게 되면, 차후 제 1 게이트 절연막에 고유전율 물질을 그리고 제 1 게이트엔 금속을 각각 사용할 수 있는 장점이 있다.A second insulating film is deposited around the first insulating film having a fine pattern, the spacers 53 and 513 are formed by anisotropic etching, and then source and drain doping is performed using an ion implantation process (FIG. 5C). At this time, only the fine pattern of the first insulating layer to be a channel remains in the SOI of the entire active layer without being doped. When the doping process of the source and drain is performed in the initial process of FIG. 5C, a high dielectric constant material and a first gate metal may be used in the first gate insulating layer.

도 5c의 상태에서 제 3 절연막(54, 514)을 증착하고 각 소자의 채널 길이가 서로 다르게 형성되도록 제 3 절연막을 패터닝 한다(도 5d). 이 때 제 3 절연막은 실리콘 및 제 1 절연막과 식각 선택비가 우수한 물질이어야 하고, 제 2 절연막과는 선택비가 거의 없거나 동일한 물질이어야 한다. 예를 들면, 제 2 절연막과 제 3 절연막으로 실리콘 산화막을 화학 기상 증착법으로 증착하여 사용할 수 있다. 그리고 제 3 절연막을 패터닝함에 있어 단전자 트랜지스터가 제조될 위치에는 채널 길이가 제 1 게이트 물질 두께의 2배 보다 크게 되도록 하고, 이중게이트 MOSFET이 제조될 위치에는 채널 길이가 제 1 게이트 물질 두께의 2배 보다 작게 되도록 전자빔 리소그래피나 측벽을 이용한 미세 패터닝 방법을 이용할 수 있다.In the state of FIG. 5C, the third insulating films 54 and 514 are deposited and the third insulating film is patterned so that the channel lengths of the elements are different from each other (FIG. 5D). In this case, the third insulating film must be a material having an excellent etching selectivity with the silicon and the first insulating film, and the material must have little or the same selectivity as the second insulating film. For example, a silicon oxide film can be deposited by chemical vapor deposition using the second insulating film and the third insulating film. In the patterning of the third insulating layer, the channel length is greater than twice the thickness of the first gate material at the position where the single-electron transistor is to be manufactured. Electron beam lithography or a fine patterning method using sidewalls can be used to be smaller than twice.

도 5d에서 제 3 절연막을 패터닝한 이후, 제조하려는 각 소자의 게이트 크기에 해당하는 부분(55, 515) 만큼 제 2, 3 절연막을 식각하면, 제 1 절연막(52, 512)과 단결정 실리콘(51, 511)이 노출된다(도 5e).After patterning the third insulating film in FIG. 5D, when the second and third insulating films are etched by the portions 55 and 515 corresponding to the gate size of each device to be manufactured, the first insulating films 52 and 512 and the single crystal silicon 51 may be etched. , 511 is exposed (FIG. 5E).

이후 제 3 절연막과 제 1 절연막을 마스크로 하여 단결정 실리콘을 식각하면 단결정 실리콘(51, 511)은 소스와 드레인의 패드 부분과 채널을 제외한 나머지 부분에선 모두 제거 된다(도 5f).Subsequently, when single crystal silicon is etched using the third insulating film and the first insulating film as a mask, the single crystal silicon 51 and 511 are removed from all portions except the pads and the channels of the source and drain (FIG. 5F).

도 5f의 상태에서 제 1 게이트 절연막(56, 516)을 성장시킨다(도 5g). 이 때 제 1 게이트 절연막을 성장시키기 위해 열 산화 공정을 이용 한다면, 선택적으로 수행된 소스와 드레인 도핑에 의해, 도 5g에서 소스와 드레인의 측벽에 자라는 제 1 게이트 산화막(절연막)의 두께는 채널 측벽에 자란 산화막의 두께에 비해 대략 3배 정도의 두께를 가지게 되므로, 소스 또는 드레인과 제 1 게이트 사이에 터널링에 의한 누설 전류를 충분히 억제할 수 있다In the state shown in Fig. 5F, the first gate insulating films 56 and 516 are grown (Fig. 5G). If a thermal oxidation process is used to grow the first gate insulating film at this time, the thickness of the first gate oxide film (insulating film) growing on the sidewalls of the source and drain in FIG. Since the thickness of the oxide film is approximately three times the thickness of the oxide film, the leakage current due to tunneling between the source or drain and the first gate can be sufficiently suppressed.

제 1 게이트 절연막을 성장시킨 이후 제 1 게이트가 될 물질을 증착하고 식각하여 제 1 게이트(57, 517)를 만든다(도 5h). 이 때 제 1 게이트 물질의 식각은 전면식각(etch-back)으로 하여 단전자 트랜지스터가 제조될 위치에는 소스와 드레인의 측벽 부분과 채널 측벽 일부분에만 제 1 게이트를 남기고, 이중게이트 MOSFET이 제조될 위치에는 채널을 감싸면서 소스와 드레인 사이에 제 1 게이트를 남기도록 할 수 있다. 이로써 이중게이트 MOSFET는 형성하게 된다. 또한, 단전자 트랜지스터의 채널 측벽 부분의 경우에는, 소스와 드레인의 측벽에 비해 낮은 단차를 가지므로, 제 1 게이트 물질을 과도 식각 하면 식각 정도에 따라 채널 측벽의 가운데 부분에서 제 1 게이트에 덮여 있는 부분(57')과 그렇지 않은 부분(52')이 생기게 된다. 따라서, 제 1 게이트 물질의 과도 식각 정도에 따라, 이중게이트 MOSFET의 형성을 유지하며, 단전자 트랜지스터의 채널 측벽에 남는 제 1 게이트의 높이를 조절할 수 있어 단전자 트랜지스터의 양자점 크기를 조절할 수 있게 된다. After growing the first gate insulating layer, a material to be the first gate is deposited and etched to form first gates 57 and 517 (FIG. 5H). At this time, the etching of the first gate material is etch-back, leaving only the first gate at the sidewall portion and the channel sidewall portion of the source and drain at the position where the single-electron transistor is to be manufactured, and the position at which the double gate MOSFET is to be manufactured. The first gate may be left between the source and the drain while surrounding the channel. This results in a double gate MOSFET. In addition, in the case of the channel sidewall portion of the single-electron transistor, since it has a lower step compared to the sidewalls of the source and drain, excessive etching of the first gate material may cover the first gate at the center portion of the channel sidewall depending on the degree of etching. There will be a portion 57 'and a portion 52' that is not. Therefore, according to the degree of transient etching of the first gate material, the formation of the double gate MOSFET can be maintained, and the height of the first gate remaining on the channel sidewall of the single-electron transistor can be adjusted to adjust the size of the quantum dot of the single-electron transistor. .

마지막으로, 단전자 트랜지스터의 양자점을 형성하는 제 2 게이트를 만들기 위해, 제 2 게이트를 정의하는 마스크를 단전자 트랜지스터(도 5h 좌측)에만 적용하여, 제 1 게이트(57) 위 및 제 1 게이트가 덮여있지 않은 나머지 채널 부분(52')의 위에만 제 2 게이트 절연막(58)을 형성하고 그 위에 제 2 게이트(59) 물질을 증착하여 제 2 게이트를 형성하면, 제 1 게이트(57)에 의해 전위가 조절되는 부분과 제 2 게이트(59)에 의해 전위가 조절되는 부분으로 나뉘어진 단전자 트랜지스터도 최종 형성하게 되어(도 5i), 이로써, 하나의 공정을 거치면서 단전자 트랜지스터와 FinFET 형태의 이중게이트 MOSFET이 동시에 만들어지게 된다. 도 6a 내지 도 6d에 상기 동시 제조되는 단전자 트랜지스터 및 이중게이트 MOSFET의 구성을 보여주는 단면도가 각각 도시되어 있다.Finally, in order to make the second gate forming the quantum dot of the single electron transistor, a mask defining the second gate is applied only to the single electron transistor (left of FIG. 5H), so that the first gate 57 and the first gate are By forming the second gate insulating film 58 only on the remaining uncovered channel portion 52 'and depositing the second gate 59 material thereon to form the second gate, the first gate 57 A single-electron transistor divided into a portion where the potential is controlled and a portion where the potential is controlled by the second gate 59 is also finally formed (FIG. 5I). Thus, a single-electron transistor and a FinFET type are processed in one process. Double gate MOSFETs will be made simultaneously. 6A to 6D are cross-sectional views showing the configuration of the co-manufactured single-electron transistor and the double gate MOSFET, respectively.

[제 3 실시 예]Third Embodiment

상기 제 1, 2 실시 예 중, 도 3e 및 도 5e의 제 3 절연막 미세 패턴 형성과정에서, 제 1 절연막과의 식각 선택비가 나쁘면 제 1 절연막이 과도 식각되어, 도 3f 및 도 5f의 실리콘 채널 형성 공정에서 충분한 마스크 역할을 하지 못하는 문제가 발생할 수 있다. 즉, 반도체 공정에서 도 3b 및 도 5b와 같이 제 1 절연막(32, 52, 512)으로 실리콘 질화막을 사용하고 제 3 절연막(34, 54, 514)으로 실리콘 산화막을 사용할 경우, 둘 사이의 선택비가 나쁘기 때문에 이와 같은 문제점이 생길 수 있다. 3E and 5E, in the process of forming the third insulating film fine pattern of FIGS. 3E and 5E, when the etching selectivity with the first insulating film is bad, the first insulating film is excessively etched to form the silicon channel of FIGS. 3F and 5F. Problems can occur that do not serve as a sufficient mask in the process. That is, in the semiconductor process, when the silicon nitride film is used as the first insulating films 32, 52, and 512, and the silicon oxide film is used as the third insulating films 34, 54, and 514, as shown in FIGS. 3B and 5B, the selectivity between the two is high. Too bad can cause this problem.

이러한 문제를 해결하기 위해 채널 마스크 역할을 하는 제 1 절연막(32, 52, 512)을 하나의 물질로 사용하는 것이 아니라, 도 7과 같이 실리콘에 대해 식각 선택비가 좋은 물질(52, 512)을 밑에 두고, 제 3 절연막에 대해 식각 선택비가 좋은 물질(52", 512")을 위에 두는 이중 적층 구조를 사용한다. 예를 들면, 실리콘 산화막이나 실리콘 질화막은 단결정, 다결정 그리고 비정질 실리콘에 대해 식각 선택비가 우수하므로, 도 3e 및 도 5e와 같은 제 3 절연막 식각시엔 실리콘이 마스크 역할을 하고, 도 3f 및 도 5f와 같은 실리콘 식각시엔 실리콘 산화막이나 실리콘 질화막이 마스크 역할을 하도록 다결정/비정질 실리콘(52", 512")과 실리콘 산화막 혹은 실리콘 질화막(52, 512)의 적층 구조로 사용할 수 있다.In order to solve this problem, instead of using the first insulating layers 32, 52, and 512 serving as channel masks as one material, the materials 52 and 512 having good etching selectivity with respect to silicon may be used as shown in FIG. 7. In addition, a double stack structure is used in which materials 52 " and 512 " having good etching selectivity are placed on the third insulating film. For example, since the silicon oxide film or the silicon nitride film has excellent etching selectivity with respect to single crystal, polycrystal, and amorphous silicon, silicon serves as a mask when etching the third insulating film as shown in FIGS. 3E and 5E, and as shown in FIGS. 3F and 5F. In the silicon etching process, the silicon oxide film or the silicon nitride film may be used as a stacked structure of the polycrystalline / amorphous silicon 52 "and 512" and the silicon oxide film or the silicon nitride film 52 and 512.

[제 4 실시 예][Example 4]

상기 제 1, 2, 3 실시 예 중, 도 3c 및 도 5c에서 소스/드레인 도핑을 수행하지 않고, 도 3i 및 도 5i에서 제 3 절연막(34, 34', 54, 54', 514, 514')과 제 3 절연막 밑에 있는 제 1 절연막(32, 52, 512)을 선택적으로 제거하고, 소스/드레인 도핑을 수행한다. 이 때 상기 소스/드레인의 불순물 도핑은 제 2 게이트 형성후 제 3 절연막(34, 34', 54, 54', 514, 514')과 그 밑의 제 1 절연막(32, 52, 512)을 선택적으로 제거하고 게이트 측벽에 제 4 의 절연막을 이용해 스페이서를 형성함으로써 도핑을 보다 용이하게 할 수 있다.Of the first, second, and third embodiments, the third insulating layer 34, 34 ′, 54, 54 ′, 514, 514 ′ in FIGS. 3I and 5I without performing source / drain doping in FIGS. 3C and 5C. ) And the first insulating films 32, 52, and 512 under the third insulating film are selectively removed, and source / drain doping is performed. In this case, the impurity doping of the source / drain may selectively select the third insulating layers 34, 34 ′, 54, 54 ′, 514 and 514 ′ and the first insulating layers 32, 52, and 512 below after forming the second gate. And doping can be made easier by forming a spacer using a fourth insulating film on the gate sidewall.

[제 5 실시 예][Example 5]

상기 제 1, 2, 3 실시 예 중, 도 3d 또는 도 5d에서 제 3 절연막에 미세 패턴을 형성함에 있어, 먼저 제 3 절연막에 형성된 굴곡(34', 54', 514')을 CMP(Chemical Mechanical Polishing) 공정을 이용해 도 8과 같이 평탄화시킨 후에 리소그래피 공정을 진행한다.In the first, second, and third embodiments, in forming the fine pattern on the third insulating film in FIG. 3D or 5D, first, the bends 34 ′, 54 ′, and 514 ′ formed in the third insulating film are first changed into CMP (Chemical Mechanical). After the planarization as shown in FIG. 8 using a polishing process, a lithography process is performed.

본 발명에 의한 단전자 트랜지스터는 종래 제 1 게이트에 의한 터널링 장벽이 약해지는 문제를 제 1 게이트를 채널의 측벽에 형성함으로써 해소하고, 제 1 게이트 물질 식각시 과도 식각 정도에 따라 채널 측벽에 남는 제 1 게이트의 높이를 조절함으로써 단전자 트랜지스터의 양자점 크기도 조절할 수 있게 됨으로써 단전자 트랜지스터의 동작온도를 올릴 수 있게 됐다.The single-electron transistor according to the present invention solves the problem of weakening the tunneling barrier caused by the first gate by forming the first gate on the sidewall of the channel, and remaining on the sidewall of the channel according to the degree of excessive etching during the first gate material etching. By controlling the height of one gate, the size of the quantum dot of the single-electron transistor can be adjusted, thereby increasing the operating temperature of the single-electron transistor.

또한, 저전력 고집적 단전자 트랜지스터 시스템을 구현하려면, MOSFET이 동시에 집적 되어야 하는데, 본 발명에서는 단전자 트랜지스터의 제조 공정에 따르면서 하나의 SOI 기판에 FinFET 형태의 MOSFET을 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET 구조와 그 제조방법을 제시하였다.In addition, in order to implement a low-power, high-density single-electron transistor system, MOSFETs must be integrated at the same time. The gate MOSFET structure and its manufacturing method are presented.

도 1은 종래 단전자 트랜지스터 구조의 사시도이다.1 is a perspective view of a conventional single electron transistor structure.

도 2a는 종래 이중게이트 MOSFET의 레이아웃이다.2A is a layout of a conventional double gate MOSFET.

도 2b는 도 2a의 A-A'선 단면도이다.FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2A.

도 2c는 도 2a의 B-B'선 단면도이다.FIG. 2C is a cross-sectional view taken along the line BB ′ of FIG. 2A.

도 3a 내지 도 3i는 본 발명의 제 1 실시 예에 의한 단전자 트랜지스터의 제조공정을 도시한 사시도이다.3A to 3I are perspective views illustrating a manufacturing process of a single electron transistor according to a first embodiment of the present invention.

도 4a는 본 발명의 제 1 실시 예에 의한 단전자 트랜지스터가 최종 완성된 상태를 나타낸 도 3i의 A-A'선 단면도이다.FIG. 4A is a cross-sectional view taken along the line AA ′ of FIG. 3I showing a state in which the single-electron transistor according to the first embodiment of the present invention is finally completed.

도 4b는 본 발명의 제 1 실시 예에 의한 단전자 트랜지스터가 최종 완성된 상태를 나타낸 도 3i의 B-B'선 단면도이다.4B is a cross-sectional view taken along line B-B 'of FIG. 3I showing a state in which the single-electron transistor according to the first embodiment of the present invention is finally completed.

도 4c는 본 발명의 제 1 실시 예에 의한 단전자 트랜지스터가 최종 완성된 상태를 나타낸 도 3i의 C-C'선 단면도이다.4C is a cross-sectional view taken along line C-C 'of FIG. 3I showing a state in which the single-electron transistor according to the first embodiment of the present invention is finally completed.

도 5a 내지 도 5i는 본 발명의 제 2 실시 예에 의한 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하기 위한 공정을 도시한 사시도이다.5A to 5I are perspective views illustrating a process for simultaneously manufacturing a single-electron transistor and a double gate MOSFET according to a second embodiment of the present invention.

도 6a는 본 발명의 제 2 실시 예에 의한 단전자 트랜지스터와 이중게이트 MOSFET이 최종 완성된 상태를 나타낸 도 5i의 A-A'선 단면도이다.FIG. 6A is a cross-sectional view taken along line AA ′ of FIG. 5I showing a state in which a single-electron transistor and a double gate MOSFET are finally completed according to the second embodiment of the present invention.

도 6b는 본 발명의 제 2 실시 예에 의한 단전자 트랜지스터와 이중게이트 MOSFET이 최종 완성된 상태를 나타낸 도 5i의 B-B'선 단면도이다.FIG. 6B is a cross-sectional view taken along line B-B 'of FIG. 5I showing a state in which the single-electron transistor and the double gate MOSFET are finally completed according to the second embodiment of the present invention.

도 6c는 본 발명의 제 2 실시 예에 의한 단전자 트랜지스터와 이중게이트 MOSFET이 최종 완성된 상태를 나타낸 도 5i의 C-C'선 단면도이다.FIG. 6C is a cross-sectional view taken along line C-C 'of FIG. 5I showing a state in which the single-electron transistor and the double gate MOSFET are finally completed according to the second embodiment of the present invention.

도 6d는 본 발명의 제 2 실시 예에 의한 단전자 트랜지스터와 이중게이트 MOSFET이 최종 완성된 상태를 나타낸 도 5i의 D-D'선 단면도이다.FIG. 6D is a cross-sectional view taken along line D-D ′ of FIG. 5I showing a state in which the single-electron transistor and the double gate MOSFET are finally completed according to the second embodiment of the present invention.

도 7은 본 발명의 제 3 실시 예에 의한 제 1 절연막 미세 패턴을 적층된 물질로 하였을 경우의 사시도이다.FIG. 7 is a perspective view of a case in which the first insulating film fine pattern according to the third exemplary embodiment of the present invention is a laminated material. FIG.

도 8은 본 발명의 제 5 실시 예에 의한 제 3 절연막에 형성된 굴곡(54', 514')을 CMP(Chemical Mechanical Polishing) 공정을 이용해 평탄화시킨 후의 사시도이다.8 is a perspective view after planarizing the bends 54 'and 514' formed in the third insulating film according to the fifth embodiment of the present invention using a chemical mechanical polishing (CMP) process.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

30, 50 : 매몰 산화막30, 50: investment oxide film

31, 51, 511 : 단결정 실리콘 31, 51, 511: single crystal silicon

32, 52, 512 : 제 1 절연막의 미세 패턴32, 52, 512: fine pattern of the first insulating film

33, 53, 513 : 제 2 절연막33, 53, 513: second insulating film

34, 54, 514 : 제 3 절연막34, 54, 514: third insulating film

34', 54', 514' : 제 3 절연막의 굴곡 부분34 ', 54', 514 ': bent portion of the third insulating film

35, 55, 515 : 게이트가 형성될 부분35, 55, 515: portion where the gate will be formed

35', 55', 515' : 게이트가 형성될 함몰 부분35 ', 55', 515 ': recessed portion where gate will be formed

36, 56, 516 : 제 1 게이트 절연막36, 56, 516: first gate insulating film

57, 517 : 제 1 게이트57, 517: First gate

38, 58 : 제 2 게이트 절연막38, 58: second gate insulating film

59 : 제 2 게이트59: second gate

32', 52' : 채널 중 제 1 게이트에 덮여 있지 않은 부분32 ', 52': portion of the channel not covered by the first gate

37', 57' : 채널 중 제 1 게이트에 덮여진 부분 37 ', 57': portion of the channel covered by the first gate

52", 512" : 적층 구조로 된 제 1 절연막의 상층으로 제 3 절연막에 대해 식각 선택비가 좋은 물질 52 ", 512": An upper layer of the first insulating film having a laminated structure and having a good etching selectivity with respect to the third insulating film

524 : CMP공정에 의하여 평탄화된 제 3 절연막 524: third insulating film planarized by CMP process

Claims

기판 지지대의 상부에 적층된 절연체와; An insulator laminated on the substrate support;

상기 절연체의 상부에 단결정 실리콘으로 서로 이격되어 형성된 소스와 드레인 영역과; Source and drain regions formed on the insulator spaced apart from each other by single crystal silicon;

상기 소스와 드레인을 서로 연결하며 단결정 실리콘으로 형성된 얇은 채널과;A thin channel connecting the source and the drain to each other and formed of single crystal silicon;

상기 채널을 형성하기 위한 제 1 절연막과;A first insulating film for forming the channel;

상기 채널의 양 측벽 중 대부분을 투과장벽으로 만들면서 소스와 드레인 영역을 전기적으로 분리하는 제 1 게이트 절연막(36)과;A first gate insulating layer 36 electrically separating the source and drain regions while making most of both sidewalls of the channel a transmission barrier;

상기 제 1 게이트 절연막 상부에 적층되며, 소스와 드레인의 측벽 부분 및 채널 측벽의 일부분에만 스페이서 형태로 형성된 제 1 게이트(37)와;A first gate 37 stacked on the first gate insulating layer and formed in a spacer shape only on sidewall portions of the source and drain portions and a portion of the channel sidewalls;

상기 채널의 양 측벽 중 제 1 게이트가 형성되지 않은 나머지 부분으로 양자점을 만드는 제 2 게이트 절연막(38)과; A second gate insulating film 38 for forming a quantum dot from the remaining portions of both sidewalls of the channel where the first gate is not formed;

상기 제 2 게이트 절연막과 제 1 절연막 상부로 소스와 드레인 영역 사이에 적층된 제 2 게이트(39)를 포함하는 단전자 트랜지스터.And a second gate (39) stacked between the source and drain regions over the second gate insulating film and the first insulating film.

제 1 항에 있어서, 상기 채널에 형성되는 제 2 게이트는 제 1 게이트 물질의 두께와 과도 식각 정도에 따라 조절할 수 있는 크기를 갖는 것을 특징으로 하는 단전자 트랜지스터.The single-electron transistor of claim 1, wherein the second gate formed in the channel has a size that can be adjusted according to a thickness of the first gate material and a degree of excessive etching.

제 1 항 또는 제 2 항에 있어서, 제 1 게이트 절연막은 실리콘 산화막, 실리콘 질화막과 고유전율 절연막 중 선택된 어느 하나인 것을 특징으로 하는 단전자 트랜지스터.The single-electron transistor according to claim 1 or 2, wherein the first gate insulating film is any one selected from a silicon oxide film, a silicon nitride film, and a high dielectric constant insulating film.

제 1 항 또는 제 2 항에 있어서, 제 1 게이트 물질은 다결정 실리콘, 비정질 실리콘과 금속 중 선택된 어느 하나인 것을 특징으로 하는 단전자 트랜지스터 The single-electron transistor according to claim 1 or 2, wherein the first gate material is any one selected from polycrystalline silicon, amorphous silicon and a metal.

제 1 항 또는 제 2 항에 있어서, 상기 절연체는 실리콘 산화막인 것을 특징으로 하는 단전자 트랜지스터.The single-electron transistor according to claim 1 or 2, wherein the insulator is a silicon oxide film.

기판 지지대의 상부에 적층된 절연체와;An insulator laminated on the substrate support;

상기 절연체의 상부에 서로 이격되어 형성된 상기 제1항의 단전자 트랜지스터와The single-electron transistor of claim 1 formed on the insulator spaced apart from each other;

상기 절연체의 상부에 서로 이격되어 단결정 실리콘으로 형성된 소스와 드레인 영역과;Source and drain regions formed of single crystal silicon spaced apart from each other on top of the insulator;

상기 소스와 드레인 영역을 연결하며, 상기 절연체의 상부에 단결정 실리콘으로 형성된 얇은 채널과;A thin channel connecting the source and drain regions and formed of single crystal silicon on the insulator;

상기 채널의 상부에 그리고, 상기 채널과 일직선으로 소스와 드레인 상부의 일부분에 일체로 증착된 제1 절연막과;A first insulating film integrally deposited on top of the channel and on a portion of the top of the source and drain in line with the channel;

상기 채널의 양 측벽과 소스와 드레인의 측벽 부분에 증착된 제1 게이트 절연막과;A first gate insulating film deposited on both sidewalls of the channel and sidewall portions of the source and the drain;

상기 제1 게이트 절연막과 제1 절연막 상부로 상기 채널을 감싸며 상기 소스와 드레인 영역 사이에 적층되어 형성된 제1 게이트를 포함하는 이중 게이트 MOSFET으로 구성된 것을 특징으로 하는 단전자 트랜지스터 및 이중 게이트 MOSFET.And a double gate MOSFET including a first gate formed on the first gate insulating layer and the first insulating layer overlying the channel and stacked between the source and drain regions.

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제 6 항에 있어서, 상기 단전자 트랜지스터는 채널의 길이가 제 1 게이트 물질 두께의 2배 보다 큰 것을 특징으로 하고, 상기 이중게이트 MOSFET는 채널의 길이가 제 1 게이트 물질 두께의 2배 보다 작은 것을 특징으로 하는 단전자 트랜지스터 및 이중게이트 MOSFET.7. The method of claim 6, wherein the single-electron transistor is characterized in that the length of the channel is greater than twice the thickness of the first gate material, and wherein the double gate MOSFET is less than twice the thickness of the first gate material. Single electron transistor and double gate MOSFET.

제 6 항에 있어서, 상기 제 1 게이트 절연막은 실리콘 산화막, 실리콘 질화막과 고유전율 절연막 중 선택된 어느 하나인 것을 특징으로 하는 단전자 트랜지스터 및 이중게이트 MOSFET.7. The single-electron transistor and the double gate MOSFET of claim 6, wherein the first gate insulating film is any one selected from a silicon oxide film, a silicon nitride film, and a high dielectric constant insulating film.

제 6 항에 있어서, 상기 제 1 게이트는 다결정 실리콘, 비정질 실리콘과 금속 중 선택된 어느 하나로 된 것을 특징으로 하는 단전자 트랜지스터 및 이중게이트 MOSFET.7. The single-electron transistor and double gate MOSFET of claim 6, wherein the first gate is one selected from polycrystalline silicon, amorphous silicon, and a metal.

제 6 항에 있어서, 상기 절연체는 실리콘 산화막인 것을 특징으로 하는 단전자 트랜지스터 및 이중게이트 MOSFET.7. The single-electron transistor and double gate MOSFET of claim 6, wherein the insulator is a silicon oxide film.

SOI 기판에 활성층으로 사용될 단결정 실리콘을 정의하고, 채널이 될 부분에 제 1 절연막의 미세 패턴을 형성하는 제 1 단계와;Defining a single crystal silicon to be used as an active layer in an SOI substrate and forming a fine pattern of a first insulating film in a portion to be a channel;

상기 단결정 실리콘 및 제 1 절연막의 미세 패턴 위에 제 2 절연막으로 스페이서를 형성하고, 단결정 실리콘에 불순물을 주입하여 소스 및 드레인 도핑을 하는 제 2 단계와;Forming a spacer with a second insulating film on the fine patterns of the single crystal silicon and the first insulating film, and injecting impurities into the single crystal silicon to do source and drain doping;

상기 제 1 절연막 미세 패턴과 제 2 절연막 스페이서가 형성된 단결정 실리콘위에 제 3 절연막을 증착하고 패터닝하는 제 3 단계와; Depositing and patterning a third insulating film on single crystal silicon on which the first insulating film fine pattern and the second insulating film spacer are formed;

상기 제 3 절연막과 제 1 절연막의 미세 패턴을 마스크로 하여 제 1 게이트가 형성될 부분의 단결정 실리콘을 제거하여 채널을 형성하는 제 4 단계와;A fourth step of forming a channel by removing single crystal silicon of a portion where the first gate is to be formed using the fine patterns of the third insulating film and the first insulating film as a mask;

상기 채널과 소스와 드레인의 측벽 부분에 제 1 게이트 절연막을 키우는 제 5 단계와; A fifth step of growing a first gate insulating film on sidewalls of the channel, the source, and the drain;

상기 제 1 게이트 절연막 위에 제 1 게이트로 사용될 물질을 증착하고 식각하여 제 1 게이트를 형성하는 제 6 단계와; Forming a first gate by depositing and etching a material to be used as a first gate on the first gate insulating layer;

상기 제 1 게이트 위 및 제 1 게이트가 덮여 있지 않은 나머지 채널부분 위에 제 2 게이트 절연막을 형성하는 제 7 단계와; Forming a second gate insulating film on the first gate and on the remaining channel portion not covered with the first gate;

상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 제 8 단계를 포함하여 구성되는 단전자 트랜지스터의 제조방법. And a eighth step of forming a second gate electrode on the second gate insulating film.

제 12 항에 있어서, 상기 제 1 절연막은 두 가지 이상의 물질로 구성된 적층 구조인 것을 특징으로 하는 단전자 트랜지스터의 제조방법.The method of claim 12, wherein the first insulating layer has a stacked structure composed of two or more materials.

제 13 항에 있어서, 상기 제 1 절연막의 적층 구조는 하층을 실리콘 산화막 또는 실리콘 질화막으로 하고 상층을 다결정 실리콘 또는 비정질 실리콘으로 한 것을 특징으로 하는 단전자 트랜지스터의 제조방법.The method of manufacturing a single electron transistor according to claim 13, wherein the stacked structure of the first insulating film has a lower layer as a silicon oxide film or a silicon nitride film and an upper layer as polycrystalline silicon or amorphous silicon.

제 12 항에 있어서, 상기 소스 및 드레인 도핑은 제 2 게이트를 형성한 이후에 제 3 절연막 및 제 1 절연막을 제거하고, 불순물로 도핑하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.13. The method of claim 12, wherein the source and drain doping removes the third insulating film and the first insulating film after forming the second gate, and is doped with impurities.

제 15 항에 있어서, 상기 불순물 도핑은 제 3 절연막 및 제 1 절연막을 제거하고 게이트 측벽에 제 4 의 절연막을 이용해 스페이서를 형성한 이후에 하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법. 16. The method of claim 15, wherein the impurity doping is performed after removing the third insulating film and the first insulating film and forming a spacer using a fourth insulating film on the sidewall of the gate.

제 12 항에 있어서, 상기 제 3 절연막 패터닝은 채널 길이가 제 1 게이트 물질 두께의 2배 보다 크게 되도록 하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.13. The method of claim 12, wherein the third insulating film patterning causes the channel length to be greater than twice the thickness of the first gate material.

제 12 항 또는 제 17 항에 있어서, 상기 제 3 절연막의 패터닝은 제 3 절연막을 증착한 다음 CMP 공정을 한 이후에 하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.18. The method of claim 12 or 17, wherein the patterning of the third insulating film is performed after depositing the third insulating film and performing a CMP process.

제 12 항 또는 제 17 항에 있어서, 상기 제 1 게이트 물질의 식각은 전면식각으로 하여 소스와 드레인의 측벽 부분과 채널 측벽 일부분에만 제 1 게이트를 남기는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.18. The method of claim 12 or 17, wherein the first gate material is etched to leave the first gate only on portions of the sidewalls and the channel sidewalls of the source and the drain.

SOI 기판에 활성층으로 사용될 단결정 실리콘을 각각 정의하고, 채널이 될 부분에 제 1 절연막의 미세 패턴을 형성하는 제 1 단계와; Defining a single crystal silicon to be used as an active layer in the SOI substrate, and forming a fine pattern of the first insulating film in a portion to be a channel;

상기 단결정 실리콘 및 제 1 절연막의 미세 패턴 위에 제 2 절연막으로 스페이서를 형성하고, 각 단결정 실리콘에 불순물을 주입하여 소스 및 드레인 도핑을 하는 제 2 단계와;Forming a spacer with a second insulating film on the fine patterns of the single crystal silicon and the first insulating film, and injecting impurities into each single crystal silicon to do source and drain doping;

상기 제 1 절연막 미세 패턴과 제 2 절연막 스페이서를 형성한 단결정 실리콘위에 제 3 절연막을 증착하고 각 소자의 채널 길이가 서로 다르게 형성되도록 제 3 절연막을 패터닝하는 제 3 단계와; A third step of depositing a third insulating film on the single crystal silicon on which the first insulating film fine pattern and the second insulating film spacer are formed and patterning the third insulating film so that the channel length of each device is formed differently;

상기 제 3 절연막과 제 1 절연막의 미세 패턴을 마스크로 하여 제 1 게이트가 형성될 부분의 각 단결정 실리콘을 제거하여 채널을 형성하는 제 4 단계와;A fourth step of forming a channel by removing each single crystal silicon in a portion where the first gate is to be formed using the fine patterns of the third insulating film and the first insulating film as a mask;

상기 제 1 게이트 위 및 제 1 게이트가 덮여 있지 않은 채널부분 위에 제 2 게이트 절연막을 형성하는 제 7 단계와; Forming a second gate insulating film on the first gate and on the portion of the channel not covered with the first gate;

상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 제 8 단계를 포함하여 구성되는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법.And an eighth step of forming a second gate electrode on the second gate insulating film.

제 20 항에 있어서, 상기 제 1 절연막은 두 가지 이상의 물질로 구성된 적층 구조인 것을 특징으로 하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법.21. The method of claim 20, wherein the first insulating film is a stacked structure composed of two or more materials.

제 21 항에 있어서, 상기 제 1 절연막의 적층 구조는 하층을 실리콘 산화막 또는 실리콘 질화막으로 하고 상층을 다결정 실리콘 또는 비정질 실리콘으로 한 것을 특징으로 하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법.22. The method of claim 21, wherein the stacked structure of the first insulating film is a silicon oxide film or silicon nitride film with a lower layer and polycrystalline silicon or amorphous silicon with an upper layer.

제 20 항에 있어서, 상기 소스 및 드레인 도핑은 제 2 게이트를 형성한 이후에 제 3 절연막 및 제 1 절연막을 각각 제거하고, 불순물로 도핑하는 것을 특징으로 하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법.21. The method of claim 20, wherein the source and drain doping removes the third insulating film and the first insulating film after forming the second gate and doped with impurities, respectively. How to.

제 23 항에 있어서, 상기 불순물 도핑은 제 3 절연막 및 제 1 절연막을 각각 제거하고 각 게이트 측벽에 제 4 의 절연막을 이용해 스페이서를 형성한 이후에 하는 것을 특징으로 하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법. 24. The single-electron transistor and the double-gate MOSFET of claim 23, wherein the impurity doping is performed after removing the third insulating film and the first insulating film, respectively, and forming a spacer using a fourth insulating film on each sidewall of the gate. How to manufacture at the same time.

제 20 항에 있어서, 상기 제 3 절연막 패터닝은, 단전자 트랜지스터가 제조될 위치에는 채널 길이가 제 1 게이트 물질 두께의 2배 보다 크게 되도록 하고, 이중게이트 MOSFET이 제조될 위치에는 채널 길이가 제 1 게이트 물질 두께의 2배 보다 작게 되도록 하는 것을 특징으로 하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법.21. The method of claim 20, wherein the third insulating film patterning is such that the channel length is greater than twice the thickness of the first gate material at the location where the single-electron transistor is to be fabricated and the channel length is first at the location where the double gate MOSFET is to be fabricated. A method of simultaneously fabricating a single-electron transistor and a double gate MOSFET, characterized in that it is less than twice the thickness of the gate material.

제 20 항 또는 제 25 항에 있어서, 상기 제 3 절연막 패터닝은, 제 3 절연막을 증착한 다음 CMP 공정을 한 이후에 하는 것을 특징으로 하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법.26. The method of claim 20 or 25, wherein the third insulating film patterning is performed after the CMP process after depositing the third insulating film.

제 20 항 또는 제 25 항에 있어서, 상기 제 1 게이트 물질의 식각은 전면식각으로 하여, 단전자 트랜지스터가 제조될 위치에는 소스와 드레인의 측벽 부분과 채널 측벽 일부분에만 제 1 게이트를 남기고, 이중게이트 MOSFET이 제조될 위치에는 채널을 감싸면서 소스와 드레인 사이에 제 1 게이트를 남기는 것을 특징으로 하는 단전자 트랜지스터와 이중게이트 MOSFET을 동시에 제조하는 방법.26. The gate of claim 20 or 25, wherein the first gate material is etched, leaving the first gate at only a portion of the sidewalls of the source and drain and a portion of the sidewalls of the channel at the position where the single-electron transistor is to be fabricated. A method for manufacturing a single-electron transistor and a double-gate MOSFET simultaneously, wherein a first gate is left between the source and the drain while surrounding the channel at a position where the MOSFET is to be manufactured.