KR100966264B1 - Single electron transistor with vertical quantum dot and fabrication method of the same - Google Patents

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Abstract

본 발명은 수직 채널 양단에 형성된 사이드 게이트(측벽 게이트)에 의하여 전기적으로 터널링 장벽을 유도하여 수직 채널 가운데 양자점을 형성할 수 있게 됨으로써, 수직 채널 구조를 갖는 MOSFET과 공정의 호환성을 높여 동시 집적이 가능하게 되었고, 제 1 게이트 절연막을 산화공정이나 측벽공정에 의하여 두껍게 형성하고, 컨트롤 게이트의 단면적을 산화공정으로 얼마든지 줄일 수 있게 됨에 따라, 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 한 효과가 있다.According to the present invention, the side gates (side wall gates) formed at both ends of the vertical channels can electrically induce a tunneling barrier to form quantum dots among the vertical channels, thereby increasing the compatibility of the MOSFET with the vertical channel structure and simultaneously integrating the process. Since the first gate insulating film is formed thick by the oxidation process or the sidewall process, and the cross-sectional area of the control gate can be reduced by the oxidation process, the operation characteristics of the single-electron transistor can be obtained even at room temperature. have.

수직 채널, 양자점, 단전자 트랜지스터, SET Vertical Channels, Quantum Dots, Monoelectron Transistors, SET

Description

수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법{SINGLE ELECTRON TRANSISTOR WITH VERTICAL QUANTUM DOT AND FABRICATION METHOD OF THE SAME}SINGLE ELECTRON TRANSISTOR WITH VERTICAL QUANTUM DOT AND FABRICATION METHOD OF THE SAME

본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직 채널 양단에 형성된 사이드 게이트에 의하여 전기적으로 터널링 장벽을 유도함으로써, 수직 채널 가운데 양자점을 형성하게 되는 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a single-electron transistor and a method for manufacturing the same, and more particularly, a single-electron transistor having a vertical quantum dot to form a quantum dot in the vertical channel by electrically inducing a tunneling barrier by side gates formed at both ends of the vertical channel. And to a method for producing the same.

단전자 트랜지스터는 기본적으로, 도 1a와 같이, 소스/드레인, 양자점(QD: Quantum Dot), 소스/드레인과 양자점 사이에 형성되는 터널링 장벽 2개, 그리고 양자점의 전위를 독립적으로 조절하기 위한 게이트로 구성된다.The single-electron transistor is basically a source / drain, a quantum dot (QD), two tunneling barriers formed between the source / drain and the quantum dot, and a gate for independently controlling the potential of the quantum dot, as shown in FIG. 1A. It is composed.

이와 같은 구성으로, 도 1b와 같은, 단전자 트랜지스터의 특성을 얻기 위해서는 다음 두 가지 조건을 만족하여야 한다.With this configuration, the following two conditions must be satisfied to obtain the characteristics of the single-electron transistor, as shown in FIG. 1B.

첫째는, 양자점의 크기가 충분히 작아서 양자점에서의 커패시턴스 C가 다음 수식 1의 조건을 만족하여야 한다.First, the size of the quantum dot is small enough that the capacitance C in the quantum dot must satisfy the condition of the following equation (1).

[수식 1][Equation 1]

q2/C ≫ kBT q 2 / C '' k B T

수식 1에서 q2/C는 전자 1개가 양자점에 들어가는데 필요한 충전 에너지(charging energy)이고, kBT 는 온도 T에서의 열적 에너지(thermal energy)이다.In Equation 1, q 2 / C is charging energy required for one electron to enter a quantum dot, and k B T is thermal energy at temperature T.

둘째는, 소스/드레인과 양자점 사이가 약하게 coupling 되도록 하여 양 자간의 터널링 저항 RT는 수식 2와 같이 최저 터널링 저항 RT , min 보다 크도록 해야한다.Second, so that the source / drain and the quantum dot is weakly coupled so that the tunneling resistance R T between the quantum dots is greater than the minimum tunneling resistance R T , min as shown in Equation 2.

[수식 2][Equation 2]

RT ≫ h/q2 (= RT , min )R T '' h / q 2 (= R T , min )

상기 두 조건을 만족시킬 수 있는 단전자 트랜지스터의 제조방법들이 다양하게 연구되고 있는데, 그 중에 양자점을 형성하는 터널링 장벽을 전기적으로 유도하고, 이를 소자의 구조 파라미터로 제어할 수 있는 사이드 게이트(혹은 듀얼 게이트: dual gate) 구조를 갖는 단전자 트랜지스터가 보다 많은 관심을 모으고 있다.Various methods of manufacturing single-electron transistors capable of satisfying the above two conditions have been studied. Among them, a side gate (or dual) capable of electrically inducing a tunneling barrier forming a quantum dot and controlling it by a structural parameter of the device. Single-electron transistors with dual gate structures have attracted more attention.

그러나, 지금까지 연구되어온 사이드 게이트 단전자 트랜지스터는 컨트롤 게이트와 사이드 게이트, 사이드 게이트와 소스/드레인 영역 사이의 정열 문제 등으로 비 이상적인 특성들이 나타나 실용화되기 어려운 문제점이 있었다.However, the side gate single-electron transistor that has been studied so far has a problem that it is difficult to put practical use due to the non-ideal characteristics due to the alignment problem between the control gate and the side gate, the side gate and the source / drain region.

예를 들어, 도 2a에 도시된 종래 사이드 게이트 단전자 트랜지스터는 기생적인 MOSFET 성분들에 의하여 비 이상적인 전기적 특성들을 갖게 된다.For example, the conventional side gate single electron transistor shown in FIG. 2A has non-ideal electrical characteristics due to parasitic MOSFET components.

즉, 도 2a의 ① 및 ③ 부분과 같이, 소스/드레인 영역이 터널링 장벽과 바로 인접하게 있지 않고 일정 거리 떨어져(underlap) 있게 되어 상부에 있는 ONO 층(TEOS/Si3N4/TEOS) 및 컨트롤 게이트에 의하여 발생하는 직렬 MOSFET 성분과, 도 2a의 ② 부분과 같이, 컨트롤 게이트가 전기적 장벽을 형성하는 사이드 게이트(측벽 게이트) 위를 덮고 있기 때문에 발생하는 병렬 MOSFET 성분에 의하여, 낮은 컨트롤 게이트 전압에서는 전류가 완전히 차단되고, 컨트롤 게이트 전압이 증가함에 따라 전기적인 장벽의 높이가 줄어들면서 피크(peak) 전류와 밸리(valley) 전류 사이의 차이(Peak-to-Valley-Current-Ratio; PVCR)가 줄어들어 단전자 전류는 줄어들고 MOSFET 전류(단전자 트랜지스터에선 누설전류로 작용함)는 증가하게 되는 문제점이 발생한다(도 2b 참조).That is, as shown in 1 and 3 of FIG. 2A, the source / drain region is not immediately adjacent to the tunneling barrier but underlaps so that the upper ONO layer (TEOS / Si 3 N 4 / TEOS) and the control are located. Due to the series MOSFET component generated by the gate and the parallel MOSFET component generated because the control gate covers the side gate (side wall gate) forming an electrical barrier, as shown in part 2 of FIG. As the current is completely cut off, and as the control gate voltage increases, the height of the electrical barrier decreases, reducing the peak-to-valley-current-ratio (PVCR) between peak and valley currents. The problem is that the single electron current decreases and the MOSFET current (which acts as a leakage current in the single electron transistor) increases (see Fig. 2b).

도 2b는 종래 사이드 게이트 단전자 트랜지스터에서 측벽 게이트에 의하여 고정되어야 할 포텐셜 장벽의 높이가 컨트롤 게이트의 전압에 의하여 변하고 있음을 보여주는 시뮬레이션 결과 도면이다.FIG. 2B is a simulation result diagram showing that the height of the potential barrier to be fixed by the sidewall gate in the conventional side gate single-electron transistor is changed by the voltage of the control gate.

또한, 종래 사이드 게이트 단전자 트랜지스터는 도 2c에서 보여지는 바와 같이 단전자 터널링 현상이 있더라도 극저온에서만 관측되어 상용화하는데 가장 큰 걸림돌이 되고 있다.In addition, the conventional side gate single-electron transistor is the largest obstacle to commercialization is observed only at cryogenic temperatures even if there is a single-electron tunneling phenomenon, as shown in FIG.

상기와 같은 문제점을 해결하고자 도 3의 구조를 갖는 단전자 트랜지스터를 제안하고 동일 출원인에 의하여 대한민국 특허출원 제10-2006-0135357호(자기 정렬된 듀얼게이트 단전자 트랜지스터 및 그 제조방법)가 출원된 바 있다.In order to solve the above problems, a single electron transistor having the structure of FIG. 3 is proposed, and Korean Patent Application No. 10-2006-0135357 (self-aligned dual gate single electron transistor and a method of manufacturing the same) has been filed by the same applicant. There is a bar.

도 3에서 110은 매몰 산화막(BOX), 122a는 소스 영역, 124a는 드레인 영역, 126은 채널 영역, 140b는 컨트롤 게이트, 170은 측벽 게이트 절연막, 180a 및 180b는 측벽 게이트(사이드 게이트), 그리고 190a 및 190b는 절연막 측벽 스페이서이다.In FIG. 3, 110 is a buried oxide film BOX, 122a is a source region, 124a is a drain region, 126 is a channel region, 140b is a control gate, 170 is a sidewall gate insulating film, 180a and 180b is a sidewall gate (side gate), and 190a And 190b are insulating film sidewall spacers.

그러나, 상기 특허출원은 평면 채널 구조를 갖는 단전자 트랜지스터이어서, 공정상 수직 채널 구조를 갖는 MOSFET과 동시 집적하기 어려운 문제점이 있다.However, since the patent application is a single-electron transistor having a planar channel structure, it is difficult to simultaneously integrate with a MOSFET having a vertical channel structure in the process.

단전자 트랜지스터의 경우 MOSFET과 상보적인 관계를 갖기 때문에 동시 집적을 통하여 서로의 약점을 보완해 주어야 하므로, 둘 사이의 공정상 호환성은 상온에서의 동작 가능성에 못지 않게 중요한 요소이다.Since the single-electron transistor has a complementary relationship with the MOSFET, it is necessary to compensate for the weaknesses of each other through simultaneous integration. Therefore, process compatibility between the two is as important as the possibility of operation at room temperature.

따라서, 본 발명은 종래 사이드 게이트 단전자 트랜지스터가 가지고 있던 비 이상적인 전기적 특성의 문제점을 근본적으로 해결하고, 양자점을 충분히 작게 형성하여 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있도록 함은 물론, 수직 채널 구조를 갖는 MOSFET과 동시 집적이 가능한 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention fundamentally solves the problem of the non-ideal electrical characteristics of the conventional side gate single-electron transistor, and forms a sufficiently small quantum dot so that the operating characteristics of the single-electron transistor can be obtained even at room temperature, as well as the vertical channel. An object of the present invention is to provide a single-electron transistor having a vertical quantum dot capable of simultaneous integration with a MOSFET having a structure and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명에 따른 수직 양자점을 갖는 단전자 트랜지스터는 SOI 기판의 매몰산화막 상부에 일정 폭과 높이를 갖고 길이 방향으로 패턴된 실리콘층과; 상기 실리콘층의 수직 측면에 형성된 제 1 게이트 절연막과; 상기 실리콘층과 이웃하여 상기 제 1 게이트 절연막을 사이에 두고 상기 매몰산화막 상부에 형성된 컨트롤 게이트와; 상기 컨트롤 게이트를 3면으로 감싸며 형성된 제 2 게이트 절연막과; 상기 실리콘층과 이웃하여 상기 제 1 게이트 절연막을 사이에 두고 상기 제 2 게이트 절연막에 접하며 상기 컨트롤 게이트 양측의 상기 매몰산화막 상부에 형성된 제 1 및 제 2 측벽 게이트를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, the single-electron transistor having a vertical quantum dot in accordance with the present invention comprises a silicon layer patterned in a longitudinal direction with a predetermined width and height on the buried oxide film of the SOI substrate; A first gate insulating film formed on a vertical side of the silicon layer; A control gate formed on the buried oxide layer adjacent to the silicon layer with the first gate insulating layer interposed therebetween; A second gate insulating film covering the control gate with three surfaces; And first and second sidewall gates adjacent to the silicon layer and in contact with the second gate insulating layer with the first gate insulating layer interposed therebetween and formed on the buried oxide film on both sides of the control gate.

또한, 본 발명에 따른 수직 양자점을 갖는 단전자 트랜지스터의 제조방법은 SOI 기판의 매몰산화막 상부에 있는 실리콘층을 일정 폭과 높이를 갖고 길이 방향으로 패턴하여 액티브를 형성하는 제 1 단계와; 상기 패턴된 액티브 실리콘층의 수 직 측면에 제 1 게이트 절연막을 형성하는 제 2 단계와; 상기 기판 전면에 게이트 물질을 증착하는 제 3 단계와; 상기 기판 전면에 절연성 물질을 증착하여 평탄화하는 제 4 단계와; 상기 절연성 물질을 미세 패턴하고 이를 마스크로 하여 상기 게이트 물질을 식각하여 컨트롤 게이트를 형성하는 제 5 단계와; 상기 절연성 물질 마스크를 제거하고 상기 컨트롤 게이트의 3면에 제 2 게이트 절연막을 형성하는 제 6 단계와; 상기 기판 전면에 상기 게이트 물질을 증착하고 식각하여 상기 컨트롤 게이트 양측에 제 1 및 제 2 측벽 게이트를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 한다.In addition, a method of manufacturing a single-electron transistor having a vertical quantum dot according to the present invention includes a first step of forming an active by patterning the silicon layer on the buried oxide film of the SOI substrate in a longitudinal direction with a predetermined width and height; Forming a first gate insulating film on a vertical side of the patterned active silicon layer; Depositing a gate material over the substrate; A fourth step of depositing and planarizing an insulating material on the entire surface of the substrate; A fifth step of finely patterning the insulating material and etching the gate material using the mask as a mask to form a control gate; Removing the insulating material mask and forming a second gate insulating film on three surfaces of the control gate; And depositing and etching the gate material on the entire surface of the substrate to form first and second sidewall gates on both sides of the control gate.

본 발명에 의한 제 1 게이트 절연막을 산화공정이나 측벽공정에 의하여 두껍게 형성하고, 컨트롤 게이트의 단면적을 산화공정으로 얼마든지 줄일 수 있게 됨에 따라, 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 되었으며, 양자점을 수직 채널에 형성함으로써, 수직 채널 구조를 갖는 MOSFET과 동시 집적이 가능한 효과가 있다.Since the first gate insulating film according to the present invention is formed thick by the oxidation process or the sidewall process, and the cross-sectional area of the control gate can be reduced by the oxidation process, the operating characteristics of the single-electron transistor can be obtained even at room temperature. By forming the quantum dots in the vertical channel, it is possible to simultaneously integrate with the MOSFET having the vertical channel structure.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

[구조에 관한 제 1 [First about structure 실시예Example ]]

본 발명에 의한 구조는 기본적으로, 도 4r과 같이, SOI 기판의 매몰산화막(2) 상부에 일정 폭과 높이를 갖고 길이 방향으로 패턴된 실리콘층(10)과; 상기 실리콘층(10)의 수직 측면에 형성된 제 1 게이트 절연막(22)과; 상기 실리콘층(10)과 이웃하여 상기 제 1 게이트 절연막(22)을 사이에 두고 상기 매몰산화막(2) 상부에 형성된 컨트롤 게이트(56)와; 상기 컨트롤 게이트(56)를 3면으로 감싸며 형성된 제 2 게이트 절연막(70)과; 상기 실리콘층(10)과 이웃하여 상기 제 1 게이트 절연막(22)을 사이에 두고 상기 제 2 게이트 절연막(70)에 접하며 상기 컨트롤 게이트(56) 양측의 상기 매몰산화막(2) 상부에 형성된 제 1 및 제 2 측벽 게이트(82)를 포함하여 구성된다.The structure according to the present invention basically includes a silicon layer 10 patterned in a length direction with a predetermined width and height on the buried oxide film 2 of the SOI substrate; A first gate insulating film 22 formed on the vertical side of the silicon layer 10; A control gate 56 adjacent to the silicon layer 10 and formed on the buried oxide film 2 with the first gate insulating film 22 therebetween; A second gate insulating film 70 formed to surround the control gate 56 with three surfaces; A first formed adjacent to the silicon layer 10 and in contact with the second gate insulating film 70 with the first gate insulating film 22 therebetween and formed on the buried oxide film 2 on both sides of the control gate 56. And a second sidewall gate 82.

여기서, 상기 실리콘층(10)은, 도 4r에서 이온주입 후 AA선을 따라 절단한 단면도인 도 5a를 살펴보면, 소스 영역(12), 드레인 영역(14) 및 채널 영역(16)으로 구성된다.Here, referring to FIG. 5A, which is a cross-sectional view taken along line AA after ion implantation in FIG. 4R, the silicon layer 10 includes a source region 12, a drain region 14, and a channel region 16.

또한, 상기 제 1 게이트 절연막(22)은, 도 4r과 CC선, DD선 단면도인 도 5c 및 5d를 살펴보면, 상기 실리콘층(10)의 수직인 양 측면에 형성되나, 적절한 공정의 변경으로 일 측에만 형성할 수도 있다.In addition, the first gate insulating film 22 is formed on both side surfaces of the silicon layer 10 perpendicular to the cross-sectional views of FIGS. 4R, CC, and DD lines. It may be formed only on the side.

상기 제 1 게이트 절연막(22)이 상기 실리콘층(10)의 양 측면에 형성될 경우, 도 4r과 CC선, DD선 단면도인 도 5c 및 5d와 같이, 상기 실리콘층(10)을 중심으로 양측에 대칭적으로 상기 컨트롤 게이트(56a)(56b), 상기 제 1 측벽 게이트(82a1)(82b1) 및 제 2 측벽 게이트(단면 미도시)가 형성될 수 있다.When the first gate insulating layer 22 is formed on both sides of the silicon layer 10, as shown in FIGS. 4R and 5C and 5D, which are cross-sectional views of the CC line and the DD line, both sides of the silicon layer 10 are formed. The control gates 56a and 56b, the first sidewall gates 82a1 and 82b1, and a second sidewall gate (not shown in cross section) may be formed symmetrically.

따라서, 본 실시예는 기본적으로, 도 4r, 도 5a 및 도 5b와 같이, 수직 채널 영역(16) 상에는 상기 제 1 게이트 절연막(22)을 사이에 두고 상기 컨트롤 게이트(56b) 및 상기 제 1 및 제 2 측벽 게이트(82b1)(82b2)가 형성된다.Therefore, in the present embodiment, as shown in FIGS. 4R, 5A, and 5B, the control gate 56b and the first and the first gate insulating layer 22 are disposed on the vertical channel region 16. Second sidewall gates 82b1 and 82b2 are formed.

상기 제 1 및 제 2 측벽 게이트(82b1)(82b2)에 의하여 수직 채널 영역(16) 양단에 터널링 장벽을 형성하고, 이에 의하여 상기 수직 채널 영역(16) 가운데에 양자점을 형성시키는 것이 본 실시예의 핵심 기술적 사상이다.The core of this embodiment is to form a tunneling barrier across the vertical channel region 16 by the first and second sidewall gates 82b1 and 82b2, thereby forming a quantum dot in the center of the vertical channel region 16. It is a technical idea.

본 실시예에 따른 구조에서 상기 수직 채널 영역(16)을 따라 전위를 측정한 시뮬레이션 결과는 도 6과 같다. 상기 시뮬레이션 결과는 상기 제 1 게이트 절연막(22)의 두께(tcg , ox; tsg , ox)를 50Å로 하고, 상기 제 1 및 제 2 측벽 게이트(82b1)(82b2)의 길이(Lsg)는 각각 70Å, 상기 컨트롤 게이트(56)의 길이(Lcg)는 100Å인 구조에서, 상기 제 1 및 제 2 측벽 게이트(82b1)(82b2)에 각각 -0.1V를 인가하고, 상기 컨트롤 게이트(56) 인가 전압(VCG)을 0.5, 1.0, 2.0, 3.0, 4.0V로 바꾸어주며 상기 수직 채널 영역(16)의 길이방향을 따라 전위를 측정한 것이다.In the structure according to the present exemplary embodiment, simulation results of measuring electric potential along the vertical channel region 16 are illustrated in FIG. 6. The simulation results indicate that the thickness t cg , ox ; t sg , ox of the first gate insulating layer 22 is 50 μs, and the length L sg of the first and second sidewall gates 82b1 and 82b2. Are 70 kV and the length L cg of the control gate 56 is 100 kV, respectively, -0.1V is applied to the first and second sidewall gates 82b1 and 82b2, respectively, and the control gate 56 ) The applied voltage (V CG ) is changed to 0.5, 1.0, 2.0, 3.0, and 4.0V, and the potential is measured along the longitudinal direction of the vertical channel region 16.

상기 시뮬레이션 결과로부터 본 실시예의 상기 제 1 및 제 2 측벽 게이트(82b1)(82b2)에 의하여 수직 채널 영역(16) 양단에 터널링 장벽을 우수하게 형성함을 확인할 수 있었고, 상기 컨트롤 게이트(56) 인가 전압(VCG)으로 양자점의 전위를 조절할 수 있음을 확인할 수 있었다.From the simulation results, it was confirmed that the tunneling barrier was excellently formed at both ends of the vertical channel region 16 by the first and second sidewall gates 82b1 and 82b2 of the present embodiment, and the control gate 56 was applied. It was confirmed that the potential of the quantum dot can be controlled by the voltage V CG .

따라서, 본 실시예에 의하여 수직 채널 일측 또는 양측에 상기 제 1 및 제 2 측벽 게이트(82)에 의하여 효과적으로 양자점을 형성할 수 있게 됨으로써, 수직 채널을 갖는 MOSFET과 공정상 호환성을 갖게 된 장점이 있다.Therefore, according to the present embodiment, the first and second sidewall gates 82 can be effectively formed on one side or both sides of the vertical channel, thereby providing process compatibility with the MOSFET having the vertical channel. .

[구조에 관한 제 2 [The second about structure 실시예Example ]]

상기 구조에 관한 제 1 실시예에서, 도 4r, 도 5c 및 도d와 같이, 상기 제 1 게이트 절연막(22)과 상기 컨트롤 게이트(56; 56a, 56b) 사이 및/또는 상기 제 1 게이트 절연막(22)과 상기 제 1, 2 측벽 게이트(82; 82a1, 82b1) 사이에는 절연막 측벽 스페이서(42)가 더 형성된 것을 특징으로 한다.In the first embodiment of the structure, as shown in Figs. 4R, 5C, and D, between the first gate insulating film 22 and the control gates 56 (56a, 56b) and / or the first gate insulating film ( An insulating film sidewall spacer 42 is further formed between the second layer 22 and the first and second sidewall gates 82 (82a1 and 82b1).

이렇게 함으로써, 수직 채널에 형성되는 양자점의 커패시턴스를 작게 하여 단전자 트랜지스터의 동작 온도를 높일 수 있는 장점이 있다.In this way, the capacitance of the quantum dots formed in the vertical channel can be reduced, thereby increasing the operating temperature of the single-electron transistor.

[구조에 관한 제 3 [The third about structure 실시예Example ]]

상기 구조에 관한 제 1 실시예에서, 상기 제 1 게이트 절연막(22)은 상기 실리콘층(10)의 수직 측면에 형성된 절연막 측벽 스페이서(미도시)인 것으로 한 점에 그 특징이 있다.In the first embodiment of the structure, the first gate insulating film 22 is characterized in that the insulating film sidewall spacer (not shown) formed on the vertical side of the silicon layer 10.

여기서, 상기 절연막 측벽 스페이서는, 상기 구조에 관한 제 2 실시예에서 상기 제 1 게이트 절연막(22) 없이 절연막 측벽 스페이서(42)만 형성된 것으로 볼 수 있다.Here, in the second embodiment of the structure, the insulating film sidewall spacers may be regarded as forming only the insulating film sidewall spacers 42 without the first gate insulating film 22.

이렇게 함으로써, 불필요한 공정을 줄일 수 있는 장점이 있다.By doing so, there is an advantage of reducing unnecessary processes.

[구조에 관한 제 4 [The fourth about structure 실시예Example ]]

상기 구조에 관한 제 1 내지 제 3 실시예에서, 상기 실리콘층(10)의 상부에는 하나 이상의 절연막층이 더 형성하여, 상기 컨트롤 게이트(56)를 상기 실리콘층(10)을 중심으로 양측에 분리시킨 것을 특징으로 한다.In the first to third embodiments of the structure, at least one insulating layer is further formed on the silicon layer 10 to separate the control gate 56 at both sides of the silicon layer 10. It is characterized in that.

여기서, 상기 하나 이상의 절연막층은, 도 4r과 같이, 상기 실리콘층(10) 상부로부터 산화막층(20) 및 질화막층(30)을 포함하여 구성될 수 있다.The at least one insulating layer may include an oxide layer 20 and a nitride layer 30 from above the silicon layer 10 as shown in FIG. 4R.

이렇게 함으로써, 마주 보고 형성된 타측 컨트롤 게이트에 의하여 양자점의 전위를 보다 효과적으로 조절할 수 있는 장점 등이 있다.By doing so, there is an advantage that the potential of the quantum dot can be more effectively controlled by the other control gate formed to face each other.

[제조방법에 관한 [Production method 실시예Example ]]

본 발명에 의한 제조방법은 기본적으로, 도 4a 내지 도 4r과 같이, SOI 기판의 매몰산화막 상부에 있는 실리콘층을 일정 폭과 높이를 갖고 길이 방향으로 패턴하여 액티브를 형성하는 제 1 단계(도 4a)와; 상기 패턴된 액티브 실리콘층의 수직 측면에 제 1 게이트 절연막을 형성하는 제 2 단계(도 4b)와; 상기 기판 전면에 게이트 물질을 증착하는 제 3 단계(도 4e)와; 상기 기판 전면에 절연성 물질을 증착하여 평탄화하는 제 4 단계(도 4f)와; 상기 절연성 물질을 미세 패턴하고 이를 마스크로 하여 상기 게이트 물질을 식각하여 컨트롤 게이트를 형성하는 제 5 단계(도 4k)와; 상기 절연성 물질 마스크를 제거하고 상기 컨트롤 게이트의 3면에 제 2 게이트 절연막을 형성하는 제 6 단계(도 4m)와; 상기 기판 전면에 상기 게이트 물질을 증착하고 식각하여 상기 컨트롤 게이트 양측에 제 1 및 제 2 측벽 게이트를 형성하는 제 7 단계(도 4o)를 포함하여 구성된다.In the manufacturing method according to the present invention, basically, as shown in FIGS. 4A to 4R, the first step of forming an active layer by patterning the silicon layer on the top of the buried oxide film of the SOI substrate in a length direction with a predetermined width and height (FIG. 4A) )Wow; Forming a first gate insulating film on a vertical side of the patterned active silicon layer (FIG. 4B); A third step of depositing a gate material over the substrate (FIG. 4E); A fourth step of depositing and planarizing an insulating material over the substrate (FIG. 4F); A fifth step of forming a control gate by fine patterning the insulating material and etching the gate material using the mask as a mask (FIG. 4K); Removing the insulating material mask and forming a second gate insulating film on three surfaces of the control gate (FIG. 4m); And depositing and etching the gate material over the entire surface of the substrate to form first and second sidewall gates on both sides of the control gate (FIG. 4O).

여기서, 상기 제 1 단계는, 상기 실리콘층이 적정 두께(높이)를 갖도록 SOI 기판에 산화공정을 수행하는 단계와; 상기 산화공정으로 형성된 산화막 상부에 질화막, 실리콘계 물질 및 마스크 물질을 순차적으로 적층하는 단계와; 상기 마스크 물질로 마스크를 형성하여 이를 기초로 상기 실리콘계 물질을 식각하고, 상기 실리콘계 물질 식각으로 형성된 패턴을 마스크로 상기 질화막 및 상기 산화막을 순차적으로 식각하고, 상기 질화막 식각으로 형성된 패턴을 마스크로 상기 실리콘층을 식각하여 액티브를 형성하는 단계로 구성될 수 있다.The first step may include performing an oxidation process on an SOI substrate such that the silicon layer has an appropriate thickness (height); Sequentially depositing a nitride film, a silicon-based material, and a mask material on the oxide film formed by the oxidation process; Forming a mask using the mask material to etch the silicon based material, sequentially etching the nitride film and the oxide film using a pattern formed by etching the silicon based material, and using the pattern formed by etching the nitride film as the mask Etching the layer to form an active.

이때, 상기 실리콘층 두께(높이)를 조절하기 위한 산화공정은 습식공정이 바람직하나, 건식공정도 가능하다. 산화공정시 실리콘층은 잠식당하게 되는데, 이를 이용하여(산화공정 조건을 조절하여) SOI 기판의 실리콘층 두께(높이)를 원하는 크기로 조절할 수 있다.At this time, the oxidation process for adjusting the thickness (height) of the silicon layer is preferably a wet process, a dry process is also possible. During the oxidation process, the silicon layer is encroached, and by using this (by adjusting the oxidation process conditions), the silicon layer thickness (height) of the SOI substrate can be adjusted to a desired size.

그리고, 상기 산화공정으로 형성된 산화막 상부에는 질화막, 실리콘계 물질 및 마스크 물질을 순차적으로 적층하게 되는데, 상기 질화막은 차후 불순물 이온주입 공정시 채널 영역에 불순물이 들어가지 못하도록 차폐하기 위함이고(따라서, 산화막이 두껍게 형성될 경우에는 상기 질화막의 증착은 생략할 수 있음), 상기 실리콘계 물질(예컨대, 비정질 실리콘이나 다결정 실리콘)은 상기 산화막 식각시 마스크 역할을 하기 위함이며, 상기 마스크 물질(예컨대, HSQ 등 감광막)은 마스크를 형성하여 상기 실리콘계 물질을 식각하기 위함이다.In addition, a nitride film, a silicon-based material, and a mask material are sequentially stacked on the oxide film formed by the oxidation process, and the nitride film is to shield impurities from entering the channel region during a subsequent impurity ion implantation process (thus, the oxide film is When the thickness is thick, deposition of the nitride film may be omitted), the silicon-based material (for example, amorphous silicon or polycrystalline silicon) serves as a mask for etching the oxide film, and the mask material (for example, a photosensitive film such as HSQ). The purpose of this is to form a mask to etch the silicon-based material.

따라서, 상기 제 1 단계에서, 상기 실리콘계 물질 마스크로 상기 질화막 식각시 상기 실리콘계 물질 마스크 상부에 있던 마스크 물질(HSQ) 마스크도 동시 식각되어 제거되며, 상기 실리콘층 식각시 상기 질화막 마스크 상부에 있던 실리콘계 물질 마스크도 동시에 제거되어, 도 4a와 같이 된다.Therefore, in the first step, the mask material (HSQ) mask, which is on the silicon material mask, is also simultaneously etched and removed when the silicon material is etched with the silicon material mask, and the silicon material that is on the nitride film mask when the silicon layer is etched. The mask is also removed at the same time, as shown in Fig. 4A.

도 4a에서 도면부호 2는 매몰산화막, 1은 매몰산화막의 하부 실리콘층, 10은 패턴된 액티브 실리콘층, 20은 산화막, 30은 질화막이다.In FIG. 4A, reference numeral 2 is an investment oxide film, 1 is a lower silicon layer of an investment oxide film, 10 is a patterned active silicon layer, 20 is an oxide film, and 30 is a nitride film.

그리고, 상기 제 2 단계의 제 1 게이트 절연막 형성은 산화공정에 의하여, 도 4b와 같이, 액티브 실리콘층(10) 양측에 수직 하게 형성되거나, 소정의 측벽공정에 의하여 절연막 측벽 스페이서 형태로 형성될 수 있다.The first gate insulating layer may be formed vertically on both sides of the active silicon layer 10 by an oxidation process, or may be formed in the form of an insulating layer sidewall spacer by a predetermined sidewall process, as illustrated in FIG. 4B. have.

후자와 같이 제 1 게이트 절연막을 절연막 측벽 스페이서 형태로 형성할 경우에는 차후 제 1, 2 측벽 게이트 형성을 위하여 제 1 게이트 절연막에 별도의 절연막 측벽 스페이서 형성 공정(측벽공정)을 진행하지 않아도 되는 장점이 있다.As in the latter case, when the first gate insulating film is formed in the form of an insulating film sidewall spacer, it is not necessary to perform a separate insulating film sidewall spacer forming process (side wall process) on the first gate insulating film to form the first and second sidewall gates later. have.

그러나, 전자와 같이, 제 1 게이트 절연막을 산화공정에 의하여, 도 4b와 같이, 액티브 실리콘층(10) 양측에 수직 하게 형성할 경우에는, 도 4c 및 도 4d와 같이, 상기 기판 전면에 절연막(40)을 증착하고 비등방성으로 식각하여 제 1 게이트 절연막(22) 상부에 절연막 측벽 스페이서(42)를 형성하는 공정(측벽공정)을 더 진행하는 것이 바람직하다.However, when the first gate insulating film is formed vertically on both sides of the active silicon layer 10 as shown in FIG. 4B by the oxidation process as in the former, as shown in FIGS. 4C and 4D, the insulating film ( It is preferable to further proceed to the step (side wall process) of depositing 40 and anisotropically etching to form the insulating film sidewall spacer 42 on the first gate insulating film 22.

이어, 상기 제 3, 4 단계로 상기 기판 전면에 게이트 물질(50)을 증착하고(도 4e), 상기 기판 전면에 절연성 물질(60)을 증착하여 평탄화한다(도 4f).Subsequently, in the third and fourth steps, the gate material 50 is deposited on the entire surface of the substrate (FIG. 4E), and the insulating material 60 is deposited on the entire surface of the substrate to planarize (FIG. 4F).

여기서, 상기 절연성 물질(60) 증착 후 평탄화는 별도의 CMP공정에 의할 수도 있으나, 상기 절연성 물질(60)로 HSQ 용액을 사용하여 스핀 코팅할 경우에는 별도의 평탄화 공정을 거치지 않아도 되는 장점이 있다.Here, the planarization after the deposition of the insulating material 60 may be performed by a separate CMP process. However, when the spin coating is performed using the HSQ solution with the insulating material 60, the planarization process may not be performed. .

다음, 상기 제 5 단계로 상기 절연성 물질(60)을 미세 패턴하고 이를 마스크로 하여 상기 게이트 물질(50)을 식각하여 컨트롤 게이트(54)를 형성한다(도 4k).Next, in the fifth step, the insulating material 60 is finely patterned and the gate material 50 is etched using the mask to form a control gate 54 (FIG. 4K).

여기서, 상기 제 5 단계는 보다 구체적으로, 상기 절연성 물질(60) 예컨대 HSQ에 e-beam으로, 도 4g와 같이, 미세 패턴(62)으로 노출시켜, 노출된 부분만 남도록 식각하는 단계(도 4h)와; 상기 절연성 물질의 미세 패턴(62)을 마스크로 하여 상기 게이트 물질(50)을 식각하는 단계(도 4i)와; 상기 절연성 물질 마스크(62)를 일부 식각하여 상기 게이트 물질이 드러나게 하는 단계(도 7j)와; 상기 드러난 게이트 물질을 식각하여 상기 액티브 실리콘층(10)을 중심으로 양측에 대칭적으로 상기 컨트롤 게이트(54)를 형성하는 단계로 구성된다In this case, the fifth step is more specifically, exposing the insulating material 60, for example, HSQ with an e-beam, as a fine pattern 62, as shown in FIG. 4G, and etching to expose only the exposed portion (FIG. 4H). )Wow; Etching the gate material 50 using the fine pattern 62 of the insulating material as a mask (FIG. 4I); Partially etching the insulating material mask 62 to expose the gate material (FIG. 7J); Etching the exposed gate material to form the control gate 54 symmetrically on both sides of the active silicon layer 10.

이어, 상기 제 6 단계로 상기 절연성 물질 마스크(64)를 제거하고 상기 컨트롤 게이트(54)의 3면에 제 2 게이트 절연막(70)을 형성한다. Subsequently, the insulating material mask 64 is removed in the sixth step, and the second gate insulating layer 70 is formed on three surfaces of the control gate 54.

이때, 상기 컨트롤 게이트(54) 물질이 실리콘계 물질이면 제 2 게이트 절연막(70) 형성시 잠식 산화에 의하여 컨트롤 게이트(56)의 단면적이 줄어들게 됨으로써(도 4l 및 도 4m 참조), 양자점을 작게 형성하여 단전자 트랜지스터의 동작온도를 높일 수 있는 장점이 있다.At this time, when the control gate 54 material is a silicon-based material, the cross-sectional area of the control gate 56 is reduced by latent oxidation when forming the second gate insulating layer 70 (see FIGS. 4L and 4M), thereby forming a small quantum dot. There is an advantage that can increase the operating temperature of the single-electron transistor.

다음, 상기 제 7 단계로, 도 4n 및 도 4o와 같이, 상기 기판 전면에 다시 게이트 물질(80)을 증착하고 비등방성으로 식각하여 상기 컨트롤 게이트(56) 양측에 제 1 및 제 2 측벽 게이트(82)를 형성한다.Next, in the seventh step, as shown in FIGS. 4N and 4O, the gate material 80 is again deposited on the entire surface of the substrate, and anisotropically etched to form first and second sidewall gates on both sides of the control gate 56. 82).

여기서, 상기 제 3 단계 및 상기 제 7 단계의 게이트 물질은 비정질 실리콘, 다결정 실리콘(폴리 실리콘), 또는 도전성 물질(금속 포함)을 사용할 수 있다.The gate material of the third and seventh steps may be formed of amorphous silicon, polycrystalline silicon (polysilicon), or a conductive material (including metal).

상기 제 7 단계 이후에는, 바로 불순물 이온주입 공정을 실시하든지 아니면, 도 4p와 같이, 상기 기판 전면에 상기 절연막(90)을 다시 증착하고 비등방성으로 식각하여 상기 절연막 측벽 스페이서(42)와 상기 제 1 및 제 2 측벽 게이트(82)에 각각 접하며 제 2의 절연막 측벽 스페이서(92)를 형성하는 단계를 더 진행한 다음, 도 4r과 같이, 상기 기판에 소정의 각도로 불순물 이온주입 공정을 수행할 수 있다.After the seventh step, the impurity ion implantation process may be performed immediately, or as shown in FIG. 4P, the insulating film 90 is again deposited on the entire surface of the substrate, and anisotropically etched to form the insulating film sidewall spacer 42 and the first film. After the step of forming a second insulating film sidewall spacer 92 in contact with the first and second sidewall gates 82, respectively, the impurity ion implantation process may be performed on the substrate at a predetermined angle as shown in FIG. Can be.

이때, 상기 불순물 이온주입 각도는 기판으로부터 5 내지 45 도인 것이 바람직하다. 이는 절연막 측벽 스페이서(42)를 관통하며 액티브 실리콘층(10) 효과적으로 이온주입이 가능하도록 하기 위함이다. 물론, 컨트롤 게이트(56) 및 제 1, 2 측벽 게이트(82)가 비정질 실리콘 또는 다결정 실리콘(폴리 실리콘)으로 형성되었을 경우에는 제 2의 절연막 측벽 스페이서(92)를 관통하며 이들에게도 효과적으로 이온 주입이 되도록 하기 위함이다.In this case, the impurity ion implantation angle is preferably 5 to 45 degrees from the substrate. This is to penetrate the insulating film sidewall spacer 42 and to enable ion implantation of the active silicon layer 10 effectively. Of course, when the control gate 56 and the first and second sidewall gates 82 are formed of amorphous silicon or polycrystalline silicon (polysilicon), they penetrate through the second insulating film sidewall spacer 92 and effectively implant ion into them. To make it possible.

기타, 공정들은 통상의 수직 채널을 갖는 MOSFET 공정 또는 일반적인 CMOS 공정을 따르므로 이에 대한 상세한 설명은 생략한다.In addition, since the processes follow a MOSFET process having a conventional vertical channel or a general CMOS process, a detailed description thereof is omitted.

도 1a 및 도 1b는 각각 단전자 트랜지스터의 기본 구조도와 이상적인 동작 특성도이다.1A and 1B are basic structural diagrams and ideal operating characteristics diagrams of single-electron transistors, respectively.

도 2a는 종래 사이드 게이트 단전자 트랜지스터의 구조 단면도이다.2A is a structural cross-sectional view of a conventional side gate single electron transistor.

도 2b는 도 2a에서 측벽 게이트에 의하여 고정되어야 할 포텐셜 장벽의 높이가 컨트롤 게이트의 전압에 의하여 변하고 있음을 보여주는 시뮬레이션 결과 도면이다.FIG. 2B is a simulation result diagram showing that the height of the potential barrier to be fixed by the sidewall gate in FIG. 2A is changed by the voltage of the control gate.

도 3은 도 2a의 구조가 갖는 문제점을 해결하기 위한 대한민국 특허출원 제10-2006-0135357호의 구조 단면도이다.3 is a structural cross-sectional view of Korean Patent Application No. 10-2006-0135357 for solving the problems of the structure of FIG.

도 4a 내지 도 4r은 본 발명에 따른 수직 양자점을 갖는 단전자 트랜지스터의 제조 공정 사시도이다.4A to 4R are perspective views illustrating a manufacturing process of a single electron transistor having a vertical quantum dot according to the present invention.

도 5a 내지 도 5d는 각각 도 4r의 AA선, BB선, CC선, DD선을 따라 절단된 단면도이다.5A to 5D are cross-sectional views taken along lines AA, BB, CC, and DD of FIG. 4R, respectively.

도 6은 본 발명에 따른 수직 양자점을 갖는 단전자 트랜지스터의 채널을 따라 측정된 전위를 보여주는 시뮬레이션 결과 도면이다.FIG. 6 is a diagram of a simulation result showing the potential measured along a channel of a single electron transistor with vertical quantum dots in accordance with the present invention. FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 액티브 실리콘층 20 : 산화막10 active silicon layer 20 oxide film

22 : 제 1 게이트 절연막 30 : 질화막22: first gate insulating film 30: nitride film

42, 92 : 절연막 측벽 스페이서 56 : 컨트롤 게이트42, 92: insulating film sidewall spacer 56: control gate

70 : 제 2 게이트 절연막 82 : 제 1, 2 측벽 게이트(사이드 게이트)70 second gate insulating film 82 first and second sidewall gate (side gate)

Claims (14)

SOI 기판의 매몰산화막 상부에 일정 폭과 높이를 갖고 길이 방향으로 패턴된 실리콘층과;A silicon layer patterned in a longitudinal direction with a predetermined width and height on the buried oxide film of the SOI substrate; 상기 실리콘층의 수직 측면에 형성된 제 1 게이트 절연막과;A first gate insulating film formed on a vertical side of the silicon layer; 상기 실리콘층과 이웃하여 상기 제 1 게이트 절연막을 사이에 두고 상기 매몰산화막 상부에 형성된 컨트롤 게이트와;A control gate formed on the buried oxide layer adjacent to the silicon layer with the first gate insulating layer interposed therebetween; 상기 컨트롤 게이트를 3면으로 감싸며 형성된 제 2 게이트 절연막과;A second gate insulating film covering the control gate with three surfaces; 상기 실리콘층과 이웃하여 상기 제 1 게이트 절연막을 사이에 두고 상기 제 2 게이트 절연막에 접하며 상기 컨트롤 게이트 양측의 상기 매몰산화막 상부에 형성된 제 1 및 제 2 측벽 게이트를 포함하여 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.A vertical quantum dot comprising a first and second sidewall gates adjacent to the silicon layer and in contact with the second gate insulating layer with the first gate insulating layer interposed therebetween and formed on the buried oxide film on both sides of the control gate; Single electron transistor having a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 게이트 절연막과 상기 컨트롤 게이트 사이 그리고 상기 제 1 게이트 절연막과 상기 제 1, 2 측벽 게이트 사이에는 절연막 측벽 스페이서가 더 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.An insulating film sidewall spacer is further formed between the first gate insulating film and the control gate and between the first gate insulating film and the first and second sidewall gates. 제 1 항에 있어서,The method of claim 1, 상기 제 1 게이트 절연막은 상기 실리콘층의 수직 측면에 형성된 절연막 측벽 스페이서인 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.And the first gate insulating film is an insulating film sidewall spacer formed on a vertical side of the silicon layer. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,4. The method according to any one of claims 1 to 3, 상기 실리콘층의 상부에는 하나 이상의 절연막층이 더 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.The single electron transistor having a vertical quantum dot, characterized in that at least one insulating film layer is further formed on the silicon layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 절연막층은 상기 실리콘층 상부로부터 산화막층 및 질화막층을 포함하는 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.And the insulating film layer includes an oxide film layer and a nitride film layer from an upper portion of the silicon layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 컨트롤 게이트 및 상기 제 1, 2 측벽 게이트는 상기 실리콘층을 중심으로 양측에 대칭적으로 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.And the control gate and the first and second sidewall gates are symmetrically formed at both sides of the silicon layer. SOI 기판의 매몰산화막 상부에 있는 실리콘층을 일정 폭과 높이를 갖고 길이 방향으로 패턴하여 액티브를 형성하는 제 1 단계와;A first step of forming an active layer by patterning the silicon layer on the buried oxide film of the SOI substrate in a longitudinal direction with a predetermined width and height; 상기 패턴된 액티브 실리콘층의 수직 측면에 제 1 게이트 절연막을 형성하는 제 2 단계와;Forming a first gate insulating film on a vertical side of the patterned active silicon layer; 상기 기판 전면에 게이트 물질을 증착하는 제 3 단계와;Depositing a gate material over the substrate; 상기 기판 전면에 절연성 물질을 증착하여 평탄화하는 제 4 단계와;A fourth step of depositing and planarizing an insulating material on the entire surface of the substrate; 상기 절연성 물질을 미세 패턴하고 이를 마스크로 하여 상기 게이트 물질을 식각하여 컨트롤 게이트를 형성하는 제 5 단계와;A fifth step of finely patterning the insulating material and etching the gate material using the mask as a mask to form a control gate; 상기 절연성 물질 마스크를 제거하고 상기 컨트롤 게이트의 3면에 제 2 게이트 절연막을 형성하는 제 6 단계와;Removing the insulating material mask and forming a second gate insulating film on three surfaces of the control gate; 상기 기판 전면에 상기 게이트 물질을 증착하고 식각하여 상기 컨트롤 게이트 양측에 제 1 및 제 2 측벽 게이트를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.And depositing and etching the gate material over the entire surface of the substrate to form first and second sidewall gates on both sides of the control gate. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 단계는,The first step is, 상기 실리콘층이 일정 두께(높이)를 갖도록 SOI 기판에 산화공정을 수행하는 단계와;Performing an oxidation process on the SOI substrate so that the silicon layer has a predetermined thickness (height); 상기 산화공정으로 형성된 산화막 상부에 질화막, 실리콘계 물질 및 마스크 물질을 순차적으로 적층하는 단계와;Sequentially depositing a nitride film, a silicon-based material, and a mask material on the oxide film formed by the oxidation process; 상기 마스크 물질로 마스크를 형성하여 이를 기초로 상기 실리콘계 물질을 식각하고,Forming a mask with the mask material to etch the silicon based material thereon; 상기 실리콘계 물질 식각으로 형성된 패턴을 마스크로 상기 질화막 및 상기 산화막을 순차적으로 식각하고,Sequentially etching the nitride layer and the oxide layer using a pattern formed by etching the silicon-based material, 상기 질화막 식각으로 형성된 패턴을 마스크로 상기 실리콘층을 식각하여 액티브를 형성하는 단계로 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.And forming an active layer by etching the silicon layer using a pattern formed by etching the nitride film as a mask. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 단계의 제 1 게이트 절연막 형성은 산화공정 또는 측벽공정에 의한 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.The first gate insulating film is formed in the second step by an oxidation process or a sidewall process. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 5 단계는,The fifth step, 상기 절연성 물질을 미세 패턴으로 식각하는 단계와;Etching the insulating material into a fine pattern; 상기 절연성 물질의 미세 패턴을 마스크로 하여 상기 게이트 물질을 식각하 는 단계와;Etching the gate material using the fine pattern of the insulating material as a mask; 상기 절연성 물질 마스크를 일부 식각하여 상기 게이트 물질이 드러나게 하는 단계와;Partially etching the insulating material mask to expose the gate material; 상기 드러난 게이트 물질을 식각하여 상기 액티브 실리콘층을 중심으로 양측에 대칭적으로 상기 컨트롤 게이트를 형성하는 단계로 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.Etching the exposed gate material to form the control gates symmetrically on both sides of the active silicon layer. 제 10 항에 있어서,The method of claim 10, 상기 제 3 단계 및 상기 제 7 단계의 게이트 물질은 비정질 실리콘, 다결정 실리콘 및 도전성 물질 중에서 선택된 어느 하나이고,The gate material of the third and seventh steps is any one selected from amorphous silicon, polycrystalline silicon and conductive material, 상기 제 4 단계의 절연성 물질은 HSQ인 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.The insulating material of the fourth step is a method of manufacturing a single electron transistor having a vertical quantum dot, characterized in that the HSQ. 제 7 항 내지 제 11 항 중 어느 하나에 있어서,The method according to any one of claims 7 to 11, 상기 제 2 단계와 상기 제 3 단계 사이에는 상기 기판 전면에 절연막을 증착하고 비등방성으로 식각하여 상기 제 1 게이트 절연막과 상기 게이트 물질 사이에 절연막 측벽 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.And forming an insulating film sidewall spacer between the first gate insulating film and the gate material by depositing an insulating film on the entire surface of the substrate and etching anisotropically between the second step and the third step. A method of manufacturing a single electron transistor having a vertical quantum dot. 제 12 항에 있어서,13. The method of claim 12, 상기 제 7 단계 이후에,After the seventh step, 상기 기판 전면에 상기 절연막을 다시 증착하고 비등방성으로 식각하여 상기 절연막 측벽 스페이서와 상기 제 1 및 제 2 측벽 게이트에 각각 접하며 제 2의 절연막 측벽 스페이서를 형성하는 단계와;Re-depositing the insulating film on the entire surface of the substrate and etching anisotropically to form a second insulating film sidewall spacer in contact with the insulating film sidewall spacer and the first and second sidewall gates, respectively; 상기 기판에 일정 각도로 불순물 이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.The method of claim 1 further comprising the step of performing an impurity ion implantation process on the substrate at a predetermined angle. 제 13 항에 있어서,The method of claim 13, 상기 불순물 이온주입 각도는 기판으로부터 5 내지 45 도인 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.The impurity ion implantation angle is a method of manufacturing a single electron transistor having a vertical quantum dot, characterized in that 5 to 45 degrees from the substrate.
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