KR100511913B1 - 반도체 소자의 비트라인 형성 방법 - Google Patents
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Abstract
본 발명은 스탭 커버리지(step coverage) 특성을 개선함과 아울러 비트라인의 단선을 방지하는 반도체 소자의 비트라인 형성 방법을 개시한다. 개시된 본 발명의 방법은, 비트라인 콘택패턴을 포함한 하지층의 전면 상에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막 상에 비트라인용 전도성 재료를 형성하는 단계; 상기 비트라인용 전도성 재료 상에 하드마스크용 실리콘질화막을 증착하는 단계; 상기 하드마스크용 실리콘질화막을 패터닝하는 단계; 및 상기 패터닝된 하드마스크용 실리콘질화막을 이용해서 비트라인용 전도성 재료를 패터닝하는 단계;를 포함하는 반도체 소자의 비트라인 형성 방법에 있어서, 상기 하드마스크용 실리콘질화막은 증착온도를 600∼800℃로 하고, 증착압력을 1∼500torr로 하며, 반응가스로서 SiH4와 NH3 또는 SiH2Cl2와 NH3를 사용하는 조건 하에서의 단일 챔버형 저압화학기상증착 공정을 이용하여 형성하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 특히, 비트라인 하드마스크용 실리콘질화막의 증착 공정시 스탭 커버리지(step coverage) 특성을 개선하면서도 비트라인의 단선을 방지하는 반도체 소자의 비트라인 형성 방법에 관한 것이다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위한 단면도이다. 여기서, 도 1은 비트라인 패턴을 0.2㎛보다 상대적으로 작게 형성한 경우의 단면도이고, 도 2는 비트라인 패턴을 0.2㎛ 전후로 형성한 경우의 단면도이고, 도 3은 비트라인 패턴을 0.2㎛보다 상대적으로 크게 형성된 경우의 단면도이다.
먼저, 도 1 내지 도 3에 나타낸 바와 같이, 패터닝이 완료된 전도성 워드라인을 포함한 소정의 하지층(10) 상에 플라즈마 화학기상증착(Plasma Enhenced Chemical Vapor Deposition: 이하, PECVD라 함.) 공정을 이용하여 실리콘질화막(12)을 형성한 후, 상기 실리콘질화막(12)의 상부에 산화막(14)을 소정의 두께로 증착한다. 이어서, 산화막(14)의 상부에 포토레지스트(미도시)를 도포한 후, 포토 및 식각 공정을 진행하여 비트라인 콘택패턴을 형성한다.
그 다음, 상기 비트라인 콘택패턴이 형성된 결과물의 전면에 Ti 또는 TiN의 재료를 증착하여 베리어 금속막(16)을 형성하고, 이어서 베리어 금속막(16)의 상부에 텅스텐(W) 재료의 전도성 물질을 증착하여 비트라인(18)을 형성한다.
그 다음, PECVD 공정을 이용하여 비트라인(18)의 전면에 실리콘질화막(20)을 증착한 후 도 1내지 도 3과 평행한 방향으로 패터닝함으로써(미도시), 비트라인 형성 공정을 완료한다.
도 4는 도 2에 있어 씸(seam)의 발생을 나타낸 이차전자현미경 사진이고, 도 5는 종래 기술에 따른 비트라인의 식각 현상을 설명하기 위한 단면도이고, 도 6은 종래 기술에 따라 씸이 발생하는 경우 비트라인의 단선을 나타낸 이차전자현미경 사진이다.
그러나, 종래의 기술에서는 비트라인 패턴의 단차내에 실리콘질화막(20)으로 충분히 충진되지 않아 씸이 생성되는 문제점이 발생된다. 보다 상세하게, 도 1에 나타낸 바와 같이 비트라인의 패턴 단차가 없거나, 도 3에 나타낸 바와 같이 단차가 발생하더라도 높이에 비해 폭이 넓은 경우 별다른 문제가 발생되지 않지만, 도 2에 나타낸 바와 같이 비트라인의 패턴을 0.2㎛ 전후의 특정 크기로 형성한 경우 단차 내부가 실리콘질화막(20)으로 충분히 충진되지 않아 씸이 생성된다.
또한, 종래의 기술에 있어, PECVD공정은 하드마스크용 실리콘 질화막(20)을 증착할 시 증착온도가 400~500℃로 낮고, 공정시간이 3분 이내로 짧게 진행되는 장점을 가지므로, 열에 약한 금속 재료를 비트라인으로 사용하는 DRAM(Dynamic Random Access Memory)을 제조하는데 널리 이용되고 있으나, 플라즈마에 의한 기상반응을 이용하므로, 도 2 및 도 3에 나타낸 바와 같이, 스텝 커버리지 특성이 불량하다는 단점이 있다.
상술한 바와 같이 종래의 비트라인 형성방법에서는 0.2㎛전후의 패턴을 갖는 비트라인을 형성하는 경우 실리콘질화막 내에 씸이 존재하게 되고, 이 경우 도 5에 나타낸 바와 같이, 후속 화학기계적연마 공정에서 씸이 홀(hole)의 형태로 드러나게 되며, 이어 후속 세정공정시 이 홀을 통해 화살표 방향으로 암모늄 세정액이 침투해 들어가서 금속계열인 비트라인을 식각 및 소실시킴으로써, 도 6에 나타낸 바와 같이 비트라인의 단선을 유발시킨다. 이는 소자의 동작을 불가능하게 하는 큰 문제점으로 작용한다.
이러한 문제점을 극복하기 위해 PECVD 공정 대신 노형 저압화학기상증착(furnace type Low Pressure CVD) 공정을 이용하여 실리콘 질화막을 증착할 경우 스텝 커버리지 특성은 양호하여 씸은 발생하지 않으나, 공정온도가 매우 높고, 공정시간도 4~6시간으로 매우 길어, 하부의 비트라인에 악영향을 미칠 수 있다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 비트라인 하드마스크용 실리콘질화막을 형성함에 있어서의 스탭 커버리지 특성을 개선함과 아울러 비트라인의 단선을 방지하는 반도체 소자의 비트라인 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 비트라인 형성방법은, 비트라인 콘택패턴을 포함한 하지층의 전면 상에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막 상에 비트라인용 전도성 재료를 형성하는 단계; 상기 비트라인용 전도성 재료 상에 하드마스크용 실리콘질화막을 증착하는 단계; 상기 하드마스크용 실리콘질화막을 패터닝하는 단계; 및 상기 패터닝된 하드마스크용 실리콘질화막을 이용해서 비트라인용 전도성 재료를 패터닝하는 단계;를 포함하는 반도체 소자의 비트라인 형성 방법에 있어서, 상기 하드마스크용 실리콘질화막은 증착온도를 600∼800℃로 하고, 증착압력을 1∼500torr로 하며, 반응가스로서 SiH4와 NH3 또는 SiH2Cl2와 NH3를 사용하는 조건 하에서의 단일 챔버형 저압화학기상증착 공정을 이용하여 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 7은 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위한 단면도이다.
먼저, 도 7에 나타낸 바와 같이, 패터닝이 완료된 워드라인을 포함한 소정의 하지층(100)상에 PECVD 공정을 이용하여 제1실리콘질화막(102)을 형성한 후, 상기 제1실리콘질화막(102)의 상부에 산화막(104)을 소정의 두께로 증착한다.
그 다음, 산화막(104)의 상부에 포토레지스트(미도시)를 도포한 후, 포토 공정을 진행하여 비트라인 콘택패턴 영역을 정의하고, 식각공정을 진행하여 비트라인 콘택패턴 영역의 산화막(104) 및 제1실리콘질화막(102)을 식각하여 비트라인 콘택패턴을 형성한다. 상기 포토레지스트(미도시)는 비트라인 패턴 형성 후 제거된다.
그 다음, 상기 비트라인 콘택패턴의 전면에 Ti 또는 TiN의 재료를 증착하여 베리어 금속막(106)을 형성하고, 이어서, 상기 베리어 금속막(106)의 상부에 비트라인용 전도성 재료로서 전기저항이 낮은 재료를 증착한다. 이 때, 비트라인용 전도성 재료로서는 금속 또는 금속실리사이드로 형성할 수 있으며, 또한, 금속과 금속실리사이드의 재료를 적층한 이중층으로 형성할 수 있다.
그 다음, 비트라인용 전도성 재료 상에 제2실리콘질화막(110)을 500~3000Å의 두께로 증착한 후, 상기 제2실리콘질화막(110)을 비트라인의 형태로 패터닝한다. 그런다음, 상기 패터닝된 제2실리콘질화막(110)을 이용해서 그 아래의 비트라인용 전도성 재료를 패터닝하여 본 발명에 따른 비트라인(108)을 형성한다.
여기서, 본 발명은 상기 제2실리콘질화막(110)의 증착을 단일 챔버내에서 다수의 웨이퍼를 일괄적으로 처리하는 매엽식을 채용하여 진행한다. 다시말해, 본 발명은 상기 제2실리콘질화막(110)의 증착을 스텝 커버리지가 90% 이상이 되는 특성을 갖는 단일 챔버형 SLPCVD 공정을 이용하여 진행한다. 여기서, 상기 단일 챔버형 SLPCVD 공정의 진행시, 증착온도는 600~800℃로 하고, 증착압력은 1~500torr로 하며, 반응가스로는 SiH4와 NH3 또는 SiH2Cl2와 NH3를 사용하는 분위기로 진행한다. 이 때, 상기 SiH4와 NH3의 유량비 또는 SiH2Cl2와 NH3의 유량비는 1:10∼1:1000의 범위로 조절함이 바람직하다.
도 8은 도 7에 있어 실리콘질화막 형성 후의 0.1㎛급 DRAM 소자의 비트라인을 나타낸 이차전자현미경 사진이고, 도 8은 도 7에 있어 후속 세정공정 후의 0.1㎛급 DRAM 소자의 비트라인을 나타낸 이차전자현미경 사진이다.
본 발명에 따라 SLPCVD 공정을 이용한 제2실리콘질화막(110)을 0.1㎛급 DRAM 소자의 비트라인 하드마스크 공정에 적용한 결과, 도 8에 나타낸 바와 같이, 제2실리콘질화막(110)내에 씸이 발생되지 않고, 후속 세정공정 후, 도 9에 나타낸 바와 같이, 비트라인의 단선 및 소실이 발생되지 않음을 확인할 수 있었다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서와 같이, 본 발명은 비트라인의 상부에 SLPCVD 공정에 의해 하드마스크용 실리콘 질화막을 형성하여 스탭 커버리지 특성을 개선함과 아울러 증착된 실리콘 질화막내에 씸이 발생되지 않도록 함으로써, 후속되는 세정공정에서 암모늄 계열의 세정액의 침투로 인한 비트라인의 단선을 방지할 수 있으며, 이로 인해 이물질을 제거하기 위한 암모늄 계열의 세정액을 사용하여 안정된 소자의 수율을 확보할 수 있는 효과가 있다.
또한, 본 발명은 매엽식 챔버내에서 비트라인 형성공정을 진행함으로써, 하드마스크용 실리콘질화막이 기판의 배면에 형성되는 것을 방지할 수 있는 다른 효과가 있다.
도 1 내지 도 3는 종래 기술에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위한 단면도.
도 4는 도 2에 있어 씸의 발생을 나타낸 이차전자현미경 사진.
도 5은 종래 기술에 따른 비트라인의 식각 현상을 설명하기 위한 단면도.
도 6는 종래 기술에 따라 씸이 발생하는 경우 비트라인의 단선을 나타낸 이차전자현미경 사진.
도 7는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위한 단면도.
도 8은 도 7에 있어 실리콘질화막 형성 후의 비트라인을 나타낸 이차전자현미경 사진.
도 9은 도 7에 있어 후속 세정공정 후의 비트라인을 나타낸 이차전자현미경사진.
*도면의 주요부분에 대한 부호설명
100: 하지층 102: 제1실리콘질화막
104: 산화막 106: 베리어 금속막
108: 비트라인 110: 제2실리콘질화막
Claims (5)
- 비트라인 콘택패턴을 포함한 하지층의 전면 상에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막 상에 비트라인용 전도성 재료를 형성하는 단계; 상기 비트라인용 전도성 재료 상에 하드마스크용 실리콘질화막을 증착하는 단계; 상기 하드마스크용 실리콘질화막을 패터닝하는 단계; 및 상기 패터닝된 하드마스크용 실리콘질화막을 이용해서 비트라인용 전도성 재료를 패터닝하는 단계;를 포함하는 반도체 소자의 비트라인 형성 방법에 있어서,상기 하드마스크용 실리콘질화막은 증착온도를 600∼800℃로 하고, 증착압력을 1∼500torr로 하며, 반응가스로서 SiH4와 NH3 또는 SiH2Cl2와 NH3를 사용하는 조건 하에서의 단일 챔버형 저압화학기상증착 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1 항에 있어서,상기 베리어 금속막은 Ti 또는 TiN 재료로 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1 항에 있어서,상기 비트라인은 금속 또는 금속실리사이드 계열의 재료 또는 상기 금속 및 상기 금속실리사이드 계열의 재료에 의한 이중층으로 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 SiH4 또는 SiH2Cl2와 NH3의 유량비는 1:10∼1:1000의 범위로 조절하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
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