KR100507625B1

KR100507625B1 - 크림 솔더를 이용한 표면실장형 전기장치 및 그 제조방법

Info

Publication number: KR100507625B1
Application number: KR10-2003-0004115A
Authority: KR
Inventors: 이종환; 고창모; 한준구; 이안나; 김주담; 최수안; 이종호
Original assignee: 엘에스전선 주식회사
Priority date: 2003-01-21
Filing date: 2003-01-21
Publication date: 2005-08-10
Also published as: KR20040067133A

Abstract

인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 크림 솔더를 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 전기장치는 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자, 제1 측면으로부터 제2 측면을 향하도록 제1 표면에 형성되는 제1 전극, 제1 전극과 서로 이격되도록 제1 표면에 형성되는 제1 부가전극, 제2 측면으로부터 제1 측면을 향하도록 제2 표면에 형성되는 제2 전극, 제2 전극과 서로 이격되도록 제2 표면에 형성되는 제2 부가전극, 제1 측면과 함께 제1 전극 및 제2 부가전극의 적어도 일부를 감싸도록 형성되는 제1 크림 솔더, 및 제2 측면과 함께 제2 전극 및 제1 부가전극의 적어도 일부를 감싸도록 형성되는 제2 크림 솔더를 포함한다.

Description

크림 솔더를 이용한 표면실장형 전기장치 및 그 제조방법{SURFACE MOUNTABLE ELECTRIC DEVICE USING CREAM SOLDER AND METHOD OF MANUFACTURING THE SAME}

본 발명은 표면실장형 전기장치에 관한 것으로서, 더욱 상세하게는 인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 크림 솔더를 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 전기장치에 관한 것이다.

일반적으로, 결정성 고분자 수지와 전도성 물질의 혼합물로 이루어진 이른바 정온도계수(Positive Temperature Coefficient; PTC) 물질은 그 응용범위가 매우 넓다. PTC 물질은 상온과 같은 낮은 온도에서는 저항이 낮아 전류를 통과시키지만, 주위 온도가 상승하거나 과전류로 인해 물질의 온도가 상승하게 되면 저항이 10³~10⁴배 이상으로 증가되어 전류를 차단하는 기능을 갖는다.

이러한 PTC 물질은 금속전극과 연결되어 다양한 형태의 전기장치로 응용될 수 있으며, 주로 전기 회로에서 과전류 차단 및 회로 보호용으로 사용된다. 이러한 PTC 장치는 주로 인쇄회로기판(Printed Circuit Board; PCB) 위에 장착되는데, PCB 기판의 부품들에 의해 형상의 제약을 많이 받게 된다. 최근에는 회로 디자인이 고집적화되면서 기판 실장형 부품의 경박단소화에 대한 요구가 증대되고 있다. 이에 부응하기 위해 지금까지 PTC 장치에 대한 많은 기술이 제시되어 왔다.

PTC 장치에 관련된 제조 기술로는, 예로 들면, 미국특허 제5,699,607호, 제5,831,510호, 제5,852,397호, 제5,864,281호, 제5,884,391호, 제5,900,800호, 제5,907,272호, 제6,020,808호, 제6,023,403호, 제6,124,781호, 제6,157,289호, 제6,172,591호, 제6,188,308호, 제6,211,771호, 제6,223,423호, 제6,242,997호, 제6,292,088호, 제6,297,722호, 제6,348,851호, 제6,377,467호, 제6,380,839호 등이 있다.

이러한 제조 공정 기술들은 대부분 인쇄회로기판가공 기술을 바탕으로 하고 있으며, PTC 특성을 가지는 기본소자의 상하부 전극을 연결하는 방식에 따라서 서로 구별된다. 위에 열거된 목록 중 대표적인 몇 특허에 대하여 설명하면 다음과 같다.

먼저, 미국특허 제5,831,510호와 제5,852,397호는 PTC 물질의 양면에 금속박이 접착된 판상 형태의 PTC 소자에 구멍(Hole)을 뚫고 구멍 내부를 포함한 PTC 소자의 전체표면에 동도금을 하여 상하 전극을 연결시킨 후, 구멍 근처에서 전극을 에칭하여 양극으로 분리하도록 구성된다. 이 공정은 인쇄회로기판분야의 일반적인 기판제조공정을 차용한 것이다.

미국특허 제5,884,391호는 PTC 소자 시트에 구멍 대신 긴 슬릿을 형성하고, 이 슬릿의 단면을 포함한 시트의 전체표면에 동도금을 하여 상하 전극을 연결시키도록 구성된다. 또한, 동도금된 상하 전극이 에칭으로 양극이 분리되고, 솔더 저항체(Solder resist)가 도포된 후, 양단면이 솔더도금(Solder plating)으로 둘러싼 형태를 가진다.

미국특허 제5,699,607호와 제5,900,800호는 PTC 시트에 긴 슬릿을 내고, 이 슬릿 단면을 포함한 시트의 전면표면에 솔더도금을 도포한 후, 상하부 일부분에 갭(gap)을 주어 전극면이 드러나게 하고, 양단면을 둘러싸도록 동도금을 한다. 이 방법은 전극을 에칭하지 않고 먼저 도포된 솔더도금의 일부를 제거하여 그 위에 도금된 동이 전극에 접촉할 수 있게 하였다.

이와 같은 종래의 다양한 PTC 장치 중 한 예가 도 1에 도시되어 있다. 도 1에 도시된 예는 특히 미국특허 제5,831,510호와 제5,852,397호에 제시된 것과 유사한 형태이다.

도 1을 참조하면, 종래의 PTC 장치(1)는 박판 저항 성분(2)의 상하 표면에 각각 전극(3)을 형성하고, 상하 표면의 전극(3)을 연결하는 도금층(4)을 형성한 후, 전극(3)과 도금층(4)의 일부를 제거하여 비전도성 갭(5)을 형성하고, 비전도성 갭(5) 및 도금층(4)의 표면 일부에 절연물(6)을 코팅하고, 절연물(6)이 코팅하지 않은 영역에 추가적인 도금층(7)을 형성하도록 구성되어 있다.

상술한 바와 같은 표면실장형 PTC 장치는 공통적으로 넓은 시트에 슬릿 또는 구멍을 형성하여 상하 전극이 연결될 수 있는 공간을 만들어주며, 이 공간을 통해 도금층을 형성하여 상하 전극을 전기적으로 연결한다. 또한, 상하 전극의 일부분을 에칭 등의 공정을 통하여 분리함으로써 상부와 하부전극을 두 영역으로 분리하여 상부 및 하부에 양전극을 각각 형성한다. 그 후 소자의 양측에 마지막으로 솔더 도금층을 형성하여 상하부 전극을 각각 연결함으로써 표면실장형 전기장치를 완성한다.

이때, 종래의 PTC 장치는 상하 전극을 연결하기 위하여 PTC 시트에 구멍을 형성하여 구멍의 내부를 포함한 시트의 전면에 동도금을 하거나, PTC 시트에 긴 슬릿을 형성한 후 이 슬릿의 단면을 포함한 시트의 전면에 동도금을 하는 방법을 주로 이용하였다. 이 두 경우는 모두 시트의 전면에 동도금을 하는 과정을 공통적으로 포함하는데, 실질적으로 도금공정은 적절한 도금액의 선정과 도금시간 등 그 공정 자체의 변수가 매우 많고, 도금이 완료된 후에 제대로 도금이 이루어졌는지를 확인할 수 있는 방법이 명확하지 않다. 따라서, 종래에는 도금을 위해 과다한 재료를 사용하거나 많은 시간을 도금공정에 투여함으로써 도금공정의 불확실성을 제거하려 하였으며, 이는 제조원가의 상승, 제품 크기의 불필요한 증가, 공정의 지연 등의 문제를 야기하는 원인이 되었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 저항소자시트에 긴 슬릿을 내고 저항소자시트의 상하 전극을 연결하는 방법으로서 까다로운 도금공정 대신 크림 솔더를 사용함으로써 제조공정을 용이하게 하고 제품의 신뢰도를 높일 수 있는 크림 솔더를 이용한 표면실장형 전기장치를 제공하는데 그 목적이 있다.

본 발명의 또 다른 목적은 상술한 크림 솔더를 이용한 표면실장형 전기장치를 제조하는 방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 크림 솔더를 이용한 표면실장형 전기장치는 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자; 상기 제1 측면으로부터 상기 제2 측면을 향하도록 상기 제1 표면에 형성되는 제1 전극; 상기 제1 전극과 서로 이격되도록 상기 제1 표면에 형성되는 제1 부가전극; 상기 제2 측면으로부터 상기 제1 측면을 향하도록 상기 제2 표면에 형성되는 제2 전극; 상기 제2 전극과 서로 이격되도록 상기 제2 표면에 형성되는 제2 부가전극; 상기 제1 측면과 함께 상기 제1 전극 및 상기 제2 부가전극의 적어도 일부를 감싸도록 형성되는 제1 크림 솔더; 및 상기 제2 측면과 함께 상기 제2 전극 및 상기 제1 부가전극의 적어도 일부를 감싸도록 형성되는 제2 크림 솔더를 포함한다.

바람직하게, 상기 제1 전극 및 상기 제1 부가전극은 상기 제1 표면에 하나의 전도층으로 형성된 후 비전도성 갭을 형성함에 의해 서로 전기적으로 분리되고, 상기 제2 전극 및 상기 제2 부가전극은 상기 제2 표면에 하나의 전도층으로 형성된 후 비전도성 갭을 형성함에 의해 서로 전기적으로 분리된다.

또한, 상기 비전도성 갭 및 상기 제1 및 제2 전극의 일부는 각각 제1 및 제2 절연층으로 도포되는 것이 바람직하다.

또한, 상기 제1 및 제2 크림 솔더는 상기 제1 및 제2 절연층이 위치하지 않은 영역에만 형성될 수 있다.

바람직하게, 상기 박판 저항 소자는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체이다.

본 발명의 또 다른 측면에 따르면, (a) 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자를 준비하는 단계; (b) 상기 제1 표면에 서로 전기적으로 분리된 제1 전극 및 제1 부가전극을 형성하고, 상기 제2 표면에 서로 전기적으로 분리된 제2 전극 및 제2 부가전극을 형성하는 단계; 및 (c) 상기 제1 측면을 감싸면서 상기 제1 전극 및 상기 제2 부가전극을 적어도 부분적으로 연결하는 제1 크림 솔더 및 상기 제2 측면을 감싸면서 상기 제2 전극 및 상기 제1 부가전극을 적어도 부분적으로 연결하는 제2 크림 솔더를 형성하는 단계를 포함하는 크림 솔더를 이용한 표면실장형 전기장치의 제조방법이 제공된다.

바람직하게, 상기 (b)단계는 상기 제1 표면에 제1 전도층을 형성하고 상기 제2 표면에 제2 전도층을 형성하는 단계; 및 상기 제1 전도층 및 상기 제2 전도층에 각각 비전도성 갭을 형성하여 상기 제1 전도층을 상기 제1 전극 및 상기 제1 부가전극으로 및 상기 제2 전도층을 상기 제2 전극 및 상기 제2 부가전극으로 전기적으로 분리하는 단계를 포함한다.

또한, 상기 (b)단계 이후에 상기 제1 전도층에 형성된 비전도성 갭 및 상기 제1 전극의 적어도 일부를 덮도록 제1 절연층을 형성하고 상기 제2 전도층에 형성된 비전도성 갭 및 상기 제2 전극의 적어도 일부를 덮도록 제2 절연층을 형성하는 단계를 더 포함할 수 있다.

또한, 상기 (c)단계에서 상기 제1 및 제2 크림 솔더는 상기 제1 및 제2 절연층이 위치하지 않은 영역에만 형성되는 것이 바람직하다.

본 발명의 또 다른 측면에 따르면, (a) 제1 및 제2 표면을 구비하고, 상기 제1 표면에는 제1 전도층이 형성되고 상기 제2 표면에는 제2 전도층이 형성된 박판 저항 시트를 준비하는 단계; (b) 상기 박판 저항 시트에 다수의 슬릿을 일정한 간격으로 형성하여 상기 각 슬릿 사이의 영역에 제1 및 제2 측면을 형성하는 단계; (c) 상기 각 슬릿 사이의 영역에서 상기 제1 및 제2 전도층에 비전도성 갭을 형성하여 상기 제1 표면상에 서로 전기적으로 분리된 제1 전극과 제1 부가전극을 형성하고 상기 제2 표면상에 서로 전기적으로 분리된 제2 전극 및 제2 부가전극을 형성하는 단계; 및 (d) 상기 제1 측면을 감싸면서 상기 제1 전극 및 상기 제2 부가전극을 적어도 부분적으로 연결하는 제1 크림 솔더 및 상기 제2 측면을 감싸면서 상기 제2 전극 및 상기 제1 부가전극을 적어도 부분적으로 연결하는 제2 크림 솔더를 형성하는 단계를 포함하는 크림 솔더를 이용한 표면실장형 전기장치의 제조방법이 제공된다.

이때, 상기 비전도성 갭은 상기 제1 전도층에서 상기 제2 측면에 인접한 곳에 형성되고, 상기 제2 전도층에서 상기 제 1측면에 인접한 곳에 형성되는 것이 바람직하다.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명에 따른 표면실장형 전기장치의 구성을 보여주는 도면이다. 도 2를 참조하면, 본 발명의 표면실장형 전기장치는 소정 폭을 갖는 박판 형태의 박판 저항 소자(10)를 구비하고, 박판 저항 소자(10)는 서로 마주보는 제1 및 제2 표면(12, 14)과 상기 제1 및 제2 표면(12, 14)에 연결되는 제1 및 제2 측면(16, 18)을 갖는다. 도면에서, 박판 저항 소자(10)의 제1 표면(12)은 상부 표면, 제2 표면(14)은 하부 표면으로 나타나 있으며, 제1 측면(16)은 좌측면을, 제2 측면(18)은 우측면을 나타내는 것으로 도시되어 있다.

박판 저항 성분(10)은 바람직하게는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 가진다. 또한 바람직하게, 이러한 박판 저항 소자(10)는 결정성 고분자 수지와 전도성 물질의 혼합물로 구성된 전도성 중합체로 이루어진다. 전도성 물질로는 카본 블랙, 금속 입자 또는 금속 파우더 등이 사용 가능하다.

박판 저항 소자(10)의 제1 표면(12) 위에는 제1 전극(20)이 형성된다. 제1 전극(20)은 박판 저항 소자(10)의 제1 측면(16)으로부터 제2 측면(18)을 향해서 소정 거리만큼 연장된다.

제1 표면(12) 위에는 또한 제1 부가전극(22)이 형성된다. 제1 부가전극(22)은 제2 측면(18)측에 형성되며, 제1 전극(20)보다는 짧은 길이를 갖는 것이 바람직하다. 제1 전극(20)과 제1 부가전극(22)은 비전도성 갭(24)에 의해서 전기적으로 분리된다.

박판 저항 소자(10)의 제2 표면(14) 위에는 제2 전극(30)이 형성된다. 제2 전극(30)은 박판 저항 소자(10)의 제2 측면(18)으로부터 제1 측면(16)을 향해서 소정 거리만큼 연장된다.

제2 표면(14) 위에는 또한 제2 부가전극(32)이 형성된다. 제2 부가전극(32)은 제1 측면(16)측에 형성되며, 제2 전극(30)보다는 짧은 길이를 갖는 것이 바람직하다. 제2 전극(30)과 제2 부가전극(32)은 비전도성 갭(34)에 의해서 전기적으로 분리된다.

이때, 제1 표면(12)의 제1 전극(20)과 제2 표면(14)의 제2 부가전극(32)은 제1 크림 솔더(50)에 의해서 전기적으로 연결된다. 제1 크림 솔더(50)는 박판 저항 소자(10)의 제1 측면(16)을 감싸면서 제1 전극(20)과 제2 부가전극(32)을 적어도 부분적으로 감싸 서로 전기적으로 연결하게 된다. 이러한 제1 크림 솔더(50)는 인쇄회로기판의 표면에 형성된 입력단자(60)에 접촉하게 된다.

또한, 제1 표면(12)의 제1 부가전극(22)과 제2 표면(14)의 제2 전극(30)은 제2 크림 솔더(55)에 의해서 전기적으로 연결된다. 제2 크림 솔더(55)는 박판 저항 소자(10)의 제2 측면(18)을 감싸면서 제1 부가전극(22)과 제2 전극(30)을 적어도 부분적으로 감싸 서로 전기적으로 연결하게 된다. 이러한 제2 크림 솔더(55)는 인쇄회로기판의 표면에 형성된 출력단자(65)에 접촉하게 된다.

이때, 상술한 전기장치에는 제1 전극(20)과 제1 부가전극(22) 및 제2 전극(30)과 제2 부가전극(32)의 통전을 방지하기 위해서 제1 및 제2 절연층(40, 45)을 부가적으로 형성할 수 있다.

제1 절연층(40)은 제1 전극(20)의 일부 및 제1 비전도성 갭(24)에 도포된다. 이때, 제1 절연층(40)은 제1 측면(16)과 인접한 위치에는 도포되지 않는다. 따라서, 제1 전극(20)은 제1 측면(16)과 인접한 부위에서 외부로 노출된다. 제1 비전도성 갭(24)에 도포된 절연체는 제1 전극(20)과 제1 부가전극(22)을 전기적으로 분리시킨다. 제1 절연층(40)은 또한 제1 부가전극(22)을 일부를 덮도록 코팅될 수도 있다.

제2 절연층(45)은 제2 전극(30)의 일부 및 제2 비전도성 갭(34)에 도포된다. 이때, 제2 절연층(45)은 제2 측면(18)과 인접한 위치에는 도포되지 않는다. 따라서, 제2 전극(30)은 제2 측면(18)과 인접한 부위에서 외부로 노출된다. 제2 비전도성 갭(34)에 도포된 절연체는 제2 전극(30)과 제2 부가전극(32)을 전기적으로 분리시킨다. 제2 절연층(45)은 또한 제2 부가전극(32)의 일부를 덮도록 코팅될 수도 있다.

이때, 제1 및 제2 절연층(40, 45)은 제1 및 제2 크림 솔더(50, 55)와는 서로 겹치지 않는 것이 바람직하며, 이를 위해서 제1 및 제2 절연층(40, 45)을 먼저 도포한 후, 제1 및 제2 절연층(40, 45)이 도포되지 않은 영역에 제1 및 제2 크림 솔더(50, 55)를 형성하도록 하는 것이 바람직하다.

이와 같이 구성된 본 발명의 표면실장형 전기장치는 전극을 서로 연결하기 위한 솔더링 공정을 크림 솔더를 사용하여 수행하기 때문에, 종래의 동도금에 비해 작업이 매우 용이해지며 전극 사이의 전기적 연결이 보다 안정적이어서 제품의 신뢰도를 높일 수 있게 된다.

다음은 상술한 구성을 갖는 본 발명에 따른 표면실장형 전기장치를 제조하는 방법을 살펴본다.

본 발명에 따른 전기장치를 만들기 위해서는 먼저, 도 3에 도시된 것과 같은 폭이 넓은 박판 저항 시트(100)를 준비한다. 박판 저항 시트(100)에는 제1 및 제2 전도층(120, 130; 도 5 참조)이 형성되는데, 제1 전도층(120)은 박판 저항 시트(100)의 제1 표면(12)에 형성되고, 제2 전도층(130)은 박판 저항 시트(100)의 제2 표면(14)에 형성된다.

박판 저항 시트(100)는 바람직하게는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 가지며, 결정성 고분자 수지와 전도성 물질의 혼합물로 구성된 전도성 중합체로 이루어진다. 전도성 물질로는 카본 블랙, 금속 입자 또는 금속 파우더 등이 사용 가능하다.

다음으로, 도 4에 도시된 것처럼, 박판 저항 시트(100)에는 다수의 슬릿(102)을 일정한 간격을 두고 형성한다. 다수의 슬릿(102)은 박판 저항 시트(100)를 거의 가로지르도록 형성되는데, 박판 저항 시트(100)를 완전히 가로지르지는 않으며, 도면에 도시된 것처럼 박판 저항 시트(100)의 양단부에 약간씩의 여분을 남겨두는 것이 바람직하다.

이와 같이 다수의 슬릿(102)에 의해 나뉘어진 각각의 영역은 도 5에 도시된 것과 같은 단면을 갖게 되는데, 이러한 단면을 가진 형태를 이후에서는 박판 저항 소자(10)라 부른다. 물론, 여기에서는 박판 저항 시트(100)에 다수의 슬릿(102)을 형성하여 각 박판 저항 소자를 얻는 것으로 도시하고 설명하였지만, 경우에 따라 애초에 도 5의 단면 형태를 갖는 박판 저항 소자를 준비한 상태에서 이후의 과정을 수행하는 것도 가능하며, 이 또한 본 발명의 범주에 속하는 것으로 이해하여야 한다.

다시 도 5를 참조하면, 상술한 과정을 거쳐 형성된 박판 저항 소자(10)는 제1 및 제2 측면(16, 18)을 갖게 된다. 제1 및 제2 측면(16, 18)은 각각 제1 및 제2 표면(12, 14)을 연결하는 형태가 된다.

다음으로, 도 6에 도시된 것처럼, 박판 저항 소자(10)의 제1 및 제2 표면(12, 14)에 형성된 제1 및 제2 전도층(120, 130)에 제1 및 제2 비전도성 갭(24, 34)을 형성한다. 비전도성 갭(24, 34)은 제1 전도층(120)을 전기적으로 단절된 제1 전극(20) 및 제1 부가전극(22)으로 분리시키며, 제2 전도층(130)을 전기적으로 단절된 제2 전극(30) 및 제2 부가전극(32)으로 분리시킨다. 이때, 제1 비전도성 갭(24)은 제2 측면(18)에 가까운 위치에 형성되어, 제1 측면(16)으로부터 연장되는 제1 전극(20)이 제1 부가전극(22)보다 상대적으로 긴 길이를 갖고, 또한 제2 비전도성 갭(34)은 제1 측면(16)에 가까운 위치에 형성되어 제2 측면(18)으로부터 연장되는 제2 전극(30)이 제2 부가전극(32)보다 상대적으로 긴 길이를 갖는 것이 바람직하다.

다음으로, 도 7에 도시된 것처럼, 박판 저항 소자(10)의 제1 및 제2 표면(12, 14)에는 제1 및 제2 절연층(40, 45)을 형성한다. 제1 절연층(40)은 제1 비전도성 갭(24)을 완전히 채우며, 제1 전극(20)의 일부분을 덮도록 도포된다. 또한, 제2 절연층(45)은 제2 비전도성 갭(34)을 완전히 채우며, 제2 전극(30)의 일부분을 덮도록 도포된다. 이때, 제1 절연층(40)은 제1 부가전극(22)의 일부를 덮을 수 있으나, 제1 전극(20)과 제1 부가전극(22)은 적어도 일부분이 외부로 노출되어야 한다. 마찬가지로, 제2 절연층(45)은 제2 부가전극(32)의 일부를 덮을 수 있으나, 제2 전극(30)과 제2 부가전극(32)은 적어도 일부분이 외부로 노출되어야 한다.

다음으로, 도 8에 도시된 것처럼, 박판 저항 소자(10)에는 제1 및 제2 크림 솔더(50, 55)가 형성된다. 제1 크림 솔더(50)는 박판 저항 소자(10)의 제1 측면(16)을 감싸면서, 제1 전극(20)과 제2 부가전극(32)의 적어도 일부분을 감싸도록 형성되어 제1 전극(20)과 제2 부가전극(32)을 전기적으로 연결한다. 또한, 제2 크림 솔더(55)는 박판 저항 소자(10)의 제2 측면(18)을 감싸면서, 제2 전극(30)과 제1 부가전극(22)의 적어도 일부분을 감싸도록 형성되어 제2 전극(30)과 제1 부가전극(22)을 전기적으로 연결한다.

이러한 과정을 통해 본 발명에 따른 표면실장형 전기장치는 완성된다. 이와 같이 완성된 본 발명의 표면실장형 전기장치는 인쇄회로기판의 표면에 실장되며, 제1 크림 솔더(50)와 제2 크림 솔더(55)는 인쇄회로기판에 형성된 입력단자 및 출력단자에 각각 설치된다. 물론, 제1 크림 솔더(50)와 제2 크림 솔더(55)가 각각 입력용 또는 출력용으로 한정된 역할을 수행하는 것은 아니며, 제1 및 제2 크림 솔더(50, 55)는 어느 쪽도 입력단자 또는 출력단자에 설치될 수 있다. 다만, 제1 및 제2 크림 솔더(50, 55) 중 어느 한 쪽이 입력단자에 설치될 경우, 다른 한 쪽은 출력단자에 설치되어야 함은 물론이다.

또한, 상술한 설명, 특히 도 7에 관련한 설명에서는 비전도성 갭(24, 34) 및 제1 및 제2 전극(20, 30)의 일부를 덮는 제1 및 제2 절연층(40, 45)이 도포되는 것으로 설명되었으나, 이는 필수적인 것은 아니며, 제1 전극(20)과 제1 부가전극(22) 및 제2 전극(30)과 제2 부가전극(32)의 전기적인 단절을 확실히 보장할 수 있다면 제1 및 제2 절연층(40, 45)을 도포하지 않을 수도 있다. 물론, 이 또한 본 발명의 기술적 범주에 포함되는 것으로 이해하여야 한다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

이와 같이 구성된 본 발명에 따른 크림 솔더를 이용한 표면실장형 전기장치는 종래의 동도금 대신 크림 솔더를 이용하여 각 전극을 연결하게 됨으로써, 도금 공정을 보다 손쉽게 수행할 수 있으며, 전극간 전기적 연결을 보다 안정적으로 보장하여 제품의 신뢰도를 높일 수 있다는 장점이 있다.

본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.

도 1은 종래 기술에 따른 표면실장형 전기장치를 도시하는 단면도.

도 2는 본 발명에 따른 크림 솔더를 이용한 표면실장형 전기장치를 도시하는 단면도.

도 3 내지 도 8은 본 발명에 따른 표면실장형 전기장치를 제조하는 과정을 보여주는 도면.

<도면 주요 부분에 대한 부호의 설명>

10..박판 저항 소자 12..제1 표면 14..제2 표면

16..제1 측면 18..제2 측면 20..제1 전극

22..제1 부가전극 24..제1 비전도성 갭 30..제2 전극

32..제2 부가전극 34..제2 비전도성 갭 40..제1 절연층

45..제2 절연층 50..제1 크림 솔더 55..제2 크림 솔더

100..박판 저항 시트 102..슬릿 120..제1 전도층

130..제2 전도층

Claims

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(a) 제1 및 제2 표면을 구비하고, 상기 제1 표면에는 제1 전도층이 형성되고 상기 제2 표면에는 제2 전도층이 형성된 박판 저항 시트를 준비하는 단계;

(b) 상기 박판 저항 시트에 다수의 슬릿을 일정한 간격으로 형성하여 상기 각 슬릿 사이의 영역에 제1 및 제2 측면을 각각 형성하는 단계;

(c) 상기 각 슬릿 사이의 영역에서 상기 제1 및 제2 전도층에 비전도성 갭을 형성하여 상기 제1 표면상에 서로 전기적으로 분리된 제1 전극과 제1 부가전극을 형성하고 상기 제2 표면상에 서로 전기적으로 분리된 제2 전극 및 제2 부가전극을 형성하는 단계; 및

(d) 상기 제1 측면을 감싸면서 상기 제1 전극 및 상기 제2 부가전극을 적어도 부분적으로 연결하는 제1 크림 솔더 및 상기 제2 측면을 감싸면서 상기 제2 전극 및 상기 제1 부가전극을 적어도 부분적으로 연결하는 제2 크림 솔더를 형성하는 단계를 포함하는 크림 솔더를 이용한 표면실장형 전기장치의 제조방법.
제 11항에 있어서,

상기 비전도성 갭은 상기 제1 전도층에서 상기 제2 측면에 인접한 곳에 형성되고, 상기 제2 전도층에서 상기 제 1측면에 인접한 곳에 형성되는 것을 특징으로 하는 크림 솔더를 이용한 표면실장형 전기장치의 제조방법.
제 12항에 있어서, 상기 (c)단계 이후에,

상기 제1 전도층에 형성된 비전도성 갭 및 상기 제1 전극의 적어도 일부를 덮도록 제1 절연층을 형성하고 상기 제2 전도층에 형성된 비전도성 갭 및 상기 제2 전극의 적어도 일부를 덮도록 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 크림 솔더를 이용한 표면실장형 전기장치의 제조방법.
제 13항에 있어서, 상기 (d)단계에서,

상기 제1 및 제2 크림 솔더는 상기 제1 및 제2 절연층이 위치하지 않은 영역에만 형성되는 것을 특징으로 하는 크림 솔더를 이용한 표면실장형 전기장치의 제조방법.
제 11항 내지 제 14항 중 어느 한 항에 있어서,

상기 박판 저항 소자는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체인 것을 특징으로 하는 크림 솔더를 이용한 표면실장형 전기장치의 제조방법.