KR100495129B1 - 도선을 이용한 표면실장형 전기장치 제조방법 - Google Patents

도선을 이용한 표면실장형 전기장치 제조방법 Download PDF

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Abstract

인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 도선을 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 장치의 제조방법은 (a) 내부에 쌍으로 이루어진 다수의 도선이 일정 간격으로 삽입되고, 상기 도선쌍이 각각 제1 및 제2 표면으로 노출되는 박판 저항 시트를 준비하는 단계; (b) 상기 박판 저항 시트의 제1 및 제2 표면에 상기 도선쌍과 전기적으로 연결되도록 각각 제1 및 제2 전도층을 형성하는 단계; (c) 상기 도선쌍 사이의 소정 위치에서 상기 제1 및 제2 전도층의 일부를 제거하여 비전도성 갭을 형성하는 단계; (d) 상기 도선쌍이 각각의 도선으로 분리되는 방향으로 상기 박판 저항 시트를 절단하는 단계; 및 (e) 상기 박판 저항 시트를 상기 도선쌍과 수직한 방향으로 분할하여 다수의 전기장치를 만드는 단계를 포함한다.

Description

도선을 이용한 표면실장형 전기장치 제조방법{METHOD OF MANUFACTURING SURFACE MOUNTABLE ELECTRICAL DEVICE USING CONDUCTING WIRE}
본 발명은 표면실장형 전기장치의 제조방법에 관한 것으로서, 더욱 상세하게는 인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 도선을 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 장치의 제조방법에 관한 것이다.
일반적으로, 결정성 고분자 수지와 전도성 물질의 혼합물로 이루어진 이른바 정온도계수(Positive Temperature Coefficient; PTC) 물질은 그 응용범위가 매우 넓다. PTC 물질은 상온과 같은 낮은 온도에서는 저항이 낮아 전류를 통과시키지만, 주위 온도가 상승하거나 과전류로 인해 물질의 온도가 상승하게 되면 저항이 103~104배 이상으로 증가되어 전류를 차단하는 기능을 갖는다.
이러한 PTC 물질은 금속전극과 연결되어 다양한 형태의 전기장치로 응용될 수 있으며, 주로 전기 회로에서 과전류 차단 및 회로 보호용으로 사용된다. 이러한 PTC 장치는 주로 인쇄회로기판(Printed Circuit Board; PCB) 위에 장착되는데, PCB 기판의 부품들에 의해 형상의 제약을 많이 받게 된다. 최근에는 회로 디자인이 고집적화되면서 기판 실장형 부품의 경박단소화에 대한 요구가 증대되고 있다. 이에 부응하기 위해 지금까지 PTC 장치에 대한 많은 기술이 제시되어 왔다.
PTC 장치에 관련된 제조 기술로는, 예로 들면, 미국특허 제5,699,607호, 제5,831,510호, 제5,852,397호, 제5,864,281호, 제5,884,391호, 제5,900,800호, 제5,907,272호, 제6,020,808호, 제6,023,403호, 제6,124,781호, 제6,157,289호, 제6,172,591호, 제6,188,308호, 제6,211,771호, 제6,223,423호, 제6,242,997호, 제6,292,088호, 제6,297,722호, 제6,348,851호, 제6,377,467호, 제6,380,839호 등이 있다.
이러한 제조 공정 기술들은 대부분 인쇄회로기판가공 기술을 바탕으로 하고 있으며, PTC 특성을 가지는 기본소자의 상하부 전극을 연결하는 방식에 따라서 서로 구별된다. 위에 열거된 목록 중 대표적인 몇 특허에 대하여 설명하면 다음과 같다.
먼저, 미국특허 제5,831,510호와 제5,852,397호는 PTC 물질의 양면에 금속박이 접착된 판상 형태의 PTC 소자에 구멍(Hole)을 뚫고 구멍 내부를 포함한 PTC 소자의 전체표면에 동도금을 하여 상하 전극을 연결시킨 후, 구멍 근처에서 전극을 에칭하여 양극으로 분리하도록 구성된다. 이 공정은 인쇄회로기판분야의 일반적인 기판제조공정을 차용한 것이다.
미국특허 제5,884,391호는 PTC 소자 시트에 구멍 대신 긴 슬릿을 형성하고, 이 슬릿의 단면을 포함한 시트의 전체표면에 동도금을 하여 상하 전극을 연결시키도록 구성된다. 또한, 동도금된 상하 전극이 에칭으로 양극이 분리되고, 솔더 저항체(Solder resist)가 도포된 후, 양단면이 솔더도금(Solder plating)으로 둘러싼 형태를 가진다.
미국특허 제5,699,607호와 제5,900,800호는 PTC 시트에 긴 슬릿을 내고, 이 슬릿 단면을 포함한 시트의 전면표면에 솔더도금을 도포한 후, 상하부 일부분에 갭(gap)을 주어 전극면이 드러나게 하고, 양단면을 둘러싸도록 동도금을 한다. 이 방법은 전극을 에칭하지 않고 먼저 도포된 솔더도금의 일부를 제거하여 그 위에 도금된 동이 전극에 접촉할 수 있게 하였다.
이와 같은 종래의 다양한 PTC 장치 중 한 예가 도 1에 도시되어 있다. 도 1에 도시된 예는 특히 미국특허 제5,831,510호와 제5,852,397호에 제시된 것과 유사한 형태이다.
도 1을 참조하면, 종래의 PTC 장치(1)는 박판 저항 성분(2)의 상하 표면에 각각 전극(3)을 형성하고, 상하 표면의 전극(3)을 연결하는 도금층(4)을 형성한 후, 전극(3)과 도금층(4)의 일부를 제거하여 비전도성 갭(5)을 형성하고, 비전도성 갭(5) 및 도금층(4)의 표면 일부에 절연물(6)을 코팅하고, 절연물(6)이 코팅하지 않은 영역에 추가적인 도금층(7)을 형성하도록 구성되어 있다.
상술한 바와 같은 표면실장형 PTC 장치는 공통적으로 넓은 시트에 슬릿 또는 구멍을 형성하여, 이 슬릿 또는 구멍을 통해 전도층을 형성하여 상하 전극을 연결한다는 공통점을 가지고 있다. 즉, 지금까지 상하전극을 연결하기 위해 슬릿 또는 구멍을 형성하는 것은 필수적인 것으로 여겨졌으며, 어느 누구도 다른 대안을 제시하지는 못하는 실정이다. 그러나, 종래의 기술은 시트 내에 미세한 구멍 또는 슬릿을 형성하고 그 구멍 또는 슬릿에 전도층을 형성하는 복잡한 공정으로 인해 제조시간 및 비용이 많이 든다는 단점이 있다. 또한, 이러한 공정은 매우 높은 기술력을 필요로 하며, 좁은 영역 내에 균일한 전도층을 형성하는 과정에서 불량발생률이 높다. 특히, 이와 같이 좁은 영역에 형성된 전도층은 PTC 장치의 설치과정에서 충격 또는 눌림 등에 의해 파손될 우려가 많다.
또한, PTC 장치의 PTC 조성물은 온도에 따라서 수축과 팽창을 반복하게 되는데, 이 과정에서 PTC 조성물에 형성된 매우 얇은 전도층, 특히 조성물의 측면을 감싸는 전도층이 손상을 입을 수 있다는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 도선을 이용해 상하 전극을 연결함으로서 외부의 충격이나 압력에 대해 구조적으로 보다 안정적인 표면실장형 전기장치의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 도선을 이용한 표면실장형 전기장치 제조방법은 (a) 내부에 쌍으로 이루어진 다수의 도선이 일정 간격으로 삽입되고, 상기 도선쌍이 각각 제1 및 제2 표면으로 노출되는 박판 저항 시트를 준비하는 단계; (b) 상기 박판 저항 시트의 제1 및 제2 표면에 상기 도선쌍과 전기적으로 연결되도록 각각 제1 및 제2 전도층을 형성하는 단계; (c) 상기 도선쌍 사이의 소정 위치에서 상기 제1 및 제2 전도층의 일부를 제거하여 비전도성 갭을 형성하는 단계; (d) 상기 도선쌍이 각각의 도선으로 분리되는 방향으로 상기 박판 저항 시트를 절단하는 단계; 및 (e) 상기 박판 저항 시트를 상기 도선쌍과 수직한 방향으로 분할하여 다수의 전기장치를 만드는 단계를 포함한다.
바람직하게, 상기 박판 저항 시트는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체이고, 상기 도선은 각각 탄성 물질 및 상기 탄성 물질의 외부에 코팅된 전도성 금속을 포함하여 이루어진다.
또한, 상기 (a)단계는 저항성 물질을 다수의 도선쌍과 함께 압착하여 박판 저항 시트를 만드는 단계; 및 상기 박판 저항 시트의 제1 및 제2 표면을 연마하여 상기 도선쌍을 노출시키는 단계를 포함하는 것이 바람직하다.
또는 대안으로서, 상기 (a) 및 (b)단계에서 상기 도선쌍을 상기 박판 저항 시트에 삽입하는 공정과 상기 제1 및 제2 전도층을 상기 박판 저항 시트의 제1 및 제2 표면에 형성하는 공정은 롤 라미네이터(roll laminator)를 이용하여 동시에 수행될 수도 있다.
이때, 상기 (c)단계에서 상기 비전도성 갭은 상기 제1 전도층에서 하나의 도선쌍과 인접한 곳에 형성되고, 상기 제2 전도층에서는 이웃한 도선쌍과 인접한 곳에 형성되는 것이 또한 바람직하다.
이와 같은 표면실장형 전기장치 제조방법은 상기 (c)단계 이후에, 상기 비전도성 갭과 상기 제1 및 제2 전도층의 적어도 일부에 절연층을 도포하는 단계; 및
상기 절연층이 도포되지 않은 상기 제1 및 제2 전도층의 표면에 솔더층을 형성하는 단계를 더 포함할 수 있다.
상기 (c)단계에서 상기 제1 전도층은 상기 비전도성 갭에 의해 제1 전극 및 제2 전극으로 분리되고, 상기 제2 전도층은 상기 비전도성 갭에 의해 제2 전극 및 제2 부가전극으로 분리되는데, 상기 절연층은 상기 비전도성 갭과 상기 제1 및 제2 전극의 일부에만 도포되는 것이 또한 바람직하다.
본 발명의 또 다른 측면에 따르면, (a) 내부에 다수의 도선이 일정 간격으로 삽입되고, 상기 도선이 제1 및 제2 표면으로 노출되는 박판 저항 시트를 준비하는 단계; (b) 상기 박판 저항 시트의 제1 및 제2 표면에 상기 도선과 전기적으로 연결되도록 각각 제1 및 제2 전도층을 형성하는 단계; (c) 상기 도선 사이의 소정 위치에서 상기 제1 및 제2 전도층의 일부를 제거하여 비전도성 갭을 형성하는 단계; (d) 상기 각 도선의 노출부분이 분리되는 방향으로 상기 박판 저항 시트를 절단하는 단계; 및 (e) 상기 박판 저항 시트를 상기 도선과 수직한 방향으로 분할하여 다수의 전기장치를 만드는 단계를 포함하는 도선을 이용한 표면실장형 전기장치 제조방법이 제공된다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 표면실장형 전기장치 제조방법을 보여주는 도면이다.
본 발명에 따른 표면실장형 전기장치를 제조하기 위해서는 먼저, 도 2에 도시된 박판 저항 시트(20)를 준비한다. 박판 저항 시트(20)는 상부 표면(22)과 하부 표면(24)을 가지며, 내부에 다수의 도선(30)이 삽입되어 있다.
박판 저항 시트(20)는 바람직하게는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 가진다. 또한 바람직하게, 이러한 박판 저항 시트(20)는 결정성 고분자 수지와 전도성 물질의 혼합물로 구성된 전도성 중합체로 이루어진다. 전도성 물질로는 카본 블랙, 금속 입자 또는 금속 파우더 등이 사용 가능하다.
보다 바람직하게, 박판 저항 시트(20)에 사용되는 결정성 고분자 수지는 HDPE(High Density Polyethylene)을 기본 수지로 사용하며, HDPE에 전도성 물질로서 카본 블랙을 35% 혼합하고, 그 외에 산화방지제 및 과산화물 가교제를 각각 0.3% 및 0.2% 함유하여 제조된다. 물론, 박판 저항 시트(20)는 위의 예 외에도 다양하게 변형될 수 있다.
도선(30)은 박판 저항 시트(20) 내에 일정한 간격으로 배치되며, 일부가 제1 표면(22) 및 제2 표면(24)으로 노출된다. 본 실시예에서 도선(30)은 두 개가 한 조를 이루어 쌍으로 배치되며, 각 도선쌍(30)이 일정한 간격으로 배치된다. 도선쌍(30)의 간격은 실질적으로 완성되는 전기장치의 폭과 거의 동일하다. 쌍을 이루는 두 개의 도선은 서로 거의 인접하게 배치되며, 서로 접촉하는 것도 무방하다.
이와 같은 박판 저항 시트(20)를 만들기 위해서는 도 6에 도시된 롤 라미네이터(roll laminator, 200)를 사용할 수 있다. 즉, 저항성 물질과 도선을 함께 롤 라미네이터(200)로 압착함으로써 도선(30)이 삽입된 박판 저항 시트(20)를 만드는 것이다.
롤 라미네이터(200)를 통해 압착된 박판 저항 시트(20)는 그러나 도선(30)이 외부로 노출되지 않는 경우가 발생할 수 있다. 따라서 도 7에 도시된 것처럼, 압착된 박판 저항 시트(20)의 상하 표면(22, 24) 일부를 연마하여 제거하는 공정을 더 추가할 수 있다. 이러한 연마공정에서 박판 저항 시트(20)의 상하 표면(22, 24) 일부가 제거되며, 동시에 도선(30)은 확실하게 상하 표면(22, 24)으로 노출된다. 이는 도 8에 잘 도시되어 있다. 또한, 연마공정을 거치면 도선(30)의 노출면적이 더 넓어지므로 보다 확실한 전기적 연결을 보장할 수 있다.
상술한 공정을 통해 제조된 박판 저항 시트(20)에는 또한 전도층(40, 50)이 형성된다. 도면에서, 박판 저항 시트(20)의 제1 표면(22)에는 제1 전도층(40)이 형성되고, 제2 표면(24)에는 제2 전도층(50)이 형성되는 것으로 도시되었다.
제1 및 제2 전도층(40, 50)을 형성하기 위해서, 박판 저항 시트(20)와 각 전도층(40, 50)을 동시에 압착하는 공정을 수행할 수 있다. 즉, 도선(30)과 전도층(40, 50)을 각각 순차적으로 형성하는 것이다.
그러나, 대안으로서 도선(30)과 전도층(40, 50)을 동시에 형성하는 것도 가능하다. 이 대안은 도 9에 도시되어 있는데, 롤 라미네이터(200)를 이용하여 도선과 전도층을 저항성 물질과 함께 압착하게 된다. 이때, 롤 라미네이터(200)는 완성되는 박판 저항 시트(20)의 두께를 도선(30)보다 약간 작게 하는 것이 바람직하다. 롤 라미네이터(200)에 의한 압착과정에서, 도선(30)은 전도층(40, 50)과 밀착되어 서로 전기적으로 연결된다. 또한, 압착과정에서 전도층(40, 50)은 도선(30)에 약간 눌린 상태가 되며, 압착 전에 도선(30)과 전도층(40, 50) 사이에 존재하는 저항성 물질은 압착과정에서 도선(30) 주변으로 밀려나게 된다.
이 과정을 통해 제조된 박판 저항 시트(20)는 상하부의 전도층(40, 50)이 각 도선(30)에 의해 서로 전기적으로 연결된 상태가 된다.
상술한 과정을 통해 완성된 박판 저항 시트(20)는 도 2에 도시된 형태가 되며, 이 박판 저항 시트(20)에 적층된 제1 및 제2 전도층(40, 50)은 도 3에 도시된 것처럼 부분적으로 제거되어 제1 및 제2 비전도성 갭(46, 56)을 형성한다. 전도층(40, 50)의 일부를 제거하는 공정은 에칭 등의 방식으로 수행된다. 제1 및 제2 비전도성 갭(46, 56)은 도선(30)과 인접한 곳에 위치하는 것이 바람직하며, 서로 엇갈리는 위치에 있는 것이 또한 바람직하다. 도 3에서 제2 전도층(50)에 형성된 제2 비전도성 갭(56)은 하나의 도선쌍(30)과 인접한 곳에 형성되고, 제1 전도층(40)에 형성된 제1 비전도성 갭(46)은 이웃한 도선쌍(35)과 인접한 곳에 형성되는 것으로 도시되었다.
이와 같이 도선(30) 및 전도층(40, 50)이 형성된 박판 저항 시트(20)는 도 4에 도시된 것처럼 절단선(12)을 따라 다수의 스트립으로 절단된다. 이때, 절단선(12)은 도선쌍(30)이 각각의 도선으로 분리되는 방향으로 설정되며, 절단된 스트립에는 두 개의 도선이 삽입된 상태가 된다. 또한, 한 도선쌍에 있는 두 도선이 서로 인접하거나 접촉하기 때문에, 도선쌍을 분리하여 생성되는 각 스트립에는 도선(30, 35)이 각 스트립의 측면(26, 28)(도 5 참조)에 인접한 곳에 위치하게 된다.
도 5에는 상술한 것처럼 절단선(12)에 의해 절단된 각 스트립의 단면을 도시하며, 이 단면은 완성된 전기장치(10)의 단면과 동일하다. 이후 각 스트립을 도선(30, 35)과 수직된 방향을 분할하면 다수의 전기장치를 만들어진다.
도 5를 참조하면, 본 실시예에 따른 전기장치(10)에는 두 개의 도선(30, 35)이 서로 이격된 상태로 위치하게 된다. 또한, 비전도성 갭(46, 56)에 의해서 제1 전도층(40)은 제1 전극(42) 및 제1 부가전극(44)으로 전기적으로 분리되고, 제2 전도층(50)은 제2 전극(52) 및 제2 부가전극(54)으로 분리된다. 또한, 이 전기장치(10)에서 하나의 도선(30)은 제1 전극(42) 및 제2 부가전극(54)을 전기적으로 연결시키며, 다른 도선(35)은 제1 부가전극(44) 및 제2 전극(52)을 전기적으로 연결시킨다.
이 전기장치는 인쇄회로기판(Printed Circuit Board; PCB)의 표면실장형으로 사용될 수 있다. PCB에 실장될 때, 본 실시예의 전기장치(10)는 제1 전극(42)과 제1 부가전극(44) 또는 제2 전극(52)과 제2 부가전극(54)이 PCB와 전기적으로 연결되는 단자 역할을 하게 된다.
다음은 본 발명의 제2 실시예에 따른 표면실장형 전기장치 제조방법을 설명한다. 본 실시예는 도선쌍(30)이 삽입되어 상하 전도층(40, 50)과 연결되는 박판 저항 시트(20)를 준비하는 공정(도 2 참조) 및 전도층(40, 50)에 비전도성 갭(46, 56)을 형성하는 공정(도 3 참조)에 있어서는 앞선 실시예와 동일하다. 따라서, 본 실시예는 도 2 및 도 3에 도시된 공정을 수행한 이후 단계부터 설명한다.
도 3에 도시된 것처럼 제1 및 제2 전도층(40, 50)에 비전도성 갭(46, 56)을 형성한 후, 본 실시예에서는 도 10에 도시된 것처럼, 박판 저항 시트(20)의 제1 및 제2 표면(22, 24)에 절연층(60, 62)을 도포한다. 절연층(60, 62)은 비전도성 갭(46, 56)을 완전히 채우며, 제1 및 제2 전도층(40, 50)의 일부를 덮도록 도포된다. 이때, 절연층(60, 62)은 도선쌍(30)이 삽입된 위치 부근에는 도포되지 않으며, 각 도선쌍(30) 사이의 영역에만 도포되는 것이 바람직하다.
다음은 도 11에 도시된 것처럼, 절연층(60, 62)이 도포되지 않은 제1 및 제2 전도층(40, 50)의 표면에 솔더층(70)을 형성한다. 솔더층(70)은 도선쌍(30)과 인접한 위치에만 형성되며, 바람직하게는 도선쌍(30)의 중심을 기준으로 좌우대칭형으로 형성된다. 솔더층(70)은 절연층(60, 62)과 동일한 평면을 이룬다.
솔더층(70)을 형성한 후, 박판 저항 시트(20)는 도 12에 도시된 절단선(14)을 따라서 절단된다. 이때, 절단선(14)은 도 4에 도시된 절단선(12)과 동일한 위치이며, 도선쌍(30)과 솔더층(70)을 반으로 나누게 된다.
이와 같이 절단되어 형성된 스트립은 도 13에 도시된 형태가 되며, 이 단면는 본 실시예에 따라 제작된 전기장치(100)의 단면과 동일하다. 이후 제1 실시예의 경우와 마찬가지로 각 스트립을 도선(30, 35)과 수직된 방향을 분할하면 다수의 전기장치를 만들어진다. 이 전기장치는 인쇄회로기판(Printed Circuit Board; PCB)의 표면실장형으로 사용될 수 있다.
이와 같이 제조된 본 실시예에 따른 전기장치(100)에서, 도선(30, 35)과 전도층(40, 50)은 제1 실시예와 동일한 구조 및 배치를 갖는다. 즉, 두 개의 도선(30, 35)이 서로 이격된 상태로 위치하며, 비전도성 갭(46, 56)에 의해서 제1 전도층(40)은 제1 전극(42) 및 제1 부가전극(44)으로 전기적으로 분리되고 제2 전도층(50)은 제2 전극(52) 및 제2 부가전극(54)으로 분리된다. 또한, 이 전기장치(10)에서 하나의 도선(30)은 제1 전극(42) 및 제2 부가전극(54)을 전기적으로 연결시키며, 다른 도선(35)은 제1 부가전극(44) 및 제2 전극(52)을 전기적으로 연결시킨다. 또한, 솔더층(70)이 절단선(14)에 의해 분리되면서, 제1 전극(42)과 접촉하는 제1 솔더(72), 제1 부가전극(44)과 접촉하는 제1 부가솔더(74), 제2 전극(52)과 접촉하는 제2 솔더(76), 제2 부가전극(54)과 접촉하는 제2 부가솔더(78)를 만들게 된다. 각각의 솔더(72, 74)와 부가솔더(76, 78)는 서로 동일한 길이를 갖는다.
PCB에 실장될 때, 본 실시예의 전기장치(100)는 제1 솔더(72)와 제1 부가솔더(74) 또는 제2 솔더(76)와 제2 부가솔더(78)가 PCB와 전기적으로 연결되는 단자 역할을 하게 된다.
본 실시예에 의해 제조된 전기장치(100)는 단자 역할을 하는 각 솔더(72, 74, 76,78)가 상하 및 좌우 방향으로 대칭구조를 이루고 있으므로, PCB의 표면실장형으로 매우 적합하다. 즉, 본 실시예에 따른 표면실장형 전기장치는 솔더층(72, 74, 76, 78)의 대칭구조로 인해 설치 방향을 임의로 결정할 수 있어 사용이 편리하다는 장점이 있다. 또한, 박판 저항 소자(20)에 삽입된 도선(30, 35)이 상하 전극을 서로 연결하는 역할을 하므로, 종래에 수행되던 랩어라운드(wrap-around) 공정이 필요치 않다. 또한, 도선(30, 35)은 박판 저항 소자(20)에 대해서 전극의 역할도 동시에 수행하게 되므로, 유효면적이 넓어지게 된다. 특히, 도선(30, 35)이 원형을 이루기 때문에, 도선에 의해 생성되는 측면의 유효면적은 종래의 랩어라운드 공정에 의한 것보다 대략 1.57배 더 커지게 된다.
도 14는 도 13에 도시된 표면실장형 전기장치의 변형예이다. 본 변형예에 따른 전기장치(100a)는 앞선 실시예와 제조공정이 동일하며, 다만 사용하는 도선(30a, 35a)의 구조가 다르다.
본 변형예에 사용되는 도선(30a, 35a)은 탄성 물질에 전도성 금속을 코팅한 것을 사용한다. 탄성 물질은 전도체와 부도체가 모두 사용 가능하며, 고무와 같이 탄성이 뛰어난 것을 사용하는 것이 바람직하다. 또한, 탄성 물질에 코팅되는 전도성 금속으로는 다양한 금속이 사용 가능하며, 특히 구리를 사용하는 것이 바람직하다. 이와 같이 탄성 물질과 전도성 금속으로 이루어진 도선(30a, 35a)은 자체적으로 탄성을 지니기 때문에, 박판 저항 소자(20)가 구부러지거나 휠 때 박판 저항 소자(20)의 변형에 의해 파손되는 것을 방지할 수 있다. 또한, 박판 저항 소자(20)에 충격이 가해지더라도 탄성 물질이 완충작용을 하기 때문에 고장발생률을 낮출 수 있다. 특히, 온도 변화에 따라 박판 저항 소자(20)가 팽창 및 수축하더라도 도선(30a, 35a)은 자체적인 탄성에 의해 크게 영향을 받지 않게 된다.
도 15 내지 도 20은 본 발명의 제3 실시예에 따른 도선을 이용한 표면실장형 전기장치 제조방법을 설명하기 위한 도면이다.
본 실시예에서는 앞선 실시예처럼 박판 저항 시트(20)에 도선이 쌍으로 배치되는 것이 아니라, 각각의 도선이 일정 간격으로 이격되도록 배치된다. 도 15를 참조하면, 본 실시예에서는 박판 저항 시트(20) 내에 다수의 도선(130, 135)이 서로 일정한 간격만큼 이격되도록 배치된다. 또한, 각 도선(130, 135)은 박판 저항 시트(20)의 제1 및 제2 표면(22, 24)에 형성된 제1 및 제2 전도층(40, 50)과 전기적으로 접촉하도록 제1 및 제2 표면(22, 24)으로 부분적으로 노출된다. 이와 같은 박판 저항 시트(20)를 준비하는 공정은 도선이 쌍으로 이루어지지 않는다는 점에서 차이가 날 뿐, 실질적으로 제1 실시예에 설명된 것과 동일하다.
상기와 같은 박판 저항 시트(20)가 준비되면, 도 16에 도시된 것처럼 제1 및 제2 전도층(40, 50)에 비전도성 갭(46, 56)을 형성한다. 비전도성 갭(46, 56)은 전도층(40, 50)의 일부를 에칭 등의 방식으로 제거함으로써 형성된다. 비전도성 갭(46, 56)의 위치는 서로 엇갈리는 것이 바람직하다. 예를 들어, 제2 전도층(50)에 형성된 비전도성 갭(56)이 하나의 도선(130)에 인접하게 형성된 경우, 제1 전도층(40)에 형성된 비전도성 갭(46)은 이웃한 도선(135)에 인접한 곳에 형성된다.
다음으로, 박판 저항 시트(20)의 제1 및 제2 표면(22, 24)에는 절연층(60, 62)이 도포된다. 이는 도 17에 잘 도시되어 있다. 절연층(60, 62)은 제1 실시예의 경우와 마찬가지로, 비전도성 갭(46, 56)과 전도층(40, 50)의 일부를 덮도록 형성된다. 또한, 절연층(60, 62)은 도선(130, 135) 부근에는 도포되지 않는다.
절연층(60, 62)을 도포한 후, 도 18에 도시된 것처럼, 절연층(60, 62)이 도포되지 않은 영역에는 솔더층(70)을 형성한다. 솔더층(70)의 형성 영역은 도선(130, 135)과 인접한 전도층(40, 50)의 표면이 된다.
절연층(60, 62)과 솔더층(70)이 형성되면, 도 19에 도시된 것처럼, 박판 저항 시트(20)를 절단선(16)을 따라 다수의 스트립으로 절단한다. 이때, 절단선(16)은 각 도선(130, 135)을 상하 방향으로 양분하는 방향으로 결정되며, 바람직하게는 각 도선(130, 135)이 제1 및 제2 표면(22, 24)으로 노출되어 제1 및 제2 전도층(40, 50)과 접촉된 부위를 정확하게 양분하는 방향으로 결정된다. 즉, 각 도선(130, 135)이 양분되더라도, 각각의 분리된 반쪽의 도선이 모두 제1 및 제2 전도층(40, 50)과 전기적으로 연결된 상태를 유지하여야 한다.
이와 같이 절단된 스트립의 단면이 도 20에 도시되어 있으며, 이는 본 실시예에 의해 제조된 표면실장형 전기장치(110)의 단면과 동일하다.
이와 같이 박판 저항 시트(20)를 절단선(16)을 따라 절단하게 되면, 절단선(16)을 따라 제1 및 제2 전도층(40, 50)과 솔더층(70)도 절단된다. 따라서, 제1 전도층(40)은 비전도성 갭(46)을 기준으로 제1 전극(42)과 제1 부가전극(44)으로 나뉘어지고, 제2 전도층(50)은 비전도성 갭(56)을 기준으로 제2 전극(52)과 제2 부가전극(54)으로 나뉘어진다. 제1 전극(42)과 제2 부가전극(54)은 박판 저항 시트(20)의 제1 측면(26)에 위치한 반쪽의 도선(130)에 전기적으로 연결되며, 제2 전극(52)과 제1 부가전극(44)은 제2 측면(28)에 위치한 반쪽의 이웃한 도선(135)에 전기적으로 연결된다. 또한, 각 솔더층(70)은 정확하게 양분이 되어, 제1 전극(42)과 제1 전극(42)과 접촉하는 제1 솔더(72), 제1 부가전극(44)과 접촉하는 제1 부가솔더(74), 제2 전극(52)과 접촉하는 제2 솔더(76), 제2 부가전극(54)과 접촉하는 제2 부가솔더(78)를 만들게 된다. 각각의 솔더(72, 74)와 부가솔더(76, 78)는 서로 동일한 길이를 갖는다.
상기와 같은 각 스트립은 이후 도선(130, 135)과 수직한 방향으로 분할되어 다수의 표면실장형 전기장치(110)를 만들게 된다.
이와 같이 제조된 본 실시예에 따른 표면실장형 전기장치(110)는 앞선 실시예와 동일한 효과를 제공함은 물론, 도선의 사용을 절반으로 줄여 제조단가를 절감할 수 있다는 효과가 있다. 또한, 도선(130, 135)이 각 전극(42, 44, 52, 54)과 해당 박판 저항 소자의 양단부에서 접하므로, 제1 및 제2 표면(22, 24)에서의 유효면적을 극대화할 수 있다.
본 실시예에서 도선(130, 135)은 전도성 물질로만 이루어진 것으로 도시되었다. 그러나 반드시 이에만 국한되는 것은 아니며, 다양한 변형이 가능하다. 예를 들어, 도선(130, 135)으로서 탄성 물질에 전도성 금속이 코팅된 것을 사용할 수도 있다. 이와 같은 변형예에 따른 전기장치(110a)는 도 21에 잘 도시되어 있다.
또한, 본 실시예의 전기장치는, 제1 실시예와 유사하게, 절연층 및 솔더층을 제외한 형태로 구현될 수도 있다. 즉, 도 16과 같이 비전도성 갭(46, 56)을 형성한 후, 박판 저항 시트(20)를 절단 및 분할하여 전기장치를 만드는 것이다. 이 경우의 전기장치(110b)는 도 22에 도시된 형태의 단면을 갖게 된다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
예를 들어, 지금까지는 박판 저항 시트에 삽입되는 도선의 단면이 원형인 것으로 설명하였지만, 그 외에 정사각형, 직사각형, 마름모꼴, 육각형 등 다양한 형태의 단면을 가질 수 있다.
이와 같은 본 발명에 따른 도선을 이용한 표면실장형 전기장치 제조방법은 박판 저항 소자 내에 도선을 삽입하여 상하 전극을 연결함으로써, 박판 저항 소자의 측면을 전도층으로 감싸는 랩어라운드(wrap-around) 공정이 필요치 않다.
박판 저항 소자에 삽입된 도선은 추가의 전극으로서도 기능하며, 랩어라운드 공정에 의한 평평한 전도층에 비해 더 넓은 유효면적을 제공하게 된다.
또한, 도선을 탄성 물질과 전도성 금속코팅으로 만든 것을 사용할 경우, 온도변화에 따라 수축과 팽창을 반복하는 박판 저항 소자에 의한 악영향을 크게 줄일 수 있다.
또한, 박판 저항 소자의 절단시 도선을 양분하게 되면, 도선의 사용량을 줄일 수 있을 뿐 아니라 유효 면적도 넓힐 수 있다는 장점이 있다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 종래 기술에 따른 PTC 장치의 한 예를 도시하는 도면.
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 표면실장형 전기장치 제조방법을 순차적으로 도시하는 도면.
도 6은 박판 저항 시트에 도선을 삽입하는 공정을 도시하는 도면.
도 7 및 도 8은 박판 저항 시트를 준비하는 공정을 설명하기 위한 도면.
도 9는 박판 저항 시트를 준비하는 공정의 다른 예를 도시하는 도면.
도 10 내지 도 13은 본 발명의 제2 실시예에 따른 표면실장형 전기장치 제조방법을 순차적으로 도시하는 도면.
도 14는 도 13에 도시된 전기장치의 변형예를 도시하는 도면.
도 15 내지 도 20은 본 발명의 제3 실시예에 따른 표면실장형 전기장치 제조방법을 순차적으로 도시하는 도면.
도 21은 도 20에 도시된 전기장치의 변형예를 도시하는 도면.
도 22는 도 20에 도시된 전기장치의 또 다른 변형예를 도시하는 도면.
<도면 주요 부분에 대한 부호의 설명>
10,100,100a,110,110a,110b..표면실장형 전기장치
12,14,16..절단선 20..박판 저항 시트(소자) 22..제1 표면
24..제2 표면 26..제1 측면 28..제2 측면
30,30a,35,35a,130,130a,135,135a..도선 40..제1 전도층
42..제1 전극 44..제1 부가전극 46..제1 비전도성 갭
50..제2 전도층 52..제2 전극 54..제2 부가전극
56..제2 비전도성 갭 60,62..절연층 70..솔더층
200..롤 라미네이터

Claims (17)

  1. (a) 내부에 쌍으로 이루어진 다수의 도선이 일정 간격으로 삽입되고, 상기 도선쌍이 각각 제1 및 제2 표면으로 노출되는 박판 저항 시트를 준비하는 단계;
    (b) 상기 박판 저항 시트의 제1 및 제2 표면에 상기 도선쌍과 전기적으로 연결되도록 각각 제1 및 제2 전도층을 형성하는 단계;
    (c) 상기 도선쌍 사이의 소정 위치에서 상기 제1 및 제2 전도층의 일부를 제거하여 비전도성 갭을 형성하는 단계;
    (d) 상기 도선쌍이 각각의 도선으로 분리되는 방향으로 상기 박판 저항 시트를 절단하는 단계; 및
    (e) 상기 박판 저항 시트를 상기 도선쌍과 수직한 방향으로 분할하여 다수의 전기장치를 만드는 단계를 포함하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  2. 제 1항에 있어서,
    상기 박판 저항 시트는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체인 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  3. 제 1항에 있어서,
    상기 쌍으로 이루어진 도선은 각각 탄성 물질 및 상기 탄성 물질의 외부에 코팅된 전도성 금속을 포함하여 이루어지는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
  4. 제 1항에 있어서, 상기 (a)단계는,
    저항성 물질을 다수의 도선쌍과 함께 압착하여 박판 저항 시트를 만드는 단계; 및
    상기 박판 저항 시트의 제1 및 제2 표면을 연마하여 상기 도선쌍을 노출시키는 단계를 포함하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  5. 제 1항에 있어서, 상기 (a) 및 (b)단계에서,
    상기 도선쌍을 상기 박판 저항 시트에 삽입하는 공정과 상기 제1 및 제2 전도층을 상기 박판 저항 시트의 제1 및 제2 표면에 형성하는 공정은 롤 라미네이터(roll laminator)를 이용하여 동시에 수행되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  6. 제 1항에 있어서, 상기 (c)단계에서,
    상기 비전도성 갭은 상기 제1 전도층에서 하나의 도선쌍과 인접한 곳에 형성되고, 상기 제2 전도층에서는 이웃한 도선쌍과 인접한 곳에 형성되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 (c)단계 이후에,
    상기 비전도성 갭과 상기 제1 및 제2 전도층의 적어도 일부에 절연층을 도포하는 단계; 및
    상기 절연층이 도포되지 않은 상기 제1 및 제2 전도층의 표면에 솔더층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  8. 제 7항에 있어서,
    상기 (c)단계에서 상기 제1 전도층은 상기 비전도성 갭에 의해 제1 전극 및 제2 전극으로 분리되고, 상기 제2 전도층은 상기 비전도성 갭에 의해 제2 전극 및 제2 부가전극으로 분리되고,
    상기 절연층은 상기 비전도성 갭과 상기 제1 및 제2 전극의 일부에만 도포되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  9. (a) 내부에 다수의 도선이 일정 간격으로 삽입되고, 상기 도선이 제1 및 제2 표면으로 노출되는 박판 저항 시트를 준비하는 단계;
    (b) 상기 박판 저항 시트의 제1 및 제2 표면에 상기 도선과 전기적으로 연결되도록 각각 제1 및 제2 전도층을 형성하는 단계;
    (c) 상기 도선 사이의 소정 위치에서 상기 제1 및 제2 전도층의 일부를 제거하여 비전도성 갭을 형성하는 단계;
    (d) 상기 각 도선의 노출부분이 분리되는 방향으로 상기 박판 저항 시트를 절단하는 단계; 및
    (e) 상기 박판 저항 시트를 상기 도선과 수직한 방향으로 분할하여 다수의 전기장치를 만드는 단계를 포함하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  10. 제 9항에 있어서,
    상기 박판 저항 시트는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체인 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  11. 제 9항에 있어서,
    상기 도선은 각각 탄성 물질 및 상기 탄성 물질의 외부에 코팅된 전도성 금속을 포함하여 이루어지는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
  12. 제 9항에 있어서, 상기 (a)단계는,
    저항성 물질을 다수의 도선과 함께 압착하여 박판 저항 시트를 만드는 단계; 및
    상기 박판 저항 시트의 제1 및 제2 표면을 연마하여 상기 도선을 노출시키는 단계를 포함하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  13. 제 9항에 있어서, 상기 (a) 및 (b)단계에서,
    상기 도선을 상기 박판 저항 시트에 삽입하는 공정과 상기 제1 및 제2 전도층을 상기 박판 저항 시트의 제1 및 제2 표면에 형성하는 공정은 롤 라미네이터(roll laminator)를 이용하여 동시에 수행되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  14. 제 9항에 있어서, 상기 (c)단계에서,
    상기 비전도성 갭은 상기 제1 전도층에서 하나의 도선과 인접한 곳에 형성되고, 상기 제2 전도층에서는 이웃한 도선과 인접한 곳에 형성되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  15. 제 9항에 있어서,
    상기 (d) 단계에서 각 도선은 정확하게 이등분되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  16. 제 9항 내지 제 15항 중 어느 한 항에 있어서, 상기 (c)단계 이후에,
    상기 비전도성 갭과 상기 제1 및 제2 전도층의 적어도 일부에 절연층을 도포하는 단계; 및
    상기 절연층이 도포되지 않은 상기 제1 및 제2 전도층의 표면에 솔더층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
  17. 제 16항에 있어서,
    상기 (c)단계에서 상기 제1 전도층은 상기 비전도성 갭에 의해 제1 전극 및 제2 전극으로 분리되고, 상기 제2 전도층은 상기 비전도성 갭에 의해 제2 전극 및 제2 부가전극으로 분리되고,
    상기 절연층은 상기 비전도성 갭과 상기 제1 및 제2 전극의 일부에만 도포되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치 제조방법.
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