KR100507522B1 - 전하 펌프 회로의 전류 검출을 이용한 주파수 합성기 - Google Patents

전하 펌프 회로의 전류 검출을 이용한 주파수 합성기 Download PDF

Info

Publication number
KR100507522B1
KR100507522B1 KR10-2002-0081679A KR20020081679A KR100507522B1 KR 100507522 B1 KR100507522 B1 KR 100507522B1 KR 20020081679 A KR20020081679 A KR 20020081679A KR 100507522 B1 KR100507522 B1 KR 100507522B1
Authority
KR
South Korea
Prior art keywords
current
frequency
phase detector
charge pump
control signal
Prior art date
Application number
KR10-2002-0081679A
Other languages
English (en)
Other versions
KR20040055084A (ko
Inventor
한선호
윤용식
최장홍
박문양
유현규
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR10-2002-0081679A priority Critical patent/KR100507522B1/ko
Publication of KR20040055084A publication Critical patent/KR20040055084A/ko
Application granted granted Critical
Publication of KR100507522B1 publication Critical patent/KR100507522B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수/위상 검출기의 리셋을 위한 지연신호에 삽입되는 지연시간을 최소화하기 위해, 제작 공정이나 온도 등 여러 가지 변화 조건에 따라 주파수/위상 검출기와 전하펌프 회로의 전달 지연 시간이나 전류 스위칭 시점 등의 변화를 정확히 예측하여 주파수/위상 검출기의 리셋을 위한 지연신호에 삽입되는 지연 시간을 반영한다. 본 발명의 따른 주파수 합성기는 기준 주파수와 전압제어발진기로부터 피드백되어 입력되는 제1 주파수를 수신하여, 기준 주파수와 제1 주파수에 대응하여 제1 제어신호 및 제2 제어신호를 출력하는 주파수/위상 검출기; 주파수/위상 검출기로부터 출력되는 제1 제어신호 및 제2 제어신호에 응답하여, 저역통과필터로 들어가는 제1 전류와 저역통과필터로부터 나오는 제2 전류를 출력하는 전하펌프 회로; 및 전하펌프 회로의 제1 전류와 제2 전류가 동시에 흐르는 시점을 검출하고, 검출된 시점에 주파수/위상 검출기를 리셋시키기 위한 지연신호를 주파수/위상검출기에 출력하는 전류검출기를 포함하며, 상기 전하펌프 회로는, 제1 전류 및 제2 전류를 흐르게 하는 전류 셀; 및 전류 셀에 흐르는 제1 전류와 제2 전류를 복제한 전류 복제 회로를 포함한다.

Description

전하 펌프 회로의 전류 검출을 이용한 주파수 합성기 {A Frequency Synthesizer using a sensing circuit of the charge pump current}
본 발명은 PLL(Phase Locked Loop)을 이용한 주파수 합성기에 관한 것으로서, 특히 전하 펌프회로의 전류검출을 이용한 주파수 합성기에 관한 것이다.
RF(Radio Frequency) 시스템에서 주파수 합성기는 필요한 국부 발진(Local Oscillator; LO) 주파수를 생성하여 신호의 주파수 대역을 상승시키거나 하강시킨다. 이러한 목적의 주파수 합성기는 보통 PLL(Phase Locked Loop)을 기반으로 한 구조로 출력주파수를 생성한다.
도 1에 도시한 바와 같이, PLL 기반의 주파수 합성기는 주파수/위상 검출기(10, Phase Frequency Detector; PFD), 전하펌프 회로(20), 저역통과 필터(30, Low Pass Filter; LPF), 전압제어 발진기(40, Voltage Controlled Oscillator; VCO) 및 주파수 나누기 회로(50)를 포함한다.
주파수/위상 검출기(10)는 기준 주파수(fref)와 전압제어 발진기(40)로부터 출력된 전압제어주파수(fvco)가 나뉘어져 피드백된 주파수(fdiv)를 비교하여, 비교한 결과를 출력시킨다. 전하펌프 회로(20)는 주파수/위상 검출기(10)의 비교결과를 전류로 변환하여 저역통과 필터(30)로 출력시킨다.
저역통과 필터(40)는 전하펌프 회로(20)로부터 출력되는 전류에 대응하는 전압을 전압제어 발진기(40)로 출력시키고, 전압제어 발진기(40)는 저역통과 필터(30)의 출력전압에 대응하는 주파수(fvco)를 출력시킨다. 전압제어 발진기(40)의 출력 주파수(fvco)는 주파수 나누기 회로(50)를 거쳐 주파수(fdiv)로 변환되어, 주파수/위상 검출기(10)로 피드백되어 입력된다.
그런데, 종래의 주파수/위상 검출기는 두 입력 신호 사이에 아주 작은 위상 차가 생겼을 경우, 이를 회로에서 구분하지 못하는 소위 데드-존(Dead-Zone)이라는 구역이 생긴다. 이와 같은 데드-존 구역은 주파수/위상 검출기에서 전달되는 아주 짧은 시간의 펄스신호가 전하펌프 회로가 전류를 저역통과 필터에 흘려주는데 필요한 시간을 만족하지 못하기 때문에 발생한다.
종래에는 이러한 데드-존을 없애기 위해 주파수/위상 검출기의 리셋 신호에 지연 시간을 삽입하였는데, 도 2는 데드-존 구간을 없애기 위해 리셋 신호 발생에 지연 시간을 주는 종래의 주파수 합성기를 나타낸 도면이다.
도 2에 도시한 주파수 합성기에 따르면, Unlocked PLL 상태에서는 도 3a에 도시한 UP 파형과 DN 파형이 주파수/위상 검출기(10)로부터 각각 출력되고, 이 출력 파형에 대응하는 전류가 전하펌프 회로(20)를 통해 저역통과 필터(30)에 공급되어 최종적으로 저역통과 필터의 출력전압(VCO control)이 도 3a와 같이 된다.
한편, locked PLL 상태에서는 도 3B에 도시한 UP 파형과 DN 파형이 주파수/위상 검출기(10)로부터 각각 출력되고, 최종적인 저역통과 필터의 출력전압(VCO control)이 도 3B와 같이 된다. 즉, 종래의 주파수 합성기에 따르면 데드-존을 없애기 위한 지연 시간을 삽입한 결과, Locked PLL 상태에서는 도 3b와 같이, UP과 DN에 일정한 시간 폭을 가지는 펄스를 발생하게 된다. 이 펄스폭 동안 전하펌프 회로(20)에는 UP 전류(I1)(UP 신호에 의해 스위치 S1이 온됨으로써 흐르는 전류)와 DN 전류(I2)(DN 신호에 의해 스위치 S2가 온됨으로써 흐르는 전류)가 동시에 흐르게 된다.
이때, UP 전류와 DN 전류 사이에는 여러 가지 요인으로 전류 크기의 차이, 전류 스위칭 타임의 차이와, 누설(leakage) 전류 등의 왜곡이 생기는데, 이러한 왜곡의 영향으로 저역 통과 필터의 출력 전압이 도 5의 왼쪽에 도시한 스펙트럼과 같이 주기적인 노이즈 성분을 갖게 된다. 결과적으로 이러한 출력 전압의 제어를 받는 발진기는 도 5의 오른쪽에 도시한 발진기의 출력 스펙트럼에서 볼 수 있듯이 원하는 주파수 외에 큰 스퍼를 발생시킨다.
종래의 주파수 합성기는 이러한 스퍼를 감소시키기 위해 필터의 대역폭을 줄였으나, 이에 따라 전압제어 발진기의 In-band Phase Noise나 Locking Time의 손해를 보아야 했다.
한편, 전술한 바와 같이 종래의 주파수 합성기는 데드-존을 없애기 위해 일정한 지연시간을 갖는 지연신호를 주파수/위상 합성기의 리셋단자에 입력했는데, 이러한 지연시간은 전하 펌프의 전류를 완전히 온/오프 시킬 수 있을 정도의 시간이 되어야 한다. 그런데, 종래의 주파수 합성기에서는 제작 공정이나 온도 등 여러가지 변화 조건에서도 안정된 동작을 하도록 하기 위해 지연시간을 충분히 길게 하여야 했다.
한편, 리셋신호에 삽입되는 지연시간에 따라 스퍼의 출력 크기가 달라질 수 있는데, 도 5a 및 도 5b는 주파수/위상 검출기(10)에 삽입된 지연 시간의 크기에 따라 발진기의 출력에 나타나는 스퍼의 출력을 Matlab Tool을 이용하여 모의 실험한 것이다.
도 5a는 10ns 리셋 지연을 갖고 10% UP/DN 전류 미스매치인 경우의 전압제어발진기의 FFT(Fast Fourier Transform) 스펙트럼을 도시한 것이고, 도 5b는 1.2ns 리셋 지연을 갖고 10% UP/DN 전류 미스매치인 경우의 전압제어발진기의 FFT 스펙트럼을 도시한 것이다. 도 5a 및 도 5b로부터 지연시간이 클수록 출력되는 스퍼의 크기가 큼을 알 수 있다.
따라서, 스퍼의 출력을 줄이기 위해서는 전하 펌프의 전류원을 확실히 스위칭할 수 있는 범위 안에서 지연시간을 최소로 해야 한다.
본 발명이 이루고자 하는 기술적 과제는 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 주파수/위상 검출기의 리셋신호에 삽입되는 지연 시간을 최소화하기 위한 주파수 합성기를 제공하기 위한 것이다.
본 발명은 주파수/위상 검출기의 리셋을 위한 지연신호에 삽입되는 지연시간을 최소화하기 위해, 제작 공정이나 온도 등 여러 가지 변화 조건에 따라 주파수/위상 검출기와 전하펌프 회로의 전달 지연 시간이나 전류 스위칭 시점 등의 변화를 정확히 예측하여 주파수/위상 검출기의 리셋을 위한 지연신호에 삽입되는 지연 시간을 반영한다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 주파수 합성기는
기준 주파수와 전압제어발진기로부터 피드백되어 입력되는 제1 주파수를 수신하여, 상기 기준 주파수와 상기 제1 주파수에 대응하여 제1 제어신호 및 제2 제어신호를 출력하는 주파수/위상 검출기;
상기 주파수/위상 검출기로부터 출력되는 상기 제1 제어신호 및 상기 제2 제어신호에 응답하여, 저역통과필터로 들어가는 제1 전류와 저역통과필터로부터 나오는 제2 전류를 출력하는 전하펌프 회로; 및
상기 전하펌프 회로의 상기 제1 전류와 상기 제2 전류가 동시에 흐르는 시점을 검출하고, 검출된 시점에 상기 주파수/위상 검출기를 리셋시키기 위한 지연신호를 상기 주파수/위상검출기에 출력하는 전류검출기를 포함하며, 상기 전하펌프 회로는,상기 제1 전류 및 상기 제2 전류를 흐르게 하는 전류 셀; 및상기 전류 셀에 흐르는 제1 전류와 제2 전류를 복제한 전류 복제 회로를 포함한다.
삭제
이때, 상기 전류 셀은
상기 제1 제어신호에 응답하여 스위칭하는 제1 스위치, 상기 제1 스위치에 연결되며 상기 제1 전류를 공급하는 제1 전류원, 상기 제2 제어신호에 응답하여 스위칭하는 제2 스위치, 및 상기 제2 스위치에 연결되며 상기 제2 전류를 공급하는 제2 전류원을 포함할 수 있다.
여기서, 상기 전류 복제회로는 상기 전류 셀과 회로 구조가 동일한 것이 바람직하다.
이하에서는 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명한다.
도 6은 본 발명의 실시예에 따른 주파수 합성기를 나타내는 도면이다. 도 6에 도시한 바와 같이, 본 발명의 실시예에 다른 주파수 합성기는 주파수/위상 검출기(100), 전하펌프 회로(200), 전류검출기(300)를 포함하고, 도 6에 도시하지는 않았으나 저역통과 필터와 전압제어 발진기를 더 포함할 수 있다.
주파수/위상 검출기(100)는 기준 주파수(Fref)와 전압제어 발진기(도시하지 않음)로부터 피드백되어 출력된 전압제어주파수(Fvco)를 나눈 피드백 주파수(Fdiv)를 비교하여, 그 비교 결과에 따라 UP 신호와 DN 신호를 출력하고, 전류검출기(300)로부터 출력되고, 리셋단자에 입력되는 지연신호에 따라 UP 신호와 DN 신호를 출력한다.
전하펌프 회로(200)는 주파수/위상 검출기(100)로부터 출력되는 UP 신호와 DN 신호에 응답하여, 대응 전류를 저역통과 필터(LPF)로 출력시킨다.
전류 검출부(300)는 전하펌프 회로의 UP 전류(저역통필터로 들어가는 전류)와 DN 전류(저역통과필터로부터 나오는 전류)가 동시에 흐르는 시점을 검출하고, 검출된 시점에 리셋을 위한 지연신호를 주파수/위상 검출기(100)로 공급한다.
도 6에서, 전하 펌프 회로(200)는 병렬로 연결되는 다수의 UP/DN 전류 셀(220a, 220b, 220c, 220d)과, 전하펌프의 UP 전류와 DN 전류를 복제한 전류 복제 회로(240)를 포함한다.
도 7은 UP/DN 전류 셀(220a, 220b, 220c, 220d)과 전류 복제 회로(240)를 등가적으로 나타낸 도면이다.
도 7에 도시한 바와 같이, 각 전류 셀(또는 전류 복제회로)은 주파수/위상 검출기(100)로부터 출력되는 UP 신호와 DN 신호에 의해 각각 스위칭되는 스위치(S1, S2), 스위치(S1)에 전기적으로 연결되어 UP 전류(저역통과필터로 들어가는 전류)를 공급하는 UP 전류용 전류원(Is1)과 스위치(S2)에 전기적으로 연결되어 DN 전류(저역통과필터로부터 나오는 전류)를 공급하는 DN 전류용 전류원(Is2)을 포함한다.
도 6 및 도 7에서 전류 검출기(300)는 전류 복제회로(240)에 흐르는 UP 전류와 DN 전류를 검출하여 전압으로 변환시킨 후, 변환된 전압을 주파수/위상 검출기(100)의 리셋 신호로 피드백 시켜준다.
도 8은 본 발명의 실시예에 따른 전하펌프 회로(200)와 전류 검출기(300)를 상세하게 나타낸 회로이다.
도 8에 도시한 전하펌프 회로(200)는 다수의 전류 셀(220), 전류 복제회로(240) 및 바이어스부(260)를 포함한다.
바이어스부(260)는 다수의 전류 셀(220)에 공급되는 바이어스 전압과 바이어스 전류를 생성한다.
전류 셀(220)은 주파수/위상 검출기(100)로부터 출력되는 UP 신호 및 DN 신호에 각각 응답하여 바이어스부(260)에 의해 생성되는 하이 전압 또는 로우 전압을 스위칭하는 트랜스미션 게이트(Sa, Sb), 트랜스미션 게이트(Sa)의 출력전압이 게이트 전압으로서 인가되는 PMOS 트랜지스터(P1), 트랜지스터(P1)에 직렬로 연결되며, 바이어스부(260)의 트랜지스터와 미러를 형성하는 PMOS 트랜지스터(P2), 트랜스미션 게이트(Sb)의 출력전압이 게이트 전압으로서 인가되는 NMOS 트랜지스터(N1), 트랜지스터(N1)에 직렬로 연결되며, 바이어스부(260)의 트랜지스터와 미러를 형성하는 NMOS 트랜지스터(N2)를 포함한다.
도 8에 도시한 전류셀(220)에서, 트랜스미션 게이트(Sa), PMOS 트랜지스터(P1)는 등가적으로 도 7의 스위치(S1)로 나타낼 수 있으며, 바이어스부(260)의 트랜지스터와 미러를 형성하는 PMOS 트랜지스터(P2)는 등가적으로 도 7의 UP 전류용 전류원(Is1)으로 나타낼 수 있다. 이와 유사하게, 트랜스미션 게이트(Sb), NMOS 트랜지스터(N1)는 등가적으로 도 7의 스위치(S2)로 나타낼 수 있으며, 바이어스부(260)의 트랜지스터와 미러를 형성하는 NMOS 트랜지스터(N2)는 등가적으로 도 7의 DN 전류용 전류원(Is2)으로 나타낼 수 있다.
도 8에서, 전류 복제회로(240)는 전류셀(220)의 각 셀과 동일한 회로 구성을 하고 있으며, 전류셀(220)의 각 셀에 전류가 흐를 때 같은 전류를 흘린다.
도 8에서, 전류검출기(300)는 전류 복제회로(240)에서 흐르는 UP 전류와 DN 전류를 검출하여, UP 전류와 DN 전류가 동시에 흐를 때 주파수-위상 검출기(100)를 리셋시킨다. 구체적으로, 도 8에서 주파수/위상 검출기(100)로부터 출력되는 UP 신호와 DN 신호가 모두가 하이인 경우, 전류 복제회로(240)의 PMOS 트랜지스터(mp1,mp2)와 NMOS 트랜지스터(mn1,mn2)에 전류가 동시에 흐르기 때문에, 전류 검출기(300)의 노드(upx)와 노드(dnx)는 각각 하이 상태와 로우 상태로 되어, 이 신호가 주파수-위상 검출기(100)로 피드백되어, 주파수 위상 검출기(100)를 리셋시킨다.
본 발명의 실시예에 따르면, 저역통과필터에 전류를 흘려주는 전하펌프 회로의 전류셀과 동일한 복제 회로에 흐르는 전류를 검출하여 주파수/위상 검출기(100)의 리셋 신호로 피드백시키므로, UP/DN신호에 의해 전하펌프 회로의 UP 전류와 DN 전류가 동시에 흐르는 시점을 정확히 검출해 낼 수 있다. 또한 복제 회로를 이용하기 때문에, 전원, 공정, 그리고 온도 등의 변화에 대해 둔감한 효과를 가진다.
이상에서 설명한 바와 같이, 본 발명에 따르면 종래의 데드-존 문제를 해결하면서 주어진 상황에서 전원, 공정, 온도 등의 변화에 대해 둔감한 상태에서 주파수/위상 검출기의 리셋을 위한 지연신호에 삽입되는 지연시간을 최소로 할 수 있다. 따라서, 발진기의 출력에서 나타나는 스퍼의 크기를 최소로 할 수 있다.
도 1은 PLL 기반의 주파수 합성기의 개략 블록도이다.
도 2는 종래의 주파수 합성기의 주파수/위상 검출기와 전하펌프 회로를 보다 상세하게 나타낸 도면이다.
도 3a 및 도 3b는 도 2에 도시한 주파수 합성기의 신호파형을 나타내는 도면이다.
도 4는 종래의 주파수 합성기의 저역통과필터의 출력 스펙트럼과 전압제어발진기의 출력 스펙트럼을 나타내는 도면이다.
도 5a 및 도 5b는 전압제어 발진기의 출력에 대한 FFT 변환 스펙트럼을 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 주파수 합성기의 블록도이다.
도 7은 도 6에 도시한 전하펌프 회로를 등가적으로 나타낸 도면이다.
도 8은 도 6에 도시한 전하펌프 회로 및 전류검출기를 보다 상세히 나타낸 도면이다.

Claims (8)

  1. 기준 주파수와 전압제어발진기로부터 피드백되어 입력되는 제1 주파수를 수신하여, 상기 기준 주파수와 상기 제1 주파수에 대응하여 제1 제어신호 및 제2 제어신호를 출력하는 주파수/위상 검출기;
    상기 주파수/위상 검출기로부터 출력되는 상기 제1 제어신호 및 상기 제2 제어신호에 응답하여, 저역통과필터로 들어가는 제1 전류와 저역통과필터로부터 나오는 제2 전류를 출력하는 전하펌프 회로; 및
    상기 전하펌프 회로의 상기 제1 전류와 상기 제2 전류가 동시에 흐르는 시점을 검출하고, 검출된 시점에 상기 주파수/위상 검출기를 리셋시키기 위한 지연신호를 상기 주파수/위상검출기에 출력하는 전류검출기
    를 포함하며, 상기 전하펌프 회로는,
    상기 제1 전류 및 상기 제2 전류를 흐르게 하는 전류 셀; 및
    상기 전류 셀에 흐르는 제1 전류와 제2 전류를 복제한 전류 복제 회로
    를 포함하는 주파수 합성회로.
  2. 삭제
  3. 제1항에 있어서, 상기 전류 셀은,
    상기 제1 제어신호에 응답하여 스위칭하는 제1 스위치;
    상기 제1 스위치에 연결되며, 상기 제1 전류를 공급하는 제1 전류원;
    상기 제2 제어신호에 응답하여 스위칭하는 제2 스위치; 및
    상기 제2 스위치에 연결되며, 상기 제2 전류를 공급하는 제2 전류원
    을 포함하는 주파수 합성회로.
  4. 제1항에 있어서,
    상기 전류 복제회로는 상기 전류 셀과 회로 구조가 동일한 것을 특징으로 하는 주파수 합성회로.
  5. 제4항에 있어서,
    상기 전류 검출부는 상기 전류 복제회로에 흐르는 상기 제1 전류와 상기 제1 전류를 검출하여 전압으로 변환시킨 후, 상기 변환된 전압을 주파수/위상 검출기의 리셋신호로 피드백시키는 것을 특징으로 하는 주파수 합성회로.
  6. 제3항에 있어서,
    상기 전하펌프 회로는 다수의 상기 전류 셀들이 병렬로 연결되어 있는 것을 특징으로 하는 주파수 합성회로.
  7. 제3항에 있어서,
    상기 전하 펌프 회로는, 상기 전류 셀에 바이어스 전압 또는 전류를 공급하기 위한 바이어스부를 추가로 포함하는 것을 특징으로 하는 주파수 합성회로.
  8. 제7항에 있어서,
    상기 전류 셀의 상기 제1 스위치는, 상기 제1 제어신호에 응답하여 바이어스부의 바이어스 전압을 스위칭하는 제1 트랜스미션 게이트와 상기 제1 트랜스미션 게이트의 출력전압이 게이트 전압으로 인가되는 제1 모스 트랜지스터를 포함하고,
    상기 전류 셀의 상기 제1 전류원은, 상기 제1 모스 트랜지스터에 직렬로 연결되고, 상기 바이어스부의 트랜지스터와 전류 미러를 형성하는 제2 모스 트랜지스터를 포함하며,
    상기 전류 셀의 상기 제2 스위치는, 상기 제2 제어신호에 응답하여 바이어스부의 바이어스 전압을 스위칭하는 제2 트랜스미션 게이트와 상기 제2 트랜스미션 게이트의 출력전압이 게이트 전압으로 인가되는 제3 모스 트랜지스터를 포함하고,
    상기 전류 셀의 상기 제2 전류원은, 상기 제3 모스 트랜지스터에 직렬로 연결되고, 상기 바이어스부의 트랜지스터와 전류 미러를 형성하는 제4 모스 트랜지스터를 포함하는 주파수 합성기.
KR10-2002-0081679A 2002-12-20 2002-12-20 전하 펌프 회로의 전류 검출을 이용한 주파수 합성기 KR100507522B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0081679A KR100507522B1 (ko) 2002-12-20 2002-12-20 전하 펌프 회로의 전류 검출을 이용한 주파수 합성기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0081679A KR100507522B1 (ko) 2002-12-20 2002-12-20 전하 펌프 회로의 전류 검출을 이용한 주파수 합성기

Publications (2)

Publication Number Publication Date
KR20040055084A KR20040055084A (ko) 2004-06-26
KR100507522B1 true KR100507522B1 (ko) 2005-08-17

Family

ID=37347817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0081679A KR100507522B1 (ko) 2002-12-20 2002-12-20 전하 펌프 회로의 전류 검출을 이용한 주파수 합성기

Country Status (1)

Country Link
KR (1) KR100507522B1 (ko)

Also Published As

Publication number Publication date
KR20040055084A (ko) 2004-06-26

Similar Documents

Publication Publication Date Title
US6608511B1 (en) Charge-pump phase-locked loop circuit with charge calibration
US7868808B2 (en) Phase-locked loop circuitry using charge pumps with current mirror circuitry
US8264260B2 (en) Delay locked loop and method of driving delay locked loop
US7602253B2 (en) Adaptive bandwidth phase locked loop with feedforward divider
US7301410B2 (en) Hybrid current-starved phase-interpolation circuit for voltage-controlled devices
US7009432B2 (en) Self-calibrating phase locked loop charge pump system and method
JP2009165109A (ja) 半導体素子、クロック同期化回路、及び、クロック同期化回路の駆動方法
US8456204B2 (en) Phase-locked loop systems using adaptive low-pass filters in switched bandwidth feedback loops
JP4958948B2 (ja) Ｐｌｌ周波数シンセサイザ
US7012473B1 (en) Current steering charge pump having three parallel current paths preventing the current sources and sinks to turn off and on
US20080315926A1 (en) Frequency Synthesizer
CN208986918U (zh) 一种延迟锁相环、时钟***和通信设备
US7236025B2 (en) PLL circuit and program for same
US20230344434A1 (en) Automatic Hybrid Oscillator Gain Adjustor Circuit
US9252791B1 (en) Phase locked loop and method for generating an oscillator signal
KR100507522B1 (ko) 전하 펌프 회로의 전류 검출을 이용한 주파수 합성기
US6778026B2 (en) High-speed phase frequency detection module
Hoyer et al. Heterogeneity in time delays between mutually synchronized 24 GHz oscillators
KR20090105052A (ko) 클럭 동기화 회로와 그의 구동 방법
US7659785B2 (en) Voltage controlled oscillator and PLL having the same
US10985767B2 (en) Phase-locked loop circuitry having low variation transconductance design
Chang et al. A phase-locked loop with background leakage current compensation
KR101656759B1 (ko) 주파수 미세 조정이 가능한 인젝션 락킹 기반 주파수 체배기 및 그 구동방법
KR20060103605A (ko) 주파수 이득이 낮은 ｖｃｏ를 가지는 위상동조기 및 그의제어방법
KR101833163B1 (ko) 인젝션 락킹 기반 주파수 체배기 및 그 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100802

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee