KR100506100B1 - Semiconductor device - Google Patents
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Abstract
반도체 웨이퍼 상의 다수의 반도체 칩 영역들 사이에 형성된 스크라이브 라인 영역 상에는, 제1 및 제2 홈들로 구성된 2중 홈으로 구성된 칩핑 방지부가 제공된다. 따라서, 각 반도체 칩 영역들 사이에 제공된 스크라이브 라인 영역을 따라 반도체 웨이퍼를 다이싱할 때 반도체 칩 영역으로의 칩핑의 침입이 방지된다. 이러한 관점에서, 절연막이 소자 형성 영역측 상의 반도체 웨이퍼 표면 상에 형성될 수 있다.On the scribe line region formed between the plurality of semiconductor chip regions on the semiconductor wafer, a chipping prevention portion composed of double grooves composed of first and second grooves is provided. Thus, intrusion of chipping into the semiconductor chip region is prevented when dicing the semiconductor wafer along the scribe line region provided between the respective semiconductor chip regions. In this respect, an insulating film can be formed on the semiconductor wafer surface on the element formation region side.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 다수의 반도체 칩 영역들 사이의 스크라이브 라인 영역을 따라 다이싱된(diced) 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to semiconductor devices diced along scribe line regions between a plurality of semiconductor chip regions.
IC 또는 LSI 같은 반도체 장치는 개시 물질로서 반도체 단결정 잉곳을 얇게 잘라냄으로써 제조된 반도체 웨이퍼를 사용하여 제조된다. 특히, 반도체 웨이퍼에 대한 여러 가지 프로세스들을 실행하여 반도체 웨이퍼 상에 다수의 반도체 칩을 형성한 후에, 반도체 칩 영역들 사이에 형성된 스크라이브 라인 영역을 따라 다이싱이 실행되며 이에 의해 개별적인 반도체 칩으로 분리하고 이들을 사용하여 반도체 장치를 조립한다.Semiconductor devices such as ICs or LSIs are fabricated using semiconductor wafers made by thinly cutting semiconductor single crystal ingots as starting materials. In particular, after a number of semiconductor chips are formed on the semiconductor wafer by performing various processes on the semiconductor wafer, dicing is performed along the scribe line regions formed between the semiconductor chip regions, thereby separating them into individual semiconductor chips. These are used to assemble a semiconductor device.
반도체 웨이퍼를 반도체 칩들로 분할하기 위해 다이싱 블레이드가 사용된다. 이 다이싱 블레이드는 다이아몬드 입자들을 니켈 도금층과 같은 접착제로 두께가 수십 ㎛인 원형 회전 숫돌의 절단부가 될 표면에 접착시킴으로써 구해지며, 다이아몬드 입자들은 수만 rpm의 고속으로 회전하면서 반도체 웨이퍼에 가압되어 이를 스크라이브 라인 영역을 따라 절단한다. 이 다이싱 동작 동안에 열이 발생하기 때문에, 반도체 웨이퍼 위에 물을 흘려서 냉각시키면서 상기 동작이 이행된다.Dicing blades are used to divide a semiconductor wafer into semiconductor chips. This dicing blade is obtained by bonding diamond particles to the surface to be cut of a circular grinding wheel of several tens of micrometers in thickness with an adhesive such as a nickel plating layer, which is pressed onto a semiconductor wafer while rotating at a high speed of tens of thousands of rpm and scribed. Cut along the line area. Since heat is generated during this dicing operation, the operation is performed while cooling by flowing water over the semiconductor wafer.
도 5는 종래 다이싱을 설명하는 평면도이며, 도 6은 도 5의 라인 A-A를 따라 취해진 단면도이다.5 is a plan view illustrating conventional dicing, and FIG. 6 is a cross-sectional view taken along line A-A of FIG.
도 5 및 도 6에서, 참조 번호 (1)은 반도체 웨이퍼를; (2)는 반도체 웨이퍼(1) 상에 형성된 반도체 칩 영역을; (3)은 각 반도체 칩 영역(2)의 표면을 보호하는 산화물(SiO2) 등으로 구성된 절연 보호막을 지시하며, 이 절연 보호막(3)은 실질적으로 다층 막구조를 갖도록 형성된다. 참조 번호 (4)는 각 반도체 칩 영역(2) 상의 소망된 위치에서 형성되고 A1 등으로 구성된 패드 전극을; (5)는 각 반도체 칩 영역들(2) 사이에 형성된 스크라이브 라인 영역을; (6)은 스크라이브 센터를; (7)은 스크라이브 에지를; (8)은 패드 전극(4) 및 스크라이브 라인 영역(5) 등을 피복하는 질화막(SiN) 등으로 구성된 오버-코팅막을 지시한다. 또한, 참조 번호 (13)은 “스크라이브 TEG(Test Element Group)”로 호칭되는 프로세스 모니터용 패턴을 지시하는데 형성될 수도 형성되지 않을 수도 있다.5 and 6, reference numeral 1 denotes a semiconductor wafer; (2) shows a semiconductor chip region formed on the semiconductor wafer 1; (3) indicates an insulating protective film made of oxide (SiO 2 ) or the like which protects the surface of each
다이싱은 다이싱 블레이드를 스크라이브 라인 영역(5)의 스크라이브 센터(6)에 배치시키고, 도 5 및 도 6의 반도체 웨이퍼에 대해서 가압함으로써 시작된다. 다이싱 동안에, 이는 반도체 웨이퍼(1)가 적합한 지지 지그(supporting jig)에 의해 고정된 상태에서 이행되며, 반도체 웨이퍼(1)의 한 방향(예, X 방향)으로의 다이싱이 완료된 후에, 다른 방향(예, Y 방향)으로의 다이싱이 이행된다. X 및 Y 방향으로의 다이싱이 완료된 후에, 지지 지그에 의한 고정된 상태를 해제함으로써 반도체 웨이퍼(1)가 개별적인 반도체 칩들로 분할된다. 참조번호(16)는 다이싱 블레이드를 사용한 절단에 대한 실제 폭의 예를 나타낸다.Dicing is started by placing the dicing blade in the
종래의 반도체 장치에서, 반도체 웨이퍼가 다이싱에 의해 분할되는 경우, 다이싱 블레이드와 접촉한 반도체 웨이퍼의 절단선의 에지를 따라 소위 칩핑(chipping)이라 호칭되는 부정형 파열(indeterminate rupture)이 발생하는 문제점이 있다.In the conventional semiconductor device, when the semiconductor wafer is divided by dicing, there is a problem that an indeterminate rupture called so-called chipping occurs along the edge of the cutting line of the semiconductor wafer in contact with the dicing blade. have.
이러한 칩핑이 발생하여, 도 5에서 참조번호(9)로 표시된 칩핑부를 발생시킨다. 칩핑부(9)가 스크라이브 라인 영역(5)으로부터 반도체 칩 영역(2)으로 침입하는 경우, 다이싱에 의해 분할된 반도체 칩이 적합하게 동작하게 않고 최악의 경우에는 결함있는 소자가 될 가능성이 있다.Such chipping occurs, generating a chipping portion indicated by reference numeral 9 in FIG. When the chipping portion 9 intrudes from the
이로 인해, 반도체 웨이퍼의 표면을 직접 다이싱하기 위해 스크라이브 라인 영역의 오버-코팅막을 제거함으로써 칩핑이 발생하는 것을 방지하기 위한 방지책이 고안되었다. 그러나, 이 고안에 따르면, 스크라이브 영역이 노출되기 때문에, 다이싱이 완료된 후에 반도체 칩에 대해서 배선 결합이 실행되는 경우, 배선이 스크라이브 라인 영역의 일부와 접촉하게 되어서 단락을 유발하게 되는 결점이 있다.For this reason, a preventive measure has been devised to prevent chipping from occurring by removing the over-coating film of the scribe line region for directly dicing the surface of the semiconductor wafer. However, according to this design, since the scribe region is exposed, when wiring bonding is performed on the semiconductor chip after the dicing is completed, there is a drawback that the wiring comes into contact with a part of the scribe line region and causes a short circuit.
또한, 최근에, 칩을 축소시킬 목적으로 스크라이브 라인 영역 내에 “스크라이브 TEG(Test Element Groub)”로 호칭되는 프로세스 모니터용 패턴(13)이 일반적으로 배치되었으나, 이 TEG는 절연막 및 도전막을 적층함으로써 형성되기 때문에, 다이싱 동안에 다이싱 블레이드에 방해가 되고, 또한 칩핑이 쉽게 발생할 수 있게 한다. 이것을 피하기 위해, 스크라이브 라인 영역의 폭을 확대하는 것으로 충분하나, 이 경우에, 칩의 축소화에 반하는 현상을 낳게 된다는 점에서 바람직하지 않다.In addition, in recent years, a
본 발명은 그러한 문제점들을 해결하기 위해 고안되었으며, 그 목적은 반도체 칩 영역들 각각의 사이에 제공된 스크라이브 라인 영역을 따라 반도체 웨이퍼가 다이싱되는 경우에 칩핑이 반도체 칩 영역으로 침입하는 것을 방지하는 것이다.The present invention has been devised to solve such problems, and an object thereof is to prevent chipping from entering the semiconductor chip region when the semiconductor wafer is diced along the scribe line region provided between each of the semiconductor chip regions.
본 발명에 따른 반도체 장치는 반도체 칩 영역 주변의 스크라이브 라인 영역의 부분에 칩핑 방지부가 제공되는 것을 특징으로 한다.The semiconductor device according to the present invention is characterized in that a chipping prevention portion is provided at a portion of the scribe line region around the semiconductor chip region.
본 발명의 반도체 장치에 따라, 칩핑 방지부가 반도체 웨이퍼 상의 다수의 반도체 칩 영역들 사이에 형성된 스크라이브 라인 영역에 제공되며, 따라서 칩핑 방지부에 의해 반도체 칩 영역들 각각의 사이에 제공된 스크라이브 라인 영역을 따라 반도체 웨이퍼를 다이싱하는 경우에 칩핑이 반도체 칩 내로 침입하게 되는 것을 방지하는 것이 가능하다.According to the semiconductor device of the present invention, the chipping prevention portion is provided in the scribe line region formed between the plurality of semiconductor chip regions on the semiconductor wafer, and thus along the scribe line region provided between each of the semiconductor chip regions by the chipping prevention portion. When dicing a semiconductor wafer, it is possible to prevent chipping from invading into the semiconductor chip.
이하, 본 발명이 실시예에 따라 상세하게 설명될 것이다.Hereinafter, the present invention will be described in detail according to the embodiments.
도 1A 및 도 1B는 본 발명에 따른 반도체 장치의 제 1 실시예를 도시하는 도면으로서; 도 1A는 평면도이고 도 1B는 도 1A의 라인 A-A를 따라 취해진 단면도이다.1A and 1B show a first embodiment of a semiconductor device according to the present invention; FIG. 1A is a top view and FIG. 1B is a sectional view taken along line A-A of FIG. 1A.
도 1A 및 도 1B에서, 참조 번호(1)은 예를 들어 Si로 구성된 반도체 웨이퍼를; (2)는 반도체 웨이퍼(1) 상에 형성된 반도체 칩 영역을; (3)은 각 반도체 칩 영역(2)의 표면을 보호하는 산화물(SiO2) 등으로 구성된 절연 보호막을 지시하며, 이 절연 보호막(3)은 다층 막구조를 갖도록 형성된다. 참조 번호 (4)는 각 반도체 칩 영역(2) 상의 소망된 위치에 형성된 A1 등으로 구성된 패드 전극을; (5)는 각 반도체 칩 영역들(2)의 사이에 형성된 스크라이브 라인 영역을; (6)은 스크라이브 센터를; (7)은 스크라이브 에지를; (8)은 표면 보호막(3) 등을 피복하는 질화막(SiN) 등으로 구성된 오버-코팅막을 지시한다.1A and 1B, reference numeral 1 denotes a semiconductor wafer composed of Si, for example; (2) shows a semiconductor chip region formed on the semiconductor wafer 1; (3) indicates an insulating protective film made of oxide (SiO 2 ) or the like protecting the surface of each
스크라이브 라인 영역(5) 내의 이 오버-코팅막(8)은 그 외부에 형성된 제1 홈(10) 및 제2 홈(11)의 2중 홈으로 구성된 칩핑 방지부(12)가 제공된다. 또한, 스크라이브 센터(6)의 일부분에는 TEG 영역(13)이 배열되어 있다.This over-coating
스크라이브 센터(6)로부터 스크라이브 에지(7)까지의 스크라이브 라인 영역(5)의 폭은 예를 들어 약 65 ㎛으로 설정된다. 제1 홈(10)의 폭은 예를 들어 약 4㎛로 설정되고, 제2 홈(11)의 폭 c는 예를 들어 약 4㎛로 설정되고, 제1 홈(10)과 제2 홈(11) 사이의 오버코팅막(8)의 폭 b는 예를 들어 약 4㎛로 설정되고, 제2 홈(11) 외부의 오버코팅막(8)의 폭 d는 예를 들어 약 5㎛로 설정된다. 제1 홈(10) 및 제2 홈(11)의 깊이 h는 예를 들어 약 1㎛로 설정된다. 참조 번호(16)은 다이싱 블레이드에 의해 절단될 폭을 지시한다.The width of the
따라서, 스크라이브 라인 영역(5)의 오버-코팅막(8)의 외부에 형성된 제1 홈(10) 및 제2 홈(11)의 2중 홈으로 구성된 칩핑 방지부(12)를 제공함으로써, 반도체 웨이퍼(1)가 다이싱에 의해 분할될 때 칩핑이 발생될 지라도 칩핑이 반도체 칩 영역(2)으로 침입하는 것이 방지된다.Accordingly, the semiconductor wafer is provided by providing a
다음으로, 도 2A 내지 도 2D는 도 1에 도시된 반도체 장치를 제조하는 방법을 프로세스 순서대로 도시하는 단면도이다.Next, FIGS. 2A to 2D are cross-sectional views showing, in process order, a method of manufacturing the semiconductor device shown in FIG. 1.
먼저, 도 2A에 도시된 바와 같이, 예를 들어 Si로 구성되고 자체 상에 다수의 반도체 칩 영역들(2)이 형성된 반도체 웨이퍼(1)가 제공된다. 반도체 웨이퍼(1)는 산화물(SiO2) 같은 것으로 구성된 절연 보호막(3)으로 피복된다.First, as shown in FIG. 2A, a semiconductor wafer 1 is provided, which is made of, for example, Si and on which a plurality of
다음으로, 도 2B에 도시된 바와 같이, 알루미늄(A1) 같은 것으로 구성된 패드 전극(4)은 반도체 웨이퍼(1) 상의 각 반도체 칩 영역(2)의 소망된 위치에 형성된다. 이 패드 전극(4)은 널리 공지된 CVD법, PVD법 등과 같은 것에 의해 전체 표면 상에 A1막이 형성된 후에, 널리 공지된 포토리쏘그래피 프로세스에 의해 용이하게 형성될 수 있다.Next, as shown in FIG. 2B, a
다음으로, 도 2C에 도시된 바와 같이, 패드 전극(4)을 포함하는 각 반도체 웨이퍼(1)의 표면이 산화물 같은 것으로 피복된 후에, 이 산화물도 또한 질화막(SiN) 같은 것으로 구성된 오버코팅막(8)으로 피복될 수 있다. 오버코팅막(8)은 상술된 바와 같이 널리 공지된 CVD 법, PVD법 등과 같은 것에 의해 용이하게 형성될 수 있다. 패드 전극(4)의 표면 상에 형성된 오버코팅막(8)은 패드 전극(4)의 두께 정도로 가볍게 부풀어 오른 형태로 구성된다.Next, as shown in FIG. 2C, after the surface of each semiconductor wafer 1 including the
다음으로, 도 2D에 도시된 바와 같이, 패드 전극(4)의 표면의 오버코팅막(8)이 제거되고, 그와 동시에 각 반도체 칩 영역들(2) 사이에 제공된 스크라이브 라인 영역(5)의 표면 상에 오버코팅막(8)이 선택적으로 제거되므로써, 제1 홈(10) 및 제2 홈(11)을 형성하여 칩핑 방지부(12)를 구성한다. 이러한 칩핑 방지부(12)는 상술된 바와 같이 널리 공지된 포토리쏘그래피 프로세스에 의해 용이하게 형성될 수 있다.Next, as shown in FIG. 2D, the
따라서, 도 1에 도시된 바와 같이, 폭 a가 4㎛인 제1 홈(10), 폭 c가 4㎛인 제2 홈(11), 제1 홈(10)과 제2 홈(11) 사이의 폭 b가 4㎛인 오버코팅막(8), 및 제2 홈(11) 외부의 폭 d가 5㎛인 오버코팅막(8)이 형성된다. 또한, 각 홈(10, 11)의 깊이 h는 1㎛로 설정된다.Accordingly, as shown in FIG. 1, between the
도 3은 제 1 실시예의 반도체 장치에 의해 구해진 효과를 설명하는 특성 다이어그램으로서; 세로 좌표는 불량률(％), 가로 좌표는 스크라이브 폭(㎛)을 나타내고, 문자 A는 종래 구조의 경우를 지시하며 문자 B는 본 발명의 구조의 경우를 지시한다. 도 3의 특성 다이어그램으로부터 알 수 있는 바와 같이, 가로 좌표의 스크라이브 폭이 증가함에 따라, 불량률이 저하될 수 있다. 본 발명에 따라, 동일한 스크라이브 폭에 대한 불량률이 종래의 경우보다 현저하게 저하한다.3 is a characteristic diagram for explaining the effect obtained by the semiconductor device of the first embodiment; The ordinate indicates the defective rate (%), the abscissa indicates the scribe width (µm), the letter A indicates the case of the conventional structure and the letter B indicates the case of the structure of the present invention. As can be seen from the characteristic diagram of FIG. 3, as the scribe width of the abscissa increases, the defective rate may decrease. According to the present invention, the defective rate for the same scribe width is significantly lower than in the conventional case.
본 발명의 이러한 반도체 장치에 따라, 제1 홈(10) 및 제2 홈(11)의 2중 홈으로 구성된 칩핑 방지부(12)가 반도체 웨이퍼(1) 상의 다수의 반도체 칩 영역들(2) 사이에 형성된 스크라이브 라인 영역(5)에 제공되었으며, 이에 따라 반도체 웨이퍼(1)가 각 반도체 칩 영역들(2) 사이에 제공된 스크라이브 라인 영역(5)을 따라 다이싱될 때 반도체 칩 영역(2)으로 칩핑이 침입하는 것이 방지될 수 있다.According to this semiconductor device of the present invention, the
도 4는 본 발명에 따른 반도체 장치의 제 2 실시예를 도시하는 단면도이다.4 is a cross-sectional view showing the second embodiment of the semiconductor device according to the present invention.
이 실시예는 칩핑 방치층(12)이 돌출부들(14 및 14)로 구성된다는 점에서 제1 실시예와는 다르며, 그 외의 부분에서는 동일하고, 동일한 부분들은 이미 설명되었기 때문에 다른 부분만이 설명될 것이다.This embodiment differs from the first embodiment in that the
참조번호(14 및 14)는 이 실시예에서 칩핑 방지부(12)를 구성하는 돌출부를 지시하며, 절연 보호막(3) 상에 형성된 A1 등으로 구성된 도전막(15)를 통해 오버코팅막(8)을 부풀림으로써 형성된다.
상술된 바와 같이 이 도전막(15)이 패드 전극(4)를 형성하는 프로세스와 동시에 형성될 수 있기 때문에, 특별한 프로세스를 첨가하는 것이 불필요하다. 참조번호(10 및 11)는 이러한 돌출부들(14 및 14)을 형성함으로써 형성된 홈들을 지시한다.Since the
따라서, 본 실시예에 따라, 제1 실시예와 동일한 방법으로, 소위 다수의 돌출부(14 및 14)로 구성된 칩핑 방지부(12)가 반도체 웨이퍼(1) 상의 다수의 반도체 칩 영역들(2) 사이에 형성된 스크라이브 라인 영역(5)에 제공되고, 이에 따라 각 반도체 칩 영역들(2) 사이에 제공된 스크라이브 라인 영역(5)를 따라 반도체 웨이퍼(1)를 다이싱할 때 칩핑이 반도체 칩 영역(2) 내로 침입하는 것을 방지하는 것이 가능하다.Thus, according to the present embodiment, in the same manner as the first embodiment, the
부가적으로, 각 실시예의 반도체 장치들에 따라, 칩핑 방지부(12)가 제1 홈(10) 및 제2 홈(11)으로 구성된 2중 홈 또는 돌출부(14 및 14)로 구성된 2중막에 의해 구성되었기 때문에, 발생된 칩핑이 외부의 제2 홈(11)에서 정지하는 경우, 생산물이 양호하다고 판정되고, 반면에 에지측의 제1 홈(10)에서 정지하는 경우 불량으로 판정되는 방법으로 공정 관리의 칩핑의 정도가 측정될 수 있다. 이에 따라 공정 관리를 개선하는 것이 가능하게 된다.In addition, according to the semiconductor devices of each embodiment, the
이러한 관점에서, 상술된 각 실시예에서, 칩핑 방지부(12)는 2중 홈(10, 11) 또는 2중막(14, 14)에 의해 구성되지만, 항상 2중홈 또는 2중막에 한정되는 것은 아니며, 오히려 본 발명은 하나의 홈(10) 또는 막(14)로 된 형태에도 적용될 수 있다. 또한, 3중 또는 그 이상의 홈들 또는 막들이 형성될 수 있다. 또한, 절연 보호막(3) 및 오버코팅막(8)에 대한 재료들이 항상 상술된 실시예에서의 것과 동일할 필요는 없으며, 대체가능하다면 어떤 재료라도 사용될 수 있다. 또한, 스크라이브 라인 영역(5), 홈들(10, 11), 돌출부들(14, 14)과 같은 것들의 폭에 관해서, 상술된 실시예에서의 것들은 단지 예에 불과한 것이며, 필요 상황에 따라 변화될 수 있다.In this regard, in each of the above-described embodiments, the
상술된 바와 같이, 본 발명의 반도체 장치에 따라, 칩핑 방지부가 반도체 웨이퍼 상의 다수의 반도체 칩 영역들 사이에 형성된 스크라이브 라인 영역에 제공되고, 따라서 각 반도체 칩 영역들(2) 사이에 제공된 스크라이브 라인 영역(5)을 따라 반도체 웨이퍼(1)를 다이싱할 때 반도체 칩 영역(2)으로 칩핑이 침입하는 것이 방지될 수 있다.As described above, according to the semiconductor device of the present invention, the chipping prevention portion is provided in the scribe line region formed between the plurality of semiconductor chip regions on the semiconductor wafer, and thus the scribe line region provided between the respective
도 1A는 본 발명에 따른 반도체 장치의 제 1 실시예의 평면도.1A is a plan view of a first embodiment of a semiconductor device according to the present invention;
도 1B는 도 1A의 라인 A-A를 따라 취해진 본 발명에 따른 반도체 장치의 제 1 실시예의 단면도.1B is a cross-sectional view of a first embodiment of a semiconductor device according to the present invention taken along line A-A of FIG. 1A.
도 2A 내지 도 2D는 도 1에 도시된 반도체 장치를 제조하는 방법을 프로세스 순서대로 도시하는 단면도.2A to 2D are sectional views showing, in process order, the method of manufacturing the semiconductor device shown in FIG.
도 3은 제 1 실시예의 반도체 장치에 의해 구해진 효과를 설명하는 특성 다이어그램.3 is a characteristic diagram for explaining the effect obtained by the semiconductor device of the first embodiment.
도 4는 본 발명에 따른 반도체 장치의 제 2 실시예를 도시하는 단면도.4 is a sectional view showing a second embodiment of a semiconductor device according to the present invention.
도 5는 종래의 반도체 장치를 도시하는 평면도.5 is a plan view showing a conventional semiconductor device.
도 6은 도 5의 라인 A-A를 따라 취해진 단면도.6 is a sectional view taken along line A-A of FIG.
<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1 : 반도체 웨이퍼1: semiconductor wafer
2 : 반도체 칩 영역2: semiconductor chip area
3 : 절연 보호막3: insulation protection film
4 : 패드 전극4: pad electrode
5 : 스크라이브 라인 영역5: scribe line area
6 : 스크라이브 센터6: scribe center
7 : 스크라이브 에지7: scribe edge
8 : 오버-코팅막8: over-coating film
13 : 스크라이브 TEG13: scribe TEG
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970018478A KR100506100B1 (en) | 1996-05-14 | 1997-05-13 | Semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-119164 | 1996-05-14 | ||
| KR1019970018478A KR100506100B1 (en) | 1996-05-14 | 1997-05-13 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100506100B1 true KR100506100B1 (en) | 2005-10-13 |
Family
ID=43672366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970018478A KR100506100B1 (en) | 1996-05-14 | 1997-05-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100506100B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263380A (en) * | 1994-03-17 | 1995-10-13 | Ricoh Co Ltd | Semiconductor device |
-
1997
- 1997-05-13 KR KR1019970018478A patent/KR100506100B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263380A (en) * | 1994-03-17 | 1995-10-13 | Ricoh Co Ltd | Semiconductor device |
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