JPH07263380A - Semiconductor device - Google Patents
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- JPH07263380A JPH07263380A JP4749394A JP4749394A JPH07263380A JP H07263380 A JPH07263380 A JP H07263380A JP 4749394 A JP4749394 A JP 4749394A JP 4749394 A JP4749394 A JP 4749394A JP H07263380 A JPH07263380 A JP H07263380A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に関し、特に
ダイシング時のチッピングによる機能部分の損傷を軽減
できる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of reducing damage to a functional portion due to chipping during dicing.
【０００２】[0002]
【従来の技術】図２０は従来の半導体装置のダイシング
による素子分離を行なう前の平面図である。１はＧａＡ
ｓ基板、２は機能素子が形成された集積回路素子、５は
カーフとなる部分である。カーフとはダイシングにより
切削される部分である。図２１はダイシングにより素子
分離を行なった後の各半導体装置であり、ダイシングに
より素子を分離する際に発生したチッピング４が集積回
路素子２にまで達した様子を示す平面図である。素子分
離の方法としてはダイシングの他にもレーザーカット法
などがあるが、現在はダイシングが主流となっている。
ダイシング装置は、砥粒をボンドで円形状に固めたブレ
ードを高速で回転させ、ウェハを切削するものである。
これまでチッピングによる集積回路素子への悪影響を軽
減するために、砥粒やボンドの改良等によるブレードの
改良などによりチッピングの大きさを小さくする試みが
なされてきた。2. Description of the Related Art FIG. 20 is a plan view of a conventional semiconductor device before element isolation by dicing. 1 is GaA
s substrate, 2 is an integrated circuit element on which functional elements are formed, and 5 is a portion which becomes a kerf. The kerf is a portion cut by dicing. FIG. 21 is a plan view showing a state in which each semiconductor device has been subjected to element isolation by dicing, and the chippings 4 generated during element isolation by dicing have reached the integrated circuit element 2. In addition to dicing, laser cutting method and the like can be used as a device isolation method, but dicing is currently the mainstream.
The dicing device is a device for cutting a wafer by rotating at high speed a blade having abrasive grains fixed in a circular shape by bonding.
In order to reduce the adverse effects of chipping on the integrated circuit device, attempts have been made to reduce the size of chipping by improving the blade by improving abrasive grains and bonds.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら上記従来
の技術における半導体装置においては、ダイシングがブ
レードを高速で回転させてウェハを切削するという方法
であることから、チッピングを完全に無くすことは困難
であった。すなわち、従来の半導体装置においては、ダ
イシングによる素子分離の際に発生したチッピング４が
集積回路素子２を損傷してしまうという問題があった。
また、これにより半導体素子作製時における歩留まり低
下の要因の１つにもなっていた。However, in the semiconductor device in the above-mentioned conventional technique, it is difficult to completely eliminate chipping because dicing is a method of rotating a blade at a high speed to cut a wafer. It was That is, in the conventional semiconductor device, there is a problem that the chipping 4 generated during element isolation by dicing damages the integrated circuit element 2.
Further, this has also become one of the causes of a decrease in yield when manufacturing a semiconductor element.
【０００４】本発明は上記従来の技術の問題点を解決す
るためになされたものであり、ダイシング時のチッピン
グによる機能部分の損傷を軽減できる半導体装置を提供
することを目的とする。The present invention has been made in order to solve the above problems of the conventional technique, and an object of the present invention is to provide a semiconductor device capable of reducing damage to a functional portion due to chipping during dicing.
【０００５】[0005]
【課題を解決するための手段】本発明は、半導体基板に
機能素子を形成した半導体装置において、ダイシングの
際に生じるチッピングが機能素子に達しないようにチッ
ピングを止める手段を有することを特徴し、さらにはチ
ッピングを止める手段は機能素子の端部とこれに対向す
る半導体基板端部との間の少なくとも一部の領域に形成
した膜であることを特徴とする。The present invention is characterized in that, in a semiconductor device having a functional element formed on a semiconductor substrate, it has means for stopping the chipping so that the chipping that occurs during dicing does not reach the functional element. Further, the means for stopping the chipping is characterized in that it is a film formed in at least a partial region between the end of the functional element and the end of the semiconductor substrate facing the end.
【０００６】さらに本発明は、半導体基板に機能素子を
形成した半導体装置において、機能素子の表面を覆いか
つ機能素子の端部とこれに対向する前記半導体基板端部
との間の少なくとも一部の領域に膜を形成したことを特
徴とする。Further, according to the present invention, in a semiconductor device in which a functional element is formed on a semiconductor substrate, at least a part of an end portion of the functional element which covers the surface of the functional element and the end portion of the semiconductor substrate which faces the end portion of the functional element. A feature is that a film is formed in the region.
【０００７】さらに本発明は、チッピングを止める膜は
絶縁膜であることを特徴とする。Further, the present invention is characterized in that the film for stopping chipping is an insulating film.
【０００８】さらに本発明は、半導体基板に機能素子を
形成した半導体装置において、機能素子の端部とこれに
対向する半導体基板端部との間に段差部あるいは溝を設
けたことを特徴とする。Further, according to the present invention, in a semiconductor device having a functional element formed on a semiconductor substrate, a step or a groove is provided between an end of the functional element and an end of the semiconductor substrate facing the functional element. .
【０００９】さらに本発明は、半導体基板に機能素子を
形成した半導体装置において機能素子の端部とこれに対
向する半導体基板端部との間の少なくとも一部の領域に
膜、段差部、溝のうち少なくとも２つ以上を形成したこ
とを特徴とする。Further, according to the present invention, in a semiconductor device in which a functional element is formed on a semiconductor substrate, a film, a step portion, and a groove are formed in at least a partial region between the end portion of the functional element and the end portion of the semiconductor substrate facing the functional element. At least two or more of them are formed.
【００１０】[0010]
【作用】この発明によれば、ダイシングによる素子分離
の際に発生するチッピングを、半導体装置内部の機能部
分まで達せずに機能部分の周辺で止めることができる。
したがってチッピングによる機能部分の損傷を軽減する
ことができる。According to the present invention, chipping that occurs during element isolation by dicing can be stopped in the periphery of the functional portion without reaching the functional portion inside the semiconductor device.
Therefore, damage to the functional portion due to chipping can be reduced.
【００１１】[0011]
【実施例】以下図面を参照して本発明を詳細に説明す
る。図１は本発明の第１の実施例である半導体装置の上
面図であり、図２は図１に示した半導体装置の断面図で
ある。１はＧａＡｓ基板、２は集積回路素子、３はチッ
ピングを防止するための手段として設けられたＳｉＯ2
膜、４はダイシングにより素子を分離する際に発生した
チッピングである。なお、本実施例においては一例とし
て基板にＧａＡｓ基板１を用いているが、他の半導体基
板に対しても適用できる。図３は図１に示した半導体装
置の素子分離を行なう前の断面図であり、５はダイシン
グにより切削されるカーフと呼ばれる部分である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the drawings. 1 is a top view of a semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a sectional view of the semiconductor device shown in FIG. 1 is a GaAs substrate, 2 is an integrated circuit element, and 3 is SiO 2 provided as a means for preventing chipping.
The films 4 are chippings generated when the elements are separated by dicing. In the present embodiment, the GaAs substrate 1 is used as the substrate as an example, but it can be applied to other semiconductor substrates. FIG. 3 is a sectional view of the semiconductor device shown in FIG. 1 before element isolation, and 5 is a portion called a kerf cut by dicing.
【００１２】図１乃至図３に示した半導体装置の製造方
法について説明する。まず、一般的な集積回路形成工程
によりＧａＡｓ基板１に集積回路素子２を形成する。次
にＳｉＯ2膜をプラズマＣＶＤ法等により集積回路素子
２を形成したＧａＡｓ基板１上に成膜し、次に一般的な
フォトリソグラフィ技術と、例えばエッチングガスとし
てＣＦ4ガスを用いたＲＩＥ法を用いることにより、図
３に示したように、少なくとも集積回路素子２およびカ
ーフとなる部分５のＧａＡｓ基板１の表面で互いに対向
する辺６、７の間のＧａＡｓ基板１上にＳｉＯ2膜３を
残し、少なくともカーフ５の上に形成された部分を除去
するように、ＳｉＯ2膜を選択的に除去する。なお、集
積回路素子２を形成したＧａＡｓ基板１上にＳｉＯ2膜
を成膜する方法としては、例えばスパッタリング法等も
用いることができることは勿論である。また、ＳｉＯ2
膜を選択的に除去する方法としては、ウェットエッチン
グ法等を用いることも可能である。このようにチッピン
グを止める手段を形成することにより、カーフとなる部
分５をダイシングする際に発生したチッピング４は、Ｓ
ｉＯ2膜３を境界として集積回路素子２側には達するこ
とがなく、チッピング４による集積回路素子２の損傷は
激減する。A method of manufacturing the semiconductor device shown in FIGS. 1 to 3 will be described. First, the integrated circuit element 2 is formed on the GaAs substrate 1 by a general integrated circuit forming process. Next, a SiO 2 film is formed on the GaAs substrate 1 on which the integrated circuit element 2 is formed by the plasma CVD method or the like, and then a general photolithography technique and, for example, the RIE method using CF 4 gas as an etching gas. By using it, as shown in FIG. 3, the SiO 2 film 3 is formed on the GaAs substrate 1 at least between the sides 6 and 7 facing each other on the surface of the GaAs substrate 1 of at least the integrated circuit element 2 and the kerf. The SiO 2 film is selectively removed so that at least the portion formed on the kerf 5 is removed. As a method of forming the SiO 2 film on the GaAs substrate 1 on which the integrated circuit element 2 is formed, it goes without saying that a sputtering method or the like can be used. In addition, SiO 2
As a method for selectively removing the film, a wet etching method or the like can be used. By forming the means for stopping the chipping in this way, the chipping 4 generated when dicing the portion 5 to be the kerf is S
Since the iO 2 film 3 does not reach the integrated circuit element 2 side as a boundary, damage to the integrated circuit element 2 by the chipping 4 is drastically reduced.
【００１３】チッピングを止める手段として設けられる
膜としては、上述した実施例に示したＳｉＯ2膜やＳｉ3
Ｎ4、ＳｉＯＮなどの絶縁膜のほか、例えばその膜を集
積回路素子２に近接し過ぎてショートする可能性がある
などの支障がない場合には、導電性の膜であっても構わ
ない。As the film provided as a means for stopping chipping, the SiO 2 film or Si 3 film shown in the above-mentioned embodiment is used.
In addition to an insulating film such as N 4 or SiON, a conductive film may be used as long as there is no problem such that the film is too close to the integrated circuit element 2 to cause a short circuit.
【００１４】チッピングを防止するための手段として設
けられるＳｉＯ2膜３の形成にあたっては、必要に応じ
て集積回路素子２を一部のみ覆う、または集積回路素子
２の全体を覆う等のようにしても構わない。要は、少な
くともカーフ５の上の部分に形成されたＳｉＯ2膜を除
去しさえすれば、本発明の目的は達成される。このとき
ＳｉＯ2膜３を形成する工程は、本発明の趣旨を逸脱し
ない範囲で集積回路素子２を形成する工程の前でも後で
も良く、または集積回路素子２を形成する工程の途中で
も良い。さらにＳｉＯ2膜３を形成する工程を２工程以
上に分けて、その一部の工程を集積回路素子２を形成す
る工程の前あるいは集積回路素子２を形成する工程の途
中に形成し、他の一部の工程を集積回路素子２を形成す
る工程の後に形成するなどしても構わない。When forming the SiO 2 film 3 provided as a means for preventing chipping, the integrated circuit element 2 is only partially covered or the integrated circuit element 2 is entirely covered as necessary. I don't mind. In short, the object of the present invention can be achieved as long as the SiO 2 film formed on at least the kerf 5 is removed. At this time, the step of forming the SiO 2 film 3 may be performed before or after the step of forming the integrated circuit element 2 without departing from the scope of the present invention, or may be performed during the step of forming the integrated circuit element 2. Further, the step of forming the SiO 2 film 3 is divided into two or more steps, and some of the steps are formed before the step of forming the integrated circuit element 2 or during the step of forming the integrated circuit element 2, Part of the steps may be formed after the step of forming the integrated circuit element 2.
【００１５】図４に本発明の第２の実施例である半導体
装置を示す。図４に示した半導体装置においては、チッ
ピングを防止するための手段として設けられたＳｉＯ2
膜３が集積回路素子２の表面を一部のみ覆うように、か
つカーフとなる部分を覆わないように形成してある。FIG. 4 shows a semiconductor device according to a second embodiment of the present invention. In the semiconductor device shown in FIG. 4, SiO 2 provided as a means for preventing chipping.
The film 3 is formed so as to cover only a part of the surface of the integrated circuit element 2 and not to cover the part which becomes the kerf.
【００１６】図５乃至図７には本発明の第３の実施例で
ある半導体装置を示す。図５は第３の実施例である半導
体装置の上面図であり、図６は図５に示した半導体装置
の断面図であり、図７は図５に示した半導体装置の素子
分離を行なう前の断面図である。図５乃至図７に示した
半導体装置においては、チッピングを防止するための手
段として設けられたＳｉＯ2膜８が、少なくとも集積回
路素子２の表面全体を覆うように、かつカーフとなる部
分を覆わないように形成してあり、このＳｉＯ2膜８は
集積回路素子２を雰囲気中の水分等による劣化から防止
する保護膜として機能する。また、このようにＳｉＯ2
膜８を形成することにより、新たにチッピングを止める
膜を形成しなくても図５および図６に示したように、Ｓ
ｉＯ2膜８の端部でチッピングを止めることができる。5 to 7 show a semiconductor device according to a third embodiment of the present invention. 5 is a top view of the semiconductor device of the third embodiment, FIG. 6 is a cross-sectional view of the semiconductor device shown in FIG. 5, and FIG. 7 is a view before element isolation of the semiconductor device shown in FIG. FIG. In the semiconductor device shown in FIGS. 5 to 7, the SiO 2 film 8 provided as a means for preventing chipping covers at least the entire surface of the integrated circuit element 2 and covers the portion which will be the kerf. The SiO 2 film 8 functions as a protective film for preventing the integrated circuit element 2 from deterioration due to moisture in the atmosphere. In addition, in this way SiO 2
By forming the film 8, as shown in FIG. 5 and FIG. 6, S
Chipping can be stopped at the end of the iO 2 film 8.
【００１７】図４乃至図７を参照して説明した第２の実
施例および第３の実施例の半導体装置の製造方法として
は、上述した第１の実施例と同様にして形成することが
可能である。ただし、第３の実施例のＳｉＯ2膜８を形
成する工程に関しては、この実施例におけるＳｉＯ2膜
８を集積回路素子２の保護膜として機能させようとする
場合には、少なくとも集積回路素子２の保護すべき機能
部分の表面に形成されるＳｉＯ2膜の部分については、
集積回路素子２を形成する工程の後に行なうことが必要
であろう。The semiconductor device manufacturing method of the second and third embodiments described with reference to FIGS. 4 to 7 can be formed in the same manner as the first embodiment described above. Is. However, with respect to the step of forming the SiO 2 film 8 of the third embodiment, when it is intended to function of the SiO 2 film 8 in this embodiment as a protective film for an integrated circuit device 2, at least the integrated circuit element 2 For the part of the SiO 2 film formed on the surface of the functional part to be protected,
It may be necessary to do this after the step of forming integrated circuit element 2.
【００１８】チッピングを止める手段として設ける膜と
しては、上述したＳｉＯ2膜のほかＳｉ3Ｎ4、ＳｉＯＮ
のような絶縁膜である場合には、この膜が集積回路素子
２と接触していても回路がショートすることがないた
め、第２の実施例および第３の実施例の態様を採ること
が可能である。さらにチッピングを止める手段として設
けられる膜が導電性の膜であったとしても、チッピング
を止める手段として設けられる膜を形成する前に集積回
路素子２の表面を覆う絶縁膜を形成するなどの回路ショ
ート防止策を講じることにより、そのような態様を採る
ことができる。In addition to the above-mentioned SiO 2 film, Si 3 N 4 , SiON can be used as a film provided as a means for stopping chipping.
In the case of such an insulating film as described above, the circuit will not short-circuit even if this film is in contact with the integrated circuit element 2. Therefore, the modes of the second embodiment and the third embodiment can be adopted. It is possible. Further, even if the film provided as a means for stopping chipping is a conductive film, a circuit short circuit such as forming an insulating film covering the surface of the integrated circuit element 2 before forming the film provided as a means for stopping chipping. By taking preventive measures, such an aspect can be adopted.
【００１９】図８乃至図１０には本発明の第４の実施例
である半導体装置を示す。図８は第４の実施例である半
導体装置の上面図であり、図９は図８に示した半導体装
置の断面図であり、図１０は図８に示した半導体装置の
素子分離を行なう前の断面図である。図８乃至図１０に
おいて、９はＧａＡｓ基板１上に形成した段差部であ
る。8 to 10 show a semiconductor device according to a fourth embodiment of the present invention. 8 is a top view of the semiconductor device according to the fourth embodiment, FIG. 9 is a cross-sectional view of the semiconductor device shown in FIG. 8, and FIG. 10 is a view before element isolation of the semiconductor device shown in FIG. FIG. In FIGS. 8 to 10, 9 is a stepped portion formed on the GaAs substrate 1.
【００２０】図８に示した半導体装置の製造方法につい
て説明する。まず、一般的な集積回路形成工程によりＧ
ａＡｓ基板１に集積回路素子２を形成する。次に図１０
に示したように一般的なフォトリソグラフィ技術と、例
えばエッチングガスとしてＳｉＣｌ4ガスを用いたＲＩ
Ｅ法を用いることにより段差部９を形成する。このとき
段差部９は、少なくとも集積回路素子２の端部のＧａＡ
ｓ基板１と接する辺１０およびそれに対応するカーフに
なる部分５の端部の辺１１の間の領域を含み、かつカー
フになる部分５の少なくとも一部を含むように形成す
る。段差部９の形状は本発明の趣旨を逸脱しない範囲で
適宜形成することが可能であり、例えばウェットエッチ
ング法を用いて段差部９の切り口の形状を曲線的にした
り、階段状に複数の段差をつけるなどしても構わない。
また、本実施例においては、図１０に示したように互い
に隣接する集積回路素子２に対する対向した２つの段差
部９を、その間にあるカーフになる部分を含んで共通し
た１つの溝として形成し、カーフ部分で両者の半導体装
置を切断することにより２つの段差部９が一度に形成で
きるようにしている。これを四辺すべてについて行なえ
ば、段差部９はより容易に形成できる。しかしながら上
記対向した段差部９を別個の溝として形成しておき、カ
ーフとなる部分５で切断したときに段差部９が形成され
るようにしてももちろんよい。段差部９を形成する工程
は、本発明の趣旨を逸脱しない範囲で集積回路素子２を
形成する工程の前でも後でも良く、または集積回路素子
２を形成する工程の途中でも良い。さらに段差部９を形
成する工程は、２工程以上に分けて、その一部の工程を
集積回路素子２を形成する工程の前あるいは集積回路素
子２を形成する工程の途中に形成し、他の一部の工程を
集積回路素子２を形成する工程の後に形成するなどして
も構わない。このような段差部９を形成することによ
り、ダイシングする際に発生したチッピングは、段差部
９で止めることができ、集積回路素子２に損傷を与える
ことから防止することができる。A method of manufacturing the semiconductor device shown in FIG. 8 will be described. First, the general integrated circuit formation process
The integrated circuit element 2 is formed on the aAs substrate 1. Next, FIG.
As shown in FIG. 2, general photolithography technology and RI using SiCl 4 gas as an etching gas are used.
The step portion 9 is formed by using the E method. At this time, the step portion 9 has at least the GaA at the end portion of the integrated circuit element 2.
s It is formed so as to include a region between the side 10 in contact with the substrate 1 and the corresponding side 11 at the end of the portion 5 which becomes the kerf, and at least a part of the portion 5 which becomes the kerf. The shape of the step portion 9 can be appropriately formed without departing from the gist of the present invention. For example, the shape of the cut portion of the step portion 9 can be curved by using a wet etching method, or a plurality of stepped steps can be formed. You can put on.
Further, in this embodiment, as shown in FIG. 10, the two step portions 9 facing each other with respect to the integrated circuit elements 2 adjacent to each other are formed as one common groove including the kerf portion therebetween. The two step portions 9 can be formed at once by cutting both semiconductor devices at the kerf portion. If this is done for all four sides, the step portion 9 can be formed more easily. However, it is of course possible to form the facing step portions 9 as separate grooves so that the step portions 9 are formed when cut at the kerf portion 5. The step of forming the stepped portion 9 may be performed before or after the step of forming the integrated circuit element 2 without departing from the scope of the present invention, or may be performed during the step of forming the integrated circuit element 2. Further, the step of forming the step portion 9 is divided into two or more steps, and some of the steps are formed before the step of forming the integrated circuit element 2 or during the step of forming the integrated circuit element 2, and other steps are performed. Part of the steps may be formed after the step of forming the integrated circuit element 2. By forming such a step portion 9, chipping that occurs during dicing can be stopped at the step portion 9 and can be prevented from damaging the integrated circuit element 2.
【００２１】図１１乃至図１３には本発明の第５の実施
例である半導体装置を示す。図１１は第５の実施例であ
る半導体装置の上面図であり、図１２は図１１に示した
半導体装置の断面図であり、図１３は図１１に示した半
導体装置の素子分離を行なう前の断面図である。11 to 13 show a semiconductor device which is a fifth embodiment of the present invention. 11 is a top view of the semiconductor device according to the fifth embodiment, FIG. 12 is a cross-sectional view of the semiconductor device shown in FIG. 11, and FIG. 13 is a view before element isolation of the semiconductor device shown in FIG. FIG.
【００２２】図１１に示した半導体装置の製造方法につ
いて説明する。まず、一般的な集積回路形成工程により
ＧａＡｓ基板１に集積回路素子２を形成し、次に図１３
に示したように一般的なフォトリソグラフィ技術と、例
えばエッチングガスとしてＳｉＣｌ4ガスを用いたＲＩ
Ｅ法を用いることにより段差部９を形成する。段差部９
の形成にあたっては、その形状、形成方法等上述した第
４の実施例と同様にして形成できる。次に、ＳｉＯ2膜
をプラズマＣＶＤ法により、集積回路素子２および段差
部９を形成したＧａＡｓ基板１上に成膜したのち、図１
２および図１３に示したように、少なくとも集積回路素
子２の端部および段差部９の互いに対向する辺１２、１
３の間のＧａＡｓ基板１上にＳｉＯ2膜３を残すよう
に、ＳｉＯ2膜を選択的に除去する。本実施例において
は、上記の段差部９およびＳｉＯ2膜３のいずれもがチ
ッピングを止める手段として寄与し、上述した実施例１
乃至４と比較してその効果は大きなものとなる。チッピ
ングを止める手段として設ける膜の形状、形成方法、材
質等については、上述した第１乃至第３の実施例と同様
である。また、ＳｉＯ2膜３を形成する工程は、段差部
９を形成する工程の前でも後でも構わない。さらにはＧ
ａＡｓ基板１上の全面にＳｉＯ2膜を成膜し、段差部９
を形成した後にＳｉＯ2膜の不要部分を除去するといっ
たように、ＳｉＯ2膜３を形成する工程と段差部９を形
成する工程のうち一方の工程を中途段階で中断し、間に
他方の工程を挿入するものであっても構わない。ただ
し、形成方法によって段差部９を形成する段階でＳｉＯ
2膜が段差を形成しようとする部分に成膜されている場
合には、段差部９を形成する工程ではＧａＡｓ基板１と
ともにその上に成膜されているＳｉＯ2膜をも除去する
ことは言うまでもない。A method of manufacturing the semiconductor device shown in FIG. 11 will be described. First, the integrated circuit element 2 is formed on the GaAs substrate 1 by a general integrated circuit forming process, and then, as shown in FIG.
As shown in FIG. 2, general photolithography technology and RI using SiCl 4 gas as an etching gas are used.
The step portion 9 is formed by using the E method. Step 9
When forming, the shape and the forming method can be formed in the same manner as in the fourth embodiment. Next, a SiO 2 film is formed by a plasma CVD method on the GaAs substrate 1 on which the integrated circuit element 2 and the step portion 9 are formed.
2 and FIG. 13, at least the edges 12 and 1 of the end portion of the integrated circuit element 2 and the step portion 9 which face each other.
To leave the SiO 2 film 3 on the GaAs substrate 1 between the 3, to selectively remove the SiO 2 film. In the present embodiment, both the step portion 9 and the SiO 2 film 3 contribute to the means for stopping the chipping, and the above-described Embodiment 1 is used.
The effect is greater than that of Nos. 4 to 4. The shape, forming method, material, etc. of the film provided as a means for stopping chipping are the same as those in the first to third embodiments described above. Further, the step of forming the SiO 2 film 3 may be performed before or after the step of forming the step portion 9. Furthermore G
A SiO 2 film is formed on the entire surface of the aAs substrate 1, and the step 9
As such to remove unnecessary portions of the SiO 2 film after forming, one of the steps of the process for forming the step and the step portion 9 to form a SiO 2 film 3 is interrupted in the middle stage, the other step between May be inserted. However, when the step portion 9 is formed by the forming method, SiO
If the 2 film is formed on a portion to be formed a step is a step for forming a stepped portion 9 also removing the SiO 2 film is deposited thereon with the GaAs substrate 1 is needless to say Yes.
【００２３】図１４乃至図１６には本発明の第６の実施
例である半導体装置を示す。図１４は第６の実施例であ
る半導体装置の上面図であり、図１５は図１４に示した
半導体装置の断面図であり、図１６は図１４に示した半
導体装置の素子分離を行なう前の断面図である。図１４
乃至図１６において、１４はＧａＡｓ基板１上に形成し
た溝である。14 to 16 show a semiconductor device according to a sixth embodiment of the present invention. 14 is a top view of a semiconductor device according to a sixth embodiment, FIG. 15 is a cross-sectional view of the semiconductor device shown in FIG. 14, and FIG. 16 is a view before element isolation of the semiconductor device shown in FIG. FIG. 14
In FIG. 16, reference numeral 14 is a groove formed on the GaAs substrate 1.
【００２４】図１４に示した半導体装置の製造方法につ
いて説明する。まず、一般的な集積回路形成工程により
ＧａＡｓ基板１に集積回路素子２を形成し、次に図１６
に示したように一般的なフォトリソグラフィ技術と、例
えばエッチングガスとしてＳｉＣｌ4ガスを用いたＲＩ
Ｅ法を用いることにより溝１４を形成する。このとき溝
１４は、集積回路素子２の端部のＧａＡｓ基板１と接す
る辺１５およびそれに対向するカーフになる部分５の端
部の辺１６の間の領域にあり、カーフになる部分５は含
まないように形成する。溝１４の形状は本発明の趣旨を
逸脱しない範囲で適宜形成することが可能であり、例え
ばウェットエッチング法を用いて溝１４の切り口の形状
を曲線的にしたり、階段状に複数の段差をつけるなどし
ても構わない。溝１４を形成する工程は、本発明の趣旨
を逸脱しない範囲で集積回路素子２を形成する工程の前
でも後でも良く、または集積回路素子２を形成する工程
の途中でも良い。さらに溝１４を形成する工程は、２工
程以上に分けて、その一部の工程を集積回路素子２を形
成する工程の前あるいは集積回路素子２を形成する工程
の途中に形成し、他の一部の工程を集積回路素子２を形
成する工程の後に形成するなどしても構わない。このよ
うな溝１４を形成することにより、ダイシングする際に
発生したチッピングは、溝１４で止めることができ、集
積回路素子２に損傷を与えることから防止することがで
きる。A method of manufacturing the semiconductor device shown in FIG. 14 will be described. First, the integrated circuit element 2 is formed on the GaAs substrate 1 by a general integrated circuit forming process, and then, as shown in FIG.
As shown in FIG. 2, general photolithography technology and RI using SiCl 4 gas as an etching gas are used.
The groove 14 is formed by using the E method. At this time, the groove 14 is located in the region between the side 15 at the end of the integrated circuit element 2 in contact with the GaAs substrate 1 and the side 16 at the end of the portion 5 to be the kerf opposite thereto, and the portion 5 to be the kerf is included. Form so that it does not exist. The shape of the groove 14 can be appropriately formed without departing from the gist of the present invention. For example, a wet etching method is used to make the shape of the cut end of the groove 14 curved, or a plurality of steps are formed in a staircase shape. It doesn't matter. The step of forming the groove 14 may be performed before or after the step of forming the integrated circuit element 2 without departing from the spirit of the present invention, or may be performed during the step of forming the integrated circuit element 2. Further, the step of forming the groove 14 is divided into two or more steps, and some of the steps are formed before the step of forming the integrated circuit element 2 or in the middle of the step of forming the integrated circuit element 2, and other steps are performed. The process of forming a part may be formed after the process of forming the integrated circuit element 2. By forming the groove 14 as described above, chipping that occurs during dicing can be stopped by the groove 14 and can be prevented from damaging the integrated circuit element 2.
【００２５】次に本発明の半導体装置をプリンタのヘッ
ドに応用した例を説明する。まず、従来のプリンタのヘ
ッドの構成について説明する。図１７は従来のドット間
隔が６５μｍの４００ｄｐｉＬＥＤアレイ２０を並べて
実装した電子写真印刷用の書き込みヘッドである。図１
７において、１７はＬＥＤ、１８は配線、１９は電極パ
ッドである。ダイシングの際に発生するチッピング４の
大きさは２０μｍ程度であるので、各ＬＥＤ１７の周囲
には少なくとも２０μｍ以上のスペースが必要となる。
また、複数個のＬＥＤ１７を半導体基板に搭載してなる
ＬＥＤアレイ２０を互いに密着させて実装するのは困難
であり、通常は各ＬＥＤアレイ２０間の間隔２１を１５
μｍ程度とらなければならない。したがって、ＬＥＤ１
７のサイズが４０μｍ×４０μｍである場合には、図１
８に示したように、互いに隣接するＬＥＤアレイ２０の
つなぎ部分のドット間隔、すなわち互いに隣接した各Ｌ
ＥＤアレイ２０における互いに隣接したＬＥＤ１７間の
間隔だけは９５μｍ程度になってしまう。なお図１８は
図１７における円内部分すなわち互いに隣接したＬＥＤ
アレイ２０の端部の拡大図である。したがって、このよ
うな書き込みヘッドを用いると、印字ドットに対応する
ＬＥＤ１７の間隔が、このＬＥＤアレイ２０のつなぎ部
分で大きくなってしまうため、印刷時にＬＥＤアレイ２
０のつなぎ部分において印字品質が低下してしまう。Next, an example in which the semiconductor device of the present invention is applied to a printer head will be described. First, the structure of a conventional printer head will be described. FIG. 17 shows a conventional writing head for electrophotographic printing, in which 400 dpi LED arrays 20 having a dot interval of 65 μm are mounted side by side. Figure 1
In FIG. 7, 17 is an LED, 18 is a wiring, and 19 is an electrode pad. Since the size of the chipping 4 generated during dicing is about 20 μm, a space of at least 20 μm or more is required around each LED 17.
Further, it is difficult to mount the LED arrays 20 each having a plurality of LEDs 17 mounted on a semiconductor substrate in close contact with each other.
It should be about μm. Therefore, LED1
7 has a size of 40 μm × 40 μm, FIG.
As shown in FIG. 8, the dot spacing of the connecting portions of the LED arrays 20 adjacent to each other, that is, each L adjacent to each other.
Only the distance between the LEDs 17 adjacent to each other in the ED array 20 is about 95 μm. Note that FIG. 18 shows LEDs in a circle in FIG. 17, that is, LEDs adjacent to each other.
3 is an enlarged view of an end portion of the array 20. FIG. Therefore, when such a writing head is used, the interval between the LEDs 17 corresponding to the print dots becomes large at the connecting portion of the LED array 20, so that the LED array 2 is printed at the time of printing.
The print quality deteriorates at the joint portion of 0s.
【００２６】図１９は本発明の半導体装置を用いた電子
写真印刷用の書き込みヘッドの互いに隣接したＬＥＤア
レイ２０の端部拡大図である。なお、この書き込みヘッ
ドについても、図１７に示したものと同様のドット間隔
が６５μｍの４００ｄｐｉＬＥＤアレイ２０を並べて実
装した電子写真印刷用の書き込みヘッドを想定してい
る。３はチッピングを止める手段として設けられたＳｉ
Ｏ2膜であり、上述した第１の実施例において説明した
方法で形成することができる。このように形成すること
により、図１９に示したように、ダイシングの際に発生
したチッピング４をＳｉＯ2膜３の手前で止めることが
でき、集積回路素子（この場合にはＬＥＤ１７）には影
響を及ぼさない。このようにＳｉＯ2膜３を形成した場
合には、ＬＥＤ１７の周囲のスペースはＳｉＯ2膜３の
幅を含めても５μｍ程度で充分である。したがって図１
９に示したように、ＬＥＤ１７のサイズが４０μｍ×４
０μｍであっても、互いに隣接したＬＥＤアレイ２０に
おける互いに隣接したＬＥＤ１７間の間隔は６５μｍ程
度まで近付けることができ、他の部分のＬＥＤ１７間の
間隔と同等にすることができる。すなわち、ＬＥＤアレ
イ２０のつなぎ部分においても印字品質を高度に保つこ
とができる。なお、この例では上述した第１の実施例の
チッピングを止める手段を用いたものについて説明した
が、同様の書き込みヘッドにおいて必要に応じて他の実
施例に示したものを用いることができることはもちろん
である。また、書き込みヘッドはＬＥＤ１７を用いてい
るが、他の発光素子、例えばＬＤなどを用いても本発明
による効果が得られることは言うまでもない。FIG. 19 is an enlarged view of the ends of the LED arrays 20 adjacent to each other in the write head for electrophotographic printing using the semiconductor device of the present invention. Note that this writing head is also assumed to be a writing head for electrophotographic printing in which 400 dpi LED arrays 20 having a dot interval of 65 μm, which are similar to those shown in FIG. 17, are mounted side by side. 3 is Si provided as a means for stopping chipping
It is an O 2 film and can be formed by the method described in the first embodiment. By forming in this way, as shown in FIG. 19, the chipping 4 generated during dicing can be stopped before the SiO 2 film 3 and the integrated circuit element (LED 17 in this case) is not affected. Does not reach. When the SiO 2 film 3 is formed in this manner, it is sufficient that the space around the LED 17 is about 5 μm including the width of the SiO 2 film 3. Therefore, FIG.
As shown in 9, the size of the LED 17 is 40 μm × 4
Even if it is 0 μm, the interval between the LEDs 17 adjacent to each other in the LED array 20 adjacent to each other can be made close to about 65 μm, and can be made equal to the interval between the LEDs 17 in other portions. That is, the printing quality can be maintained at a high level even in the connecting portion of the LED array 20. In this example, the one using the means for stopping the chipping of the above-described first embodiment has been described, but it is needless to say that the same write head as shown in the other embodiments can be used if necessary. Is. Further, although the writing head uses the LED 17, it goes without saying that the effects of the present invention can be obtained by using other light emitting elements such as an LD.
【００２７】さらに印字密度が高密度になると、互いに
隣接したＬＥＤアレイ２０における互いに隣接したＬＥ
Ｄ１７間の間隔をより小さくする必要がある。本発明に
よるチッピングを止める手段を用いればこのような要求
にも応じることが可能であり非常に有効である。すなわ
ち例えば図１９に示した例で言えば、ＳｉＯ2膜３の幅
とＬＥＤアレイ２０の周縁部の幅とからなるＬＥＤ１７
の周囲のスペースをさらに小さくすればよい。When the printing density becomes higher, the LEs adjacent to each other in the LED arrays 20 adjacent to each other are further increased.
The spacing between D17 needs to be smaller. If the means for stopping chipping according to the present invention is used, it is possible and very effective to meet such demands. That is, for example, in the example shown in FIG. 19, the LED 17 including the width of the SiO 2 film 3 and the width of the peripheral portion of the LED array 20.
The space around can be made smaller.
【００２８】また、以上においては本発明の半導体装置
をプリンタのヘッドに応用した例について説明したが、
本発明の半導体装置はその趣旨を逸脱しない範囲で他の
さまざまな装置に適用できるものである。In the above, an example in which the semiconductor device of the present invention is applied to a printer head has been described.
The semiconductor device of the present invention can be applied to various other devices without departing from the spirit thereof.
【００２９】[0029]
【発明の効果】以上のように本発明による半導体装置に
おいては、ダイシングによる素子分離の際に発生するチ
ッピングを半導体装置内部の機能部分まで達せずに、機
能部分の周辺で止めることができる。したがってチッピ
ングによる機能部分の損傷を軽減することができる。ま
た、機能部分の近傍でダイシングすることができるので
機能部分の周辺を小さくすることができ、機能部分の大
きさが従来どおりでも素子全体の大きさを小さくするこ
とができる。これにより１枚のウェハで作製できる素子
数を多くすることができる。さらに、本発明の半導体装
置においては、素子全体の大きさを小さくできることに
より狭いスペースへの実装かつ高密度な実装が可能にな
るため、これを電子機器に用いた場合には電子機器を小
型化することができる。例えばＬＥＤアレイにおいて
は、並べて実装した際に隣接したＬＥＤアレイの最端部
のＬＥＤ間の間隔を小さくすることができるので、高密
度の電子写真用書き込みＬＥＤアレイヘッドを実現する
ことができる。As described above, in the semiconductor device according to the present invention, chipping that occurs during element isolation by dicing can be stopped in the periphery of the functional portion without reaching the functional portion inside the semiconductor device. Therefore, damage to the functional portion due to chipping can be reduced. Further, since the dicing can be performed in the vicinity of the functional portion, the periphery of the functional portion can be reduced, and the size of the entire device can be reduced even if the size of the functional portion is the same as the conventional one. This makes it possible to increase the number of elements that can be manufactured on one wafer. Further, in the semiconductor device of the present invention, since the size of the entire element can be reduced, mounting in a narrow space and high density mounting are possible. Therefore, when this is used in an electronic device, the electronic device can be downsized. can do. For example, in an LED array, when mounted side by side, the distance between the LEDs at the extreme ends of the adjacent LED arrays can be reduced, so that a high-density writing LED array head for electrophotography can be realized.
【図１】本発明の第１の実施例である半導体装置の上面
図である。FIG. 1 is a top view of a semiconductor device according to a first embodiment of the present invention.
【図２】図１に示した半導体装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG.
【図３】図１に示した半導体装置の素子分離を行なう前
の断面図である。3 is a cross-sectional view of the semiconductor device shown in FIG. 1 before element isolation.
【図４】本発明の第２の実施例である半導体装置であ
る。FIG. 4 is a semiconductor device which is a second embodiment of the present invention.
【図５】本発明の第３の実施例である半導体装置の上面
図である。FIG. 5 is a top view of a semiconductor device according to a third embodiment of the present invention.
【図６】図５に示した半導体装置の断面図である。6 is a cross-sectional view of the semiconductor device shown in FIG.
【図７】図５に示した半導体装置の素子分離を行なう前
の断面図である。FIG. 7 is a cross-sectional view of the semiconductor device shown in FIG. 5 before element isolation.
【図８】本発明の第４の実施例である半導体装置の上面
図である。FIG. 8 is a top view of a semiconductor device according to a fourth embodiment of the present invention.
【図９】図８に示した半導体装置の断面図である。9 is a cross-sectional view of the semiconductor device shown in FIG.
【図１０】図８に示した半導体装置の素子分離を行なう
前の断面図である。10 is a cross-sectional view of the semiconductor device shown in FIG. 8 before element isolation.
【図１１】本発明の第５の実施例である半導体装置の上
面図である。FIG. 11 is a top view of a semiconductor device according to a fifth embodiment of the present invention.
【図１２】図１１に示した半導体装置の断面図である。12 is a cross-sectional view of the semiconductor device shown in FIG.
【図１３】図１１に示した半導体装置の素子分離を行な
う前の断面図である。13 is a cross-sectional view of the semiconductor device shown in FIG. 11 before element isolation.
【図１４】本発明の第６の実施例である半導体装置の上
面図でる。FIG. 14 is a top view of a semiconductor device according to a sixth embodiment of the present invention.
【図１５】図１４に示した半導体装置の断面図である。15 is a cross-sectional view of the semiconductor device shown in FIG.
【図１６】図１４に示した半導体装置の素子分離を行な
う前の断面図である。16 is a cross-sectional view of the semiconductor device shown in FIG. 14 before element isolation.
【図１７】従来のドット間隔が６５μｍの４００ｄｐｉ
ＬＥＤアレイを並べて実装した電子写真印刷用の書き込
みヘッドである。FIG. 17: 400 dpi with a conventional dot spacing of 65 μm
It is a writing head for electrophotographic printing in which LED arrays are mounted side by side.
【図１８】図１７における互いに隣接したＬＥＤアレイ
の端部の拡大図である。FIG. 18 is an enlarged view of the ends of the LED arrays adjacent to each other in FIG. 17.
【図１９】本発明の半導体装置を用いた電子写真印刷用
の書き込みヘッドの互いに隣接したＬＥＤアレイの端部
の拡大図である。FIG. 19 is an enlarged view of an end portion of an LED array adjacent to each other in a writing head for electrophotographic printing using the semiconductor device of the present invention.
【図２０】従来の半導体装置のダイシングによる素子分
離を行なう前の平面図である。FIG. 20 is a plan view of a conventional semiconductor device before element isolation by dicing.
【図２１】ダイシングにより素子分離を行なったあとの
従来の各半導体装置の平面図である。FIG. 21 is a plan view of each conventional semiconductor device after element isolation is performed by dicing.
１ ＧａＡｓ基板 ２ 集積回路素子 ３、８ ＳｉＯ2膜 ４ チッピング ５ カーフ ６、７ 辺 ９ 段差部 １０、１１ 辺 １２、１３ 辺 １４ 溝 １５、１６ 辺 １７ ＬＥＤ １８ 配線 １９ 電極パッド ２０ ＬＥＤアレイ ２１ 各ＬＥＤアレイ間の間隔DESCRIPTION OF SYMBOLS 1 GaAs substrate 2 Integrated circuit element 3, 8 SiO 2 film 4 Chipping 5 Calf 6, 7 side 9 Step portion 10, 11 Side 12, 13 Side 14 Groove 15, 16 Side 17 LED 18 Wiring 19 Electrode pad 20 LED array 21 Each Interval between LED arrays
Claims (7)
置において、ダイシングの際に生じるチッピングが機能
素子に達しないようにチッピングを止める手段を有する
ことを特徴とする半導体装置。1. A semiconductor device having a functional element formed on a semiconductor substrate, further comprising means for stopping chipping so that chipping generated during dicing does not reach the functional element.
子の端部とこれに対向する前記半導体基板端部との間の
少なくとも一部の領域に形成した膜であることを特徴と
する請求項１記載の半導体装置。2. The means for stopping the chipping is a film formed in at least a partial region between an end of the functional element and an end of the semiconductor substrate facing the end of the functional element. The semiconductor device described.
置において、前記機能素子の表面を覆いかつ前記機能素
子の端部とこれに対向する前記半導体基板端部との間の
少なくとも一部の領域に膜を形成したことを特徴とする
半導体装置。3. In a semiconductor device having a functional element formed on a semiconductor substrate, at least a part of the region covering the surface of the functional element and between the end of the functional element and the end of the semiconductor substrate opposite thereto. A semiconductor device having a film formed on the semiconductor device.
求項１乃至３に記載の半導体装置。4. The semiconductor device according to claim 1, wherein the film is an insulating film.
置において、前記機能素子の端部とこれに対向する前記
半導体基板端部との間に段差部を設けたことを特徴とす
る半導体装置。5. A semiconductor device having a functional element formed on a semiconductor substrate, wherein a step portion is provided between an end portion of the functional element and an end portion of the semiconductor substrate facing the end portion.
置において、前記機能素子の端部とこれに対向する前記
半導体基板端部との間に溝を設けたことを特徴とする半
導体装置。6. A semiconductor device having a functional element formed on a semiconductor substrate, wherein a groove is provided between an end of the functional element and an end of the semiconductor substrate facing the end.
置において、前記機能素子の端部とこれに対向する前記
半導体基板端部との間の少なくとも一部の領域に膜、段
差部、溝のうち少なくとも２つ以上を形成したことを特
徴とする半導体装置。7. A semiconductor device having a functional element formed on a semiconductor substrate, wherein a film, a step portion, and a groove are formed in at least a partial region between an end portion of the functional element and an end portion of the semiconductor substrate facing the functional element. A semiconductor device in which at least two of them are formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4749394A JPH07263380A (en) | 1994-03-17 | 1994-03-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4749394A JPH07263380A (en) | 1994-03-17 | 1994-03-17 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263380A true JPH07263380A (en) | 1995-10-13 |
Family
ID=12776648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4749394A Pending JPH07263380A (en) | 1994-03-17 | 1994-03-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263380A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072575A (en) * | 2003-08-07 | 2005-03-17 | Matsushita Electric Ind Co Ltd | Method of dividing semiconductor device and substrate |
| JP2005243947A (en) * | 2004-02-26 | 2005-09-08 | Sumitomo Electric Ind Ltd | Method for manufacturing semiconductor device, and semiconductor device |
| KR100506100B1 (en) * | 1996-05-14 | 2005-10-13 | 소니 가부시끼 가이샤 | Semiconductor device |
-
1994
- 1994-03-17 JP JP4749394A patent/JPH07263380A/en active Pending
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