KR100505893B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 듀얼 게이트 산화막을 형성함에 있어서, 반도체 기판 표면을 질화 처리 하여 후속 식각공정시 기판의 손상을 방지할 수 있고, 고전압 소자용 게이트 산화막 형성시 반도체 기판의 표면과 고전압 소자용 게이트 산화막 표면에 질화막을 형성하여 추가 공정없이 소자의 특성을 향상할 수 있으며, 터널 산화막의 열화를 방지하여 우수하고 안정적인 특성을 가진 게이트 산화막을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 플래시 EEPROM 메모리 소자와 같이 듀얼 게이트 산화막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 고전압용 트랜지스터(High voltage transistor)가 형성되는 'HV(High Voltage)' 영역과, 저전압용 트랜지스터(Low voltage transistor) 및 메모리 셀(Memory Cell)이 형성되는 'Cell 또는 LV(Cell and Low Voltage)' 영역으로 분리된다. 이러한 영역에 각각 형성되는 게이트 절연막은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨대, 트랜지스터의 동작전압에 따라 두께가 두꺼운 게이트 절연막영역과 두께가 얇은 게이트 절연막이 형성되는 영역으로 구분된다.
이하, 도면을 참조하여 서로 다른 두께의 형성 방법을 구체적으로 설명한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 고전압 영역(A)과 저전압 및 셀 영역(B)이 정의된 반도체 기판(10)상에 고전압용 게이트 산화막(20)을 형성한다. 전체 구조상에 감광막을 도포한 다음 저전압 및 셀 영역 개방 마스크를 이용한 사진 식각공정을 실시하여 저전압 및 셀 영역을 개방하는 감광막 패턴(30)을 형성한다.
도 1b를 참조하면, 감광막 패턴(30)을 식각마스크로 하는 식각을 실시하여 저전압 및 셀 영역(B)의 반도체 기판(10)상의 고전압용 게이트 산화막(20)을 제거한다. 일반적으로, 저전압 및 셀 영역(B)에 형성된 고전압용 게이트 산화막(20)을 NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)를 이용하여 제거한다. 하지만, BOE를 이용할 경우 NH4+, H+ 및 F- 이온들에 의해 기판에 손상이 발생하게 된다. 또한, BOE에 의한 기판의 화학적 손상(Chemicla Attack)은 클리닝(Cleaning) 시간이 길어질수록 기판의 표면 거칠기가 더욱 증가하게 된다. 심지어 기판 표면에 마이크로 트렌치(Micro Trench)까지 형성시키게 되면 문제가 발생한다.
도 1c를 참조하면, 감광막 패턴(30)을 제거한 다음 산화 공정을 실시하여 저전압용 게이트 산화막 및 터널 산화막(40)을 형성한다. 감광막 패턴(30)의 제거시에도 노출된 저전압 및 셀 영역(B)의 반도체 기판(10)은 손상을 받게되는 문제가 발생한다. 따라서, BOE를 이용한 식각과 감광막 패턴 제거시 발생한 기판 표면의 손상(거칠기)이 해소되지 않은 상태에서 터널 산화막을 형성하게 되면, 터널 산화막의 막질을 저하시키게 되는 문제가 발생한다. 뿐만 아니라 이로인해 트랜지스터의 전기적 동작에 악영향을 미치게되고, 결국 수율을 떨어뜨리게 되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 본 발명은 고전압용 게이트 산화막의 상부와 하부 즉, 반도체 기판을 질화 시켜 후속 식각공정시 발생하는 반도체 기판의 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 고전압 소자가 형성될 제 1 영역과 저전압 소자 또는 메모리 셀이 형성될 제 2 영역이 구분된 반도체 기판을 제공하는 단계와, 제 1 질화 공정을 실시하여 상기 반도체 기판의 표면을 질화 처리하는 단계와, 제 1 산화 공정을 실시하여 상기 질화처리된 반도체 기판 상에 고전압 소자용 게이트 산화막을 형성하는 단계와, 패터닝 공정을 실시하여 상기 제 2 영역의 상기 고전압 소자용 게이트 산화막을 식각하는 단계 및 제 2 산화 공정을 실시하여 전체 구조상에 저전압 소자용 게이트 산화막 및 터널 산화막을 형성하는 단계를 포함하되, 상기 제 1 질화 공정과 상기 제 1 산화 공정은 인시츄로 실시하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 고전압 소자(고전압용 게이트 산화막)가 형성될 제 1 영역(A)과 저전압 또는 플래시 소자(저전압용 및 셀 게이트 산화막)가 형성될 제 2 영역(B)이 정의된 반도체 기판(100) 상에 제 1 질화 공정을 실시하여 반도체 기판(110) 표면을 질화 처리 하여 제 1 질화막(112)을 형성하고, 제 1 산화공정(120)을 실시하여 반도체 기판 상에 고전압 소자용 게이트 산화막(120)을 형성하고, 제 2 질화 공정을 실시하여 고전압 소자용 게이트 산화막의 표면을 질화 시켜 제 2 질화막(122)을 형성한다.
제 1 질화 공정은 고온에서 질소(N)을 함유하는 가스를 유입하여 반도체 기판(110)의 표면을 질화 시켜 제 1 질화막(112; SiN 또는 SiON)을 형성한다. 질소를 함유하는 가스는 무수히 많기 때문에 본 실시예에서는 전부 언급하지 않았다. 하지만 통상의 지식을 가진자라면 충분히 알 수 있는 사실임을 명기한다. 본 실시예에서는 NO, N2O 및 NH3 중 적어도 어느 하나를 사용하고, 바람직하게는 NH3 가스만을 사용하는 것이 효과적이다. 제 1 질화 공정은 650 내지 950℃의 온도범위 내에서 5 내지 20 slm의 NH3 가스를 유입하면서 5 내지 30분간 어닐을 실시하는 것이 바람직하다.
제 1 질화 공정을 통해 표면에 제 1 질화막(112)이 형성된 반도체 기판(110) 상에 제 2 산화 공정을 실시하여 고전압 소자용 게이트 산화막(120)을 형성한다. 제 2 산화공정은 750 내지 850℃의 온도범위 내에서 습식 산화를 실시하는 것이 바람직하다. 고전압 소자용 게이트 산화막(120)은 제 2 산화 공정을 통해 200 내지 400Å 두께로 형성하는 것이 바람직하다.
제 2 질화 공정을 실시하여 고전압 소자용 게이트 산화막의 표면을 질화 처리하고, 고전압 소자용 게이트 산화막을 강화 시킨다. 제 2 질화 공정은 상술한 제 1 질화 공정과 동일한 조건으로 실시하는 것이 바람직하다.
제 1 질화 공정을 통해 반도체 기판(110)의 표면을 질화 처리 함으로써, 후속 식각공정시 반도체 기판(110)의 손상을 방지할 수 있다. 또한, 제 2 질화 공정을 통해 고전압 소자용 게이트 산화막(120)의 결합과 특성을 강화시킬 수 있다. 즉, SiON의 고전압 소자용 게이트 산화막(120)을 형성할 수 있다.
제 1 및 제 2 질화 공정과 제 1 산화공정은 인시츄(In-Situ)로 실시하는 것이 바람직하다. 이를 구체적으로 설명하면, 반도체 기판(110)을 챔버 내로 로딩한다. 증착 챔버의 온도를 제 1 온도(650 내지 950℃)로 상승시킨다. 제 1 온도에서 상기 증착 챔버 내로 5 내지 20 slm의 NH3 가스를 유입하여 5 내지 30분간 어닐을 실시하여 반도체 기판(110) 표면에 제 1 질화막(112)을 증착한다. NH3 가스유입을 차단하고, 증착 챔버의 온도를 제 2 온도(750 내지 850℃)로 변화 시킨다. 제 2 온도에서 습식 산화를 실시하여 고전압 소자용 게이트 산화막(120)을 형성한다. 증착 챔버의 온도를 제 3 온도(650 내지 950℃)로 변화 시킨다. 제 3 온도에서 증착 챔버 내로 5 내지 20 slm의 NH3 가스를 유입하여 어닐을 실시함으로써 고전압 소자용 게이트 산화막(120)의 표면을 질화 시킨다. 유입 가스를 차단하고, 챔버내의 온도를 하강시킨 다음 반도체 기판(110)을 챔버 외부로 언로딩한다. 상술한 바와 같이 인시츄로 공정을 진행함으로써, 공정 및 장비의 추가 없이 SiON의 터널 산화막과 고전압 소자용 게이트 산화막을 형성할 수 있다.
고전압 소자용 게이트 산화막(120) 형성전에 웰 형성을 위한 이온주입을 실시하여 웰(미도시)을 형성할 수 있다. 각 소자별로 N 웰과 P 웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 N 웰과 P 웰을 각각 형성하는 것이 효과적이다. 상세하게 설명하면, 먼저 P웰 영역을 개방시키는 이온 주입 마스크(미도시)를 형성한 후 P타입 도판트를 주입하여 P 웰을 형성한다. 다시 N 웰 영역을 개방시키는 이온 주입 마스크(미도시)를 형성한 후 N타입 도판트를 주입하여 N 웰을 형성하는 것이 바람직하다. 물론 이에 한정되는 것이 아니라 N 웰을 먼저 형성한 다음 P 웰을 형성할 수도 있다.
웰 형성을 위한 이온주입시 스크린 산화막을 형성하여 이온주입을 통해 반도체 기판이 손상되는 현상을 방지할 수 있다.
또한, 고전압 소자용 게이트 산화막 형성전에 반도체 소자의 문턱 전압 조절을 위한 이온주입을 실시하여 소자의 문턱 전압을 조절할 수 있다.
또한, 제 1 질화공정은 반도체 기판의 표면상에 제 1 질화막을 형성하는 것이고, 제 2 질화공정은 산화막 상에 제 2 질화막을 형성하는 것이다. 즉, 반도체 기판에 형성되는 제 1 질화막의 결합이 산화막 상에 형성되는 제2 질화막 보다 강하게 형성된다. 따라서, 후속 BOE를 이용한 식각공정시 산화막 상의 제 2 질화막은 쉽게 제거 가능하며, 반도체 기판에 형성된 제 1 질화막은 기판을 보호하기 위한 식각방지층 역할을 하게 된다.
도 2b를 참조하면, 전체 구조상에 감광막을 도포한 다음, 제 2 영역(B)을 개방 마스크를 이용한 사진 식각공정을 실시하여 제 2 영역(B)을 개방하는 감광막 패턴(130)을 형성한다. 감광막 패턴(130)을 식각마스크로 하는 식각공정을 실시하여 제 2 영역(B)의 고전압 소자용 게이트 산화막(120)을 제거한다.
제 2 영역(B)에 형성된 고전압 소자용 게이트 산화막(120)은 NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)를 이용한 습식식각을 실시하여 제거하는 것이 바람직하다. 종래에는 BOE를 이용할 경우 NH4+, H+ 및 F- 이온들에 의해 기판에 손상이 발생하였지만, 본 발명에서는 제 1 질화 공정을 통해 내산성의 제 1 질화막(112)이 반도체 기판(110) 표면에 형성이 되어 있어 BOE를 이용한 클리닝시에 발생하였던 반도체 기판(110)의 손상을 방지할 수 있다.
즉, BOE를 이용한 식각공정시 반도체 기판(110) 표면의 거칠기가 거칠어지는 현상을 방지할 수 있다. 앞서 설명한 제 1 질화 공정을 통해 반도체 기판 표면을 질화 시켜 SiN막 및 SiON막을 기판 표면에 형성시켜, BOE 딥 타임을 증가시키더라도 반도체 기판(110)의 표면 거칠기가 열화되지 않는다.
표 1은 본 발명의 BOE를 이용한 고전압용 게이트 산화막 식각후의 반도체 기판 표면의 거칠기를 나타낸 표이다.
File Name NH3 Anneal 적용(30% Over Etch) 30% Over Etch 50% Over Etch 100% Over Etch
Ra(nm) 0.0720 0.1451 0.2099 0.3455
P-v(nm) 1.0230 1.7980 2.3500 4.8820
Rms(nm) 0.0950 0.2024 0.2897 0.5019
상기의 30%의 과도식각은 주 식각 시간의 30%의 시간을 더 실시함을 지칭한다. 예들 들어, 제 2 영역(B)의 고전압 소자용 게이트 산화막(120)의 제거하기 위한 주 식각시간은 100초로 하였을 경우, 30초간 식각을 더 실시함을 의미한다. Ra 및 P-v는 3차원으로 표시할 것인가 2차원으로 표시할 것인가를 나타내는 기호이다.
표 1에서의 RMS를 참조하면, 종래 기술에 따른 30% 과도식각을 실시한 후의 기판 표면의 거칠기는 0.2024㎚ 이고, 본 발명의 기술에 따른 30% 과도식각을 실시한 후의 기판 표면의 거칠기는 0.0950㎚ 임을 알 수 있다. 약 2배정도의 표면 거칠기가 줄어듦을 볼 수 있다. 이와 같이 본 발명의 제 1 질화 공정을 실시하여 반도체 기판 표면을 질화 처리 함으로써, BOE를 이용한 식각공정시 반도체 기판의 표면이 손상을 입어 거칠어지는 현상을 방지할 수 있다.
도 2c를 참조하면, 제 1 영역(A)의 감광막 패턴(130)을 제거한 다음 제 2 산화 공정을 실시하여 전체 구조상에 저전압 소자용 게이트 산화막 및 터널 산화막(140)을 형성한다.
제 1 영역(A)의 감광막 패턴(130)은 감광막 스트립 공정을 실시하여 제거하는 것이 바람직하다. 감광막 스트립 공정후와 제 2 산화공정전에 잔류하는 감광막과 반도체 기판(110) 표면에 흡착된 카본(Carbon) 및 자연산화막의 제거를 위해 전처리 세정공정을 실시할 수 있다. 전처리 세정공정은 H2SO4와, H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하여 실시할 수 있다. 또한, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 실시할 수 있다.
세정 공정후 제 2 산화 공정을 실시하여 제 1 영역 즉, 표면이 질화처리된 고전압 소자용 게이트 산화막(120)상부와 제 2 영역(B) 즉, 표면이 질화처리된 반도체 기판(110)상에 저전압 소자용 게이트 산화막 및 터널 산화막(140)을 형성한다. 제 2 산화공정은 750 내지 850℃의 온도범위에서 습식산화을 실시하거나. 900 내지 1100℃의 온도범위에서 건식산화을 실시하는 것이 바람직하다. 또한, 제 2 산화공정은 습식산화 또는 건식산화 후, 저전압 소자용 게이트 산화막 및 터널 산화막(140)의 막질을 향상시키기 위해 NO 및/또는 N2O 가스를 이용한 어닐 공정을 실시할 수도 있다. 어닐 공정은 800 내지 1100℃의 온도범위와, 300 내지 760Torr의 압력하에서 5 내지 30slm의 NO 및/또는 N2O 가스를 유입하여 5 내지 30분간 실시하는 것이 바람직하다. 이는 저전압 소자용 게이트 산화막 및 터널 산화막(140)은 옥시 나이트라이드막(Oxynitride)일 경우 더욱 효과적이기 때문이다(전기적 특성을 향상할 수 있다). 습식산화 또는 건식산화 공정과, 어닐 공정은 서로 다른 챔버에서 실시할 수도 있고, 동일 챔버에서 인시츄로 실시할 수도 있다.
상술한 제 2 산화공정을 통해 10 내지 100Å 두께의 저전압 소자용 게이트 산화막 및 터널 산화막(140)을 형성하는 것이 바람직하다. 좀더 바람직하게는 저전압 소자용 게이트 산화막 및 터널 산화막(140)은 50 내지 80Å 두께로 형성하는 것이 효과적이다. 이는 제 2 영역(B)을 기준으로 한 값으로 제 1 영역(A)은 고전압 소자용 게이트 산화막(120) 상에 형성되는 저전압 소자용 게이트 산화막 및 터널 산화막(140)의 두께는 10 내지 60% 정도 더 얇아질 수 있다.
제 2 산화공정을 통해 형성된 저전압 소자용 게이트 산화막 및 터널 산화막(140)은 반도체 기판(110)의 표면이 매끄럽기 때문에 고른 분포를 가질 수 있다. 저전압 소자용 게이트 산화막 및 터널 산화막(140)의 열화를 방지할 수 있어 전기적으로 우수하고, 안정적인 특성을 갖는 저전압 소자용 게이트 산화막 및 터널 산화막(140)을 형성할 수 있다. 이는 고전압 소자용 게이트 산화막(120) 형성시에 반도체 기판(110) 표면에 질화막을 형성하여 후속 식각공정시 제 2 영역(B)의 반도체 기판(110) 표면을 보호하기 때문이다.
도 3은 본 발명에 따른 반도체 기판내의 질소 농도 분포의 SIMS(Secondary Ion Mass Spectrometry)분석표이다.
SIMS 분석은 높은 에너지의 일차이온빔을 고체 시편 표면에 주사, 방출되는 이차 이온의 질량을 측정하는 것이다.
도 3을 참조하면, 스퍼터 뎁스(Suptter Depth) 200을 기준으로 할 경우, 최상의 그래프는 산소의 농도이고, 가운데는 실리콘의 농도이고, 가장아래의 그래프는 질소의 농도를 나타낸다. 터널 산화막이 형성된 후의 기판의 표면부터의 질소 농도분포를 살펴보면, 표면서 높은 질소 농도가 분포하고(도 3의 A 참조), 약 350Å에서 질소 농도가 높아짐을 볼 수 있다(도 3의 B 참조). 이를 볼때, 기판의 표면과 약 350Å 전후에서 질화막이 형성됨을 알 수 있다.
상술한 바와 같이, 본 발명은 듀얼 게이트 산화막을 형성함에 있어서, 반도체 기판 표면을 질화 처리 하여 후속 식각공정시 기판의 손상을 방지할 수 있다.
또한, 고전압 소자용 게이트 산화막 형성시 반도체 기판의 표면과 고전압 소자용 게이트 산화막 표면에 질화막을 형성하여 추가 공정없이 소자의 특성을 향상할 수 있다.
또한, 터널 산화막의 열화를 방지하여 우수하고 안정적인 특성을 가진 게이트 산화막을 형성할 수 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명에 따른 반도체 기판내의 질소 농도 분포의 SIMS(Secondary Ion Mass Spectrometry)분석표이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 30, 130 : 감광막 패턴
20, 120 : 고전압 소자용 게이트 산화막
40, 140 : 저전압 소자용 게이트 산화막 및 터널 산화막
112, 122 : 질화막

Claims (6)

  1. 고전압 소자가 형성될 제 1 영역과 저전압 소자 또는 메모리 셀이 형성될 제 2 영역을 포함하는 반도체 기판을 제공하는 단계;
    제 1 질화 공정으로 상기 반도체 기판 표면에 제 1 질화막을 형성하는 단계;
    제 1 산화공정을 실시하여 상기 질화막상에 고전압 소자용 게이트 산화막을 형성하는 단계;
    패터닝 공정을 실시하여 상기 제 2 영역의 상기 고전압 소자용 게이트 산화막을 제거하는 단계;
    제 2 산화 공정을 실시하여 전면에 저전압 소자용 게이트 산화막 및 터널 산화막을 형성하는 단계를 포함하되,
    상기 제 1 질화공정과 상기 제 1 산화 공정은 인시츄로 실시하는 반도체 소자의 제조방법..
  2. 제 1항에 있어서,
    상기 제 1 산화 공정 이후 상기 패터닝 공정을 실시하기 전에 제 2 질화 공정을 실시하여 상기 고전압 소자용 게이트 산화막 표면상에 제 2 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 질화공정은 NO가스, N2O가스 및 NH3가스 중 적어도 어느하나의 가스를 사용하는 반도체 소자의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 질화 공정은 650 내지 950℃의 온도범위에서 5 내지 20slm의 NH3가스를 주입하여 5 내지 30 분간 실시하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 산화 공정은 750 내지 850℃의 온도범위에서 습식산화를 실시하여 200 내지 400Å 두께의 상기 고전압 소자용 게이트 산화막을 형성하고, 상기 제 2 산화 공정은 750 내지 850℃의 온도범위에서 습식산화를 실시하거나. 900 내지 1100℃의 온도범위에서 건식산화를 실시하여 10 내지 100Å 두께의 상기 저전압 소자용 게이트 산화막 및 터널 산화막을 형성하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 제 2 산화 공정후,
    800 내지 1100℃의 온도와 300 내지 760torr의 압력과 NO가스 및/또는 N2O가스 분위기 하에서 5 내지 30분간 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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