KR100505392B1 - Capacitor Manufacturing Method of Semiconductor Memory - Google Patents
Capacitor Manufacturing Method of Semiconductor Memory Download PDFInfo
- Publication number
- KR100505392B1 KR100505392B1 KR1019980037578A KR19980037578A KR100505392B1 KR 100505392 B1 KR100505392 B1 KR 100505392B1 KR 1019980037578 A KR1019980037578 A KR 1019980037578A KR 19980037578 A KR19980037578 A KR 19980037578A KR 100505392 B1 KR100505392 B1 KR 100505392B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- contact holes
- oxide film
- film
- tungsten
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체메모리의 커패시터 제조방법에 관한 것으로, 종래에는 공정이 복잡하여 제조원가가 상승되고, 수율이 저하되는 문제점이 있었다. 따라서 본 발명은 모스 트랜지스터가 형성된 반도체기판의 상부에 제1층간절연막, 질화막 및 산화막을 적층 형성하는 단계와; 사진식각공정을 통해 산화막 및 질화막을 식각하여 제1,제2스토리지 노드 콘택 홀과 비트라인 콘택 홀을 형성하는 단계와; 제1,제2스토리지 노드 콘택 홀, 비트라인 콘택 홀 및 그 비트라인 콘택 홀로부터 소정거리의 산화막 상부가 노출되도록 감광막 패턴을 형성하는 단계와; 감광막 패턴을 적용하여 산화막과 제1층간절연막을 식각한 후, 감광막 패턴을 제거하는 단계와; 산화막과 제1층간절연막이 식각된 영역에 텅스텐 플러그를 형성하는 단계와; 텅스텐 플러그 및 산화막의 상부에 제2층간절연막을 형성하는 단계와; 사진식각공정을 통해 제2층간절연막을 선택적으로 식각하여 제1,제2스토리지 노드 콘택 홀에 형성된 텅스텐 플러그를 노출시키고, 그 노출된 텅스텐 플러그 및 제2층간절연막의 상부에 텅스텐을 증착한 후, 패터닝하여 제1,제2스토리지 노드를 형성하는 단계로 이루어지는 반도체메모리의 커패시터 제조방법을 통해 비트라인과 스토리지 노드 콘택을 텅스텐 플러그를 사용해서 동시에 형성하므로, 층가절연막의 사용갯수를 줄일 수 있어 공정이 단순화됨에 따라 제조원가를 절감하고, 수율이 향상되는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor memory. In the related art, the manufacturing process is complicated and the manufacturing cost increases, and the yield decreases. Therefore, the present invention comprises the steps of laminating a first interlayer insulating film, a nitride film and an oxide film on the semiconductor substrate on which the MOS transistor is formed; Etching the oxide film and the nitride film through a photolithography process to form first and second storage node contact holes and bit line contact holes; Forming a photoresist pattern such that an upper portion of the oxide film at a predetermined distance is exposed from the first and second storage node contact holes, the bit line contact holes, and the bit line contact holes; Etching the oxide film and the first interlayer insulating film by applying the photoresist pattern, and then removing the photoresist pattern; Forming a tungsten plug in a region where the oxide film and the first interlayer insulating film are etched; Forming a second interlayer insulating film on the tungsten plug and the oxide film; Selectively etching the second interlayer insulating film through a photolithography process to expose the tungsten plugs formed in the first and second storage node contact holes, and depositing tungsten on the exposed tungsten plug and the second interlayer insulating film. By forming the first and second storage nodes by patterning, the semiconductor memory capacitor manufacturing method simultaneously forms the bit lines and the storage node contacts using tungsten plugs, thereby reducing the number of use of the insulating layer. As it is simplified, manufacturing cost is reduced and yield is improved.
Description
본 발명은 반도체메모리의 커패시터 제조방법에 관한 것으로, 특히 커패시터와 비트라인을 동시에 형성하여 공정을 단순화 시키기에 적당하도록 한 반도체메모리의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor memory, and more particularly, to a method of manufacturing a capacitor of a semiconductor memory, which is suitable for simplifying a process by simultaneously forming a capacitor and a bit line.
종래 반도체메모리의 커패시터 제조방법을 도1a 내지 도1k의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.A method of manufacturing a capacitor of a conventional semiconductor memory will be described in detail with reference to the procedure cross-sectional view of FIGS. 1A to 1K.
먼저, 도1a에 도시한 바와같이 분리영역(2A,2B) 및 게이트(3A∼3D)가 형성된 반도체기판(1)의 상부에 층간절연막(4A)을 형성한다. 이때, 반도체메모리 셀은 하나의 커패시터와 모스 트랜지스터로 이루어지므로 반도체기판(1) 상에는 웰영역, 소스/드레인영역등이 형성되어 있지만 설명을 단순화 하기 위해 생략하였다. 그리고, 상기 분리영역(2A,2B)은 반도체기판(1) 상에 형성되는 각 소자들을 전기적으로 분리시키며, 상기 층간절연막(4A)은 콘택 홀을 통해 반도체기판(1)의 상부에 형성되는 층간을 선택적으로 접속시키고 아울러 평탄화를 도모하기 위해 형성한다.First, as shown in FIG. 1A, an interlayer insulating film 4A is formed on the semiconductor substrate 1 on which the isolation regions 2A and 2B and the gates 3A to 3D are formed. In this case, since the semiconductor memory cell includes one capacitor and a MOS transistor, a well region, a source / drain region, and the like are formed on the semiconductor substrate 1, but are omitted for simplicity. The isolation regions 2A and 2B electrically separate elements formed on the semiconductor substrate 1, and the interlayer insulating layer 4A is formed on the semiconductor substrate 1 through contact holes. It is formed to selectively connect and to planarize.
그리고, 도1b에 도시한 바와같이 상기 층간절연막(4A)의 상부에 감광막 패턴(5)을 형성하고, 도1c에 도시한 바와같이 그 감광막 패턴(5)을 통해 층간절연막(4A)을 식각하여 콘택 홀을 형성한다. 1B, a photosensitive film pattern 5 is formed on the interlayer insulating film 4A, and the interlayer insulating film 4A is etched through the photosensitive film pattern 5 as shown in FIG. 1C. Form a contact hole.
이때, 상기 감광막 패턴(5)은 감광막을 층간절연막(4A)의 상부전면에 도포한 후, 콘택 홀이 형성될 영역을 노광 및 현상하는 통상의 사진식각공정을 통해 형성하며, 상기 층간절연막(4A)의 식각은 반도체기판(1)이 노출될때까지 수행한다.In this case, the photoresist layer pattern 5 is formed through a conventional photolithography process of applying a photoresist layer to the upper surface of the interlayer insulating layer 4A and exposing and developing a region where a contact hole is to be formed. Etching is performed until the semiconductor substrate 1 is exposed.
그리고, 도1d에 도시한 바와같이 상기 감광막 패턴(5)을 제거하고, 콘택 홀에 폴리실리콘을 채워서 폴리실리콘 콘택(6A∼6C)을 형성한다. 이때, 폴리실리콘 콘택(6A∼6C)은 폴리실리콘을 층간절연막(4A)의 상부까지 형성한 후, 에치백(etch-back)하여 형성한다.1D, the photosensitive film pattern 5 is removed, and polysilicon contacts 6A to 6C are formed by filling polysilicon into contact holes. At this time, the polysilicon contacts 6A to 6C are formed by forming polysilicon up to the upper portion of the interlayer insulating film 4A and then etching back.
그리고, 도1e에 도시한 바와같이 상기 폴리실리콘 콘택(6A∼6C)이 형성된 층간절연막(4A)의 상부에 층간절연막(4B)을 형성한다. 이때, 층간절연막(4B)은 상기 폴리실리콘 콘택(6B)과 이후에 형성되는 비트라인(7)을 선택적으로 접속시키기 위해 형성한다.As shown in Fig. 1E, an interlayer insulating film 4B is formed on the interlayer insulating film 4A on which the polysilicon contacts 6A to 6C are formed. At this time, the interlayer insulating film 4B is formed to selectively connect the polysilicon contact 6B and the bit line 7 formed thereafter.
그리고, 도1f에 도시한 바와같이 상기 폴리실리콘 콘택(6B)의 상부에 형성된 층간절연막(4B)을 식각하여 비트라인 콘택 홀을 형성한다. 이때, 비트라인 콘택 홀은 층간절연막(4B)의 상부에 상기 설명한 통상의 사진식각공정을 통해 감광막 패턴(미도시)을 형성하고, 이를 통해 층간절연막(4B)을 상기 폴리실리콘 콘택(6B)이 노출될때까지 식각하여 형성한다. As shown in FIG. 1F, the interlayer insulating film 4B formed on the polysilicon contact 6B is etched to form a bit line contact hole. At this time, the bit line contact hole forms a photoresist pattern (not shown) on the upper portion of the interlayer insulating film 4B through the conventional photolithography process described above, and thus the polysilicon contact 6B is formed on the interlayer insulating film 4B. Form by etching until exposed.
그리고, 도1g에 도시한 바와같이 WSix와 같은 비트라인 물질을 상기 비트라인 콘택 홀이 형성된 층간절연막(4B)의 상부까지 증착한 후, 패터닝(patterning)하여 비트라인(7)을 형성한다. 이때, 비트라인(7)은 비트라인 물질의 상부에 상기 설명한 사진식각공정을 통해 감광막 패턴(미도시)을 형성한 후, 노출된 비트라인 물질을 식각하는 패터닝을 통해 형성한다.As shown in FIG. 1G, a bit line material such as WSix is deposited to the upper portion of the interlayer insulating film 4B in which the bit line contact hole is formed, and then patterned to form a bit line 7. In this case, the bit line 7 is formed by patterning the photoresist pattern (not shown) through the photolithography process described above on the bit line material and then etching the exposed bit line material.
그리고, 도1h에 도시한 바와같이 상기 비트라인(7)이 형성된 층간절연막(4B)의 상부에 층간절연막(4C)을 형성한다. 이때, 층간절연막(4C)은 비트라인(7)으로 인해 형성된 단차를 평탄화하고 아울러 상기 폴리실리콘 콘택(6A,6C)과 이후에 형성되는 커패시터의 스토리지 노드 콘택(8A,8B)을 선택적으로 접속시키기 위해 형성한다.As shown in Fig. 1H, an interlayer insulating film 4C is formed on the interlayer insulating film 4B on which the bit line 7 is formed. At this time, the interlayer insulating film 4C flattens the step formed by the bit line 7 and selectively connects the polysilicon contacts 6A and 6C and the storage node contacts 8A and 8B of the capacitor formed later. To form.
그리고, 도1i에 도시한 바와같이 상기 폴리실리콘 콘택(6A,6C)의 상부에 형성된 층간절연막(4B,4C)을 식각하여 스토리지 노드 콘택 홀을 형성한다. 이때, 스토리지 노드 콘택 홀은 층간절연막(4C)의 상부에 상기 설명한 통상의 사진식각공정을 통해 감광막 패턴(미도시)을 형성하고, 이를 통해 층간절연막(4C,4B)을 상기 폴리실리콘 콘택(6A,6C)이 노출될때까지 식각하여 형성한다.1I, the interlayer insulating films 4B and 4C formed on the polysilicon contacts 6A and 6C are etched to form storage node contact holes. In this case, the storage node contact hole forms a photoresist pattern (not shown) on the upper portion of the interlayer insulating film 4C through the conventional photolithography process described above, and through the interlayer insulating films 4C and 4B, the polysilicon contact 6A is formed. Etched until 6C) is exposed.
그리고, 도1j에 도시한 바와같이 상기 스토리지 노드 콘택 홀에 폴리실리콘을 채워서 스토리지 노드 콘택(8A,8B)을 형성한다. 이때, 스토리지 노드 콘택(8A,8B)은 폴리실리콘을 상기 스토리지 노드 콘택 홀이 형성된 층간절연막(4C)의 상부까지 증착한 후, 에치백하여 형성한다.1J, polysilicon is filled in the storage node contact holes to form storage node contacts 8A and 8B. In this case, the storage node contacts 8A and 8B are formed by depositing polysilicon to an upper portion of the interlayer insulating film 4C having the storage node contact hole and then etching back.
그리고, 도1k에 도시한 바와같이 상기 층간절연막(4C)의 상부에 폴리실리콘을 증착한 후, 패터닝하여 상기 스토리지 노드 콘택(8A,8B)과 접속되도록 스토리지 노드(9A,9B)를 형성한다. 이때, 스토리지 노드(9A,9B)는 폴리실리콘의 상부에 상기 설명한 사진식각공정을 통해 감광막 패턴(미도시)을 형성한 후, 노출된 폴리실리콘을 식각하는 패터닝을 통해 형성하며, 그 패터닝에 따라 실린더형 또는 박스형의 커패시터가 제조된다.1K, polysilicon is deposited on the interlayer insulating film 4C, and then patterned to form storage nodes 9A and 9B so as to be connected to the storage node contacts 8A and 8B. In this case, the storage nodes 9A and 9B form a photoresist pattern (not shown) on the upper portion of the polysilicon through the photolithography process described above, and then form the patterned by etching the exposed polysilicon, and according to the patterning Cylindrical or box capacitors are manufactured.
이후, 스토리지 노드(9A,9B)의 노출된 표면에 유전막(미도시)과 플레이트 전극(미도시)을 순차적으로 형성하여 커패시터의 제조를 완료한다.Subsequently, a dielectric film (not shown) and a plate electrode (not shown) are sequentially formed on the exposed surfaces of the storage nodes 9A and 9B to complete the manufacture of the capacitor.
그러나, 상기한 바와같은 종래 반도체메모리의 커패시터 제조방법은 3개의 층간절연막이 필요하고, 그에 따른 패터닝으로 인해 파티클(particle)이 증가하고 아울러 공정이 복잡해져서 반도체메모리의 제조원가가 상승되고, 수율이 저하되는 문제점이 있었다.However, the capacitor manufacturing method of the conventional semiconductor memory as described above requires three interlayer insulating films, and the patterning increases the particles and the complexity of the process increases the manufacturing cost of the semiconductor memory and lowers the yield. There was a problem.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 커패시터와 비트라인을 동시에 형성하여 층간절연막을 최소화하고 아울러 공정을 단순화할 수 있는 반도체메모리의 커패시터 제조방법을 제공하는데 있다.The present invention has been made to solve the conventional problems as described above, an object of the present invention is to form a capacitor and a bit line at the same time to minimize the interlayer insulating film and to simplify the process of the semiconductor memory capacitor manufacturing method To provide.
상기한 바와같은 본 발명의 목적을 달성하기 위한 바람직한 일 실시예는 모스 트랜지스터가 형성된 반도체기판의 상부에 제1층간절연막, 질화막 및 산화막을 순차적으로 적층 형성하는 단계와; 사진식각공정을 통해 상기 산화막 및 질화막을 식각하여 제1,제2스토리지 노드 콘택 홀과 비트라인 콘택 홀을 형성하는 단계와; 상기 제1,제2스토리지 노드 콘택 홀, 비트라인 콘택 홀 및 그 비트라인 콘택 홀로부터 소정거리의 상기 산화막 상부(비트라인이 형성될 영역)가 노출되도록 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 적용하여 상기 산화막과 제1층간절연막을 식각한 후, 감광막 패턴을 제거하는 단계와; 상기 산화막과 제1층간절연막이 식각된 영역에 텅스텐 플러그를 형성하는 단계와; 상기 텅스텐 플러그 및 산화막의 상부에 제2층간절연막을 형성하는 단계와; 사진식각공정을 통해 상기 제2층간절연막을 선택적으로 식각하여 제1,제2스토리지 노드 콘택 홀에 형성된 텅스텐 플러그를 노출시키고, 그 노출된 텅스텐 플러그 및 제2층간절연막의 상부에 텅스텐을 증착한 후, 패터닝하여 제1,제2스토리지 노드를 형성하는 단계로 이루어짐을 특징으로 한다.One preferred embodiment for achieving the object of the present invention as described above comprises the steps of sequentially forming a first interlayer insulating film, a nitride film and an oxide film on top of the semiconductor substrate on which the MOS transistor is formed; Etching the oxide film and the nitride film through a photolithography process to form first and second storage node contact holes and bit line contact holes; Forming a photoresist pattern such that an upper portion of the oxide layer (region where bit lines are to be formed) is exposed from the first and second storage node contact holes, the bit line contact holes, and the bit line contact holes; Applying the photoresist pattern to etch the oxide layer and the first interlayer insulating layer, and then removing the photoresist pattern; Forming a tungsten plug in a region where the oxide film and the first interlayer insulating film are etched; Forming a second interlayer insulating film on the tungsten plug and the oxide film; Selectively etching the second interlayer insulating layer through a photolithography process to expose the tungsten plugs formed in the first and second storage node contact holes, and depositing tungsten on the exposed tungsten plug and the second interlayer insulating layer. And patterning the first and second storage nodes.
상기한 바와같은 본 발명의 일 실시예에 따른 반도체메모리의 커패시터 제조방법을 도2a 내지 도2h의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.A method of manufacturing a capacitor of a semiconductor memory according to an embodiment of the present invention as described above will be described in detail with reference to the procedure cross-sectional view of FIGS. 2A to 2H.
먼저, 도2a에 도시한 바와같이 분리영역(12A,12B) 및 게이트(13A∼13D)가 형성된 반도체기판(11)의 상부에 층간절연막(14A), 질화막(15) 및 산화막(16)을 순차적으로 적층 형성한다. 이때, 층간절연막(14A)은 산화막을 대기압, 저압 또는 플라즈마 화학기상증착법(APCVD, LPCVD, PECVD)을 사용해서 300Å∼20,000Å의 두께로 형성하고, 질화막(15)은 플라즈마 화학기상증착법 또는 저압 화학기상증착법을 사용해서 300Å∼20,000Å의 두께로 형성하며, 산화막(16)은 대기압, 저압 또는 플라즈마 화학기상증착법을 사용해서 300Å∼20,000Å의 두께로 형성한다.First, as shown in FIG. 2A, the interlayer insulating film 14A, the nitride film 15, and the oxide film 16 are sequentially formed on the semiconductor substrate 11 on which the isolation regions 12A and 12B and the gates 13A to 13D are formed. Laminated to form. At this time, the interlayer insulating film 14A is formed of an oxide film having a thickness of 300 kPa to 20,000 kPa using atmospheric pressure, low pressure, or plasma chemical vapor deposition (APCVD, LPCVD, PECVD), and the nitride film 15 is plasma chemical vapor deposition or low pressure chemical. It is formed to a thickness of 300 kPa to 20,000 kPa using a vapor deposition method, and the oxide film 16 is formed to a thickness of 300 kPa to 20,000 kPa using atmospheric pressure, low pressure or plasma chemical vapor deposition.
그리고, 도2b에 도시한 바와같이 상기 산화막(16)의 상부에 감광막 패턴(17A)를 형성하고, 도2c에 도시한 바와같이 그 감광막 패턴(17A)을 통해 상기 산화막(16) 및 질화막(15)을 식각하여 스토리지 노드 콘택 홀(SNCH1,SNCH2)과 비트라인 콘택 홀(BLCH)을 형성한 후, 감광막 패턴(17A)을 제거한다. As shown in FIG. 2B, a photosensitive film pattern 17A is formed on the oxide film 16, and as shown in FIG. 2C, the oxide film 16 and the nitride film 15 are formed through the photosensitive film pattern 17A. ) Is formed to form the storage node contact holes SNCH1 and SNCH2 and the bit line contact holes BLCH, and then the photoresist pattern 17A is removed.
이때, 상기 감광막 패턴(17A)은 종래에 설명한 통상의 사진식각공정을 통해 형성하며, 상기 산화막(16) 및 질화막(15)의 식각은 층간절연막(14A)이 노출될때까지 수행한다.In this case, the photoresist pattern 17A is formed through the conventional photolithography process described above, and the etching of the oxide layer 16 and the nitride layer 15 is performed until the interlayer insulating layer 14A is exposed.
그리고, 도2d에 도시한 바와같이 상기 스토리지 노드 콘택 홀(SNCH1,SNCH2), 비트라인 콘택 홀(BLCH) 및 그 비트라인 콘택 홀(BLCH)로부터 소정거리의 상기 산화막(16) 상부(비트라인이 형성될 영역)가 노출되도록 감광막 패턴(17B)을 형성한다. 이때, 감광막 패턴(17B)은 종래에 설명한 통상의 사진식각공정을 통해 형성한다.As shown in FIG. 2D, an upper portion (bit line) of the oxide layer 16 at a predetermined distance from the storage node contact holes SNCH1 and SNCH2, the bit line contact hole BLCH, and the bit line contact hole BLCH is disposed. The photoresist pattern 17B is formed to expose the region to be formed. At this time, the photosensitive film pattern 17B is formed through the conventional photolithography process described above.
그리고, 도2e에 도시한 바와같이 상기 감광막 패턴(17B)을 적용하여 노출된 산화막(16)과 층간절연막(14A)을 식각한 후, 감광막 패턴(17B)을 제거한다. 이때, 산화막(16)의 식각은 질화막(15)에 대해 식각선택비가 우수한 식각제를 사용하여 질화막(15)이 노출될때까지 식각하고, 층간절연막(14A)은 반도체기판(11)이 노출될때까지 식각한다.As shown in FIG. 2E, the exposed oxide film 16 and the interlayer insulating film 14A are etched by applying the photosensitive film pattern 17B, and then the photosensitive film pattern 17B is removed. In this case, the oxide layer 16 is etched using an etchant having excellent etching selectivity with respect to the nitride layer 15 until the nitride layer 15 is exposed, and the interlayer insulating layer 14A is exposed until the semiconductor substrate 11 is exposed. Etch it.
그리고, 도2f에 도시한 바와같이 상기 산화막(16)과 층간절연막(14A)이 식각된 영역에 텅스텐 플러그(18A∼18C)를 형성한다. 이때, 텅스텐 플러그(18A∼18C)는 텅스텐과 반도체기판(11)의 접착력을 향상시키기 위하여 노출된 반도체기판(11), 질화막(15) 및 산화막(16)의 상부에 물리적 기상증착법(PVD) 또는 화학적 기상증착법을 통해 300Å∼10,000Å의 두께로 Ti/TiN의 배리어(barrier)층을 형성하고, 그 배리어층의 상부에 텅스텐을 증착한 후, 화학기계적 연마공정(CMP)을 산화막(16)이 노출될때까지 수행하여 형성한다. As shown in FIG. 2F, tungsten plugs 18A to 18C are formed in the region where the oxide film 16 and the interlayer insulating film 14A are etched. In this case, the tungsten plugs 18A to 18C may be physical vapor deposition (PVD) or the like on the exposed semiconductor substrate 11, nitride film 15 and oxide film 16 to improve the adhesion between tungsten and the semiconductor substrate 11. A chemical vapor deposition method is used to form a barrier layer of Ti / TiN to a thickness of 300 GPa to 10,000 GPa, depositing tungsten on the barrier layer, and then performing a chemical mechanical polishing process (CMP). Form by running until exposed.
상기 텅스텐은 물리적 기상증착법 또는 화학적 기상증착법을 통해 250℃∼700℃의 온도에서 300Å∼20,000Å의 두께로 증착한다.The tungsten is deposited to a thickness of 300 kPa to 20,000 kPa at a temperature of 250 ° C to 700 ° C through physical vapor deposition or chemical vapor deposition.
이와같은 텅스텐 플러그(18A,18C)는 커패시터의 스토리지 노드 콘택이 되고, 텅스텐 플러그(18B)는 비트라인 콘택 및 비트라인이 된다. 따라서, 상기 산화막(16)의 증착두께에 따라 비트라인의 두께를 조절할 수 있게 된다.Such tungsten plugs 18A and 18C become storage node contacts of the capacitor, and the tungsten plugs 18B become bit line contacts and bit lines. Therefore, the thickness of the bit line can be adjusted according to the deposition thickness of the oxide film 16.
그리고, 도2g에 도시한 바와같이 상기 텅스텐 플러그(18A∼18C) 및 산화막(16)의 상부에 층간절연막(14B)을 형성한다. As shown in Fig. 2G, an interlayer insulating film 14B is formed on the tungsten plugs 18A to 18C and the oxide film 16.
그리고, 도2h에 도시한 바와같이 사진식각공정을 통해 층간절연막(14B)을 선택적으로 식각하여 상기 텅스텐 플러그(18A,18C)를 노출시키고, 그 노출된 텅스텐 플러그(18A,18C) 및 층간절연막(14B)의 상부에 텅스텐을 증착한 후, 패터닝하여 스토리지 노드(19A,19B)를 형성한다. 이때, 스토리지 노드(19A,19B)는 텅스텐의 상부에 사진식각공정을 통해 감광막 패턴(미도시)을 형성한 후, 노출된 텅스텐을 식각하는 패터닝을 통해 형성하며, 그 패터닝에 따라 원하는 형태의 커패시터를 제조한다.2H, the interlayer insulating film 14B is selectively etched through a photolithography process to expose the tungsten plugs 18A and 18C, and the exposed tungsten plugs 18A and 18C and the interlayer insulating film ( Tungsten is deposited on top of 14B and then patterned to form storage nodes 19A and 19B. At this time, the storage nodes 19A and 19B form a photoresist pattern (not shown) on the top of the tungsten through a photolithography process, and then form the patterned pattern by etching the exposed tungsten and patterning the capacitor according to the patterning. To prepare.
이후, 상기 스토리지 노드(19A,19B)의 노출된 표면에 Ta2O5, Al2O3, BST, PZT등의 유전막(미도시)을 물리적 기상증착법 또는 화학적 기상증착법을 통해 증착하고, 그 유전막의 상부에 플레이트 전극(미도시)을 형성하여 커패시터의 제조를 완료한다.Thereafter, a dielectric film (not shown) such as Ta 2 O 5 , Al 2 O 3 , BST, or PZT is deposited on the exposed surfaces of the storage nodes 19A and 19B by physical vapor deposition or chemical vapor deposition. A plate electrode (not shown) is formed on top of the capacitor to complete the manufacture of the capacitor.
상기한 바와같은 본 발명에 의한 반도체메모리의 커패시터 제조방법은 비트라인과 스토리지 노드 콘택을 텅스텐 플러그를 사용해서 동시에 형성하므로, 층가절연막의 사용갯수를 줄일 수 있어 공정이 단순화됨에 따라 제조원가를 절감하고, 수율이 향상되는 효과와; 제1층간절연막의 상부에 질화막을 사용함에 따라 산화공정이나 열처리공정에서 게이트의 이상산화를 방지하여 반도체메모리의 신뢰성을 향상시킬 수 있는 효과와; 전극물질로 텅스텐을 사용함에 따라 스토리지 노드 콘택의 저항을 줄일 수 있는 효과와; 평탄화가 뛰어난 화학기계적 연마공정을 사용함에 따라 후속공정에 유리한 효과가 있다. In the method of manufacturing a capacitor of a semiconductor memory according to the present invention as described above, since the bit line and the storage node contact are simultaneously formed using tungsten plugs, the number of layered insulating films can be reduced, thereby reducing manufacturing costs as the process is simplified. The effect of improving yield; By using a nitride film on the upper part of the first interlayer insulating film, it is possible to prevent abnormal oxidation of the gate in the oxidation process or the heat treatment process to improve the reliability of the semiconductor memory; Reducing the resistance of the storage node contact by using tungsten as the electrode material; The use of a chemical mechanical polishing process with excellent planarization has an advantageous effect on subsequent processes.
도1은 종래 반도체메모리의 커패시터 제조방법을 보인 수순단면도.1 is a process cross-sectional view showing a capacitor manufacturing method of a conventional semiconductor memory.
도2는 본 발명의 일 실시예를 보인 수순단면도.Figure 2 is a cross-sectional view showing an embodiment of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
11:반도체기판 12A,12B:분리영역11: Semiconductor substrate 12A, 12B: Separation area
13A∼13D:게이트 14A,14B:층간절연막13A to 13D: Gate 14A and 14B: Interlayer insulating film
15:질화막 16:산화막15: nitride film 16: oxide film
17A,17B:감광막 패턴 18A∼18C:텅스텐 플러그17A, 17B: Photoresist pattern 18A-18C: Tungsten plug
19A,19B:스토리지 노드 SNCH1,SNCH2:스토리지 노드 콘택 홀19A, 19B: Storage node SNCH1, SNCH2: Storage node contact hole
BLCH:비트라인 콘택 홀BLCH: Bitline contact hole
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037578A KR100505392B1 (en) | 1998-09-11 | 1998-09-11 | Capacitor Manufacturing Method of Semiconductor Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037578A KR100505392B1 (en) | 1998-09-11 | 1998-09-11 | Capacitor Manufacturing Method of Semiconductor Memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000019465A KR20000019465A (en) | 2000-04-15 |
| KR100505392B1 true KR100505392B1 (en) | 2006-04-21 |
Family
ID=19550343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980037578A KR100505392B1 (en) | 1998-09-11 | 1998-09-11 | Capacitor Manufacturing Method of Semiconductor Memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100505392B1 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385462B1 (en) * | 2000-06-30 | 2003-05-27 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
| JP2002319636A (en) * | 2001-02-19 | 2002-10-31 | Nec Corp | Semiconductor memory and manufacturing method therefor |
| KR100390846B1 (en) * | 2001-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| KR101026372B1 (en) * | 2003-12-24 | 2011-04-07 | 주식회사 하이닉스반도체 | manufacturing method for bit-line in semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970018594A (en) * | 1995-09-29 | 1997-04-30 | 김광호 | Method for manufacturing DRAM shell having capacitor formed of ferroelectric material |
| US5689140A (en) * | 1994-10-14 | 1997-11-18 | Kabushiki Kaisha Toshiba | Method for forming studs and interconnects in a multi-layered semiconductor device |
| KR19980067537A (en) * | 1997-02-05 | 1998-10-15 | 문정환 | Metal wiring formation method of semiconductor device |
| KR19990061025A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Manufacturing method of semiconductor device |
-
1998
- 1998-09-11 KR KR1019980037578A patent/KR100505392B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689140A (en) * | 1994-10-14 | 1997-11-18 | Kabushiki Kaisha Toshiba | Method for forming studs and interconnects in a multi-layered semiconductor device |
| KR970018594A (en) * | 1995-09-29 | 1997-04-30 | 김광호 | Method for manufacturing DRAM shell having capacitor formed of ferroelectric material |
| KR19980067537A (en) * | 1997-02-05 | 1998-10-15 | 문정환 | Metal wiring formation method of semiconductor device |
| KR19990061025A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000019465A (en) | 2000-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100322218B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6080620A (en) | Method for fabricating interconnection and capacitors of a DRAM using a simple geometry active area, self-aligned etching, and polysilicon plugs | |
| JPH09307080A (en) | Manufacture of capacitor of semiconductor element | |
| US6348411B1 (en) | Method of making a contact structure | |
| US6806195B1 (en) | Manufacturing method of semiconductor IC device | |
| KR100448719B1 (en) | Semiconductor device and method for fabricating the same using damascene process | |
| US5989953A (en) | Method for manufacturing DRAM capacitor | |
| KR20010026149A (en) | Fabrication method of dram cell | |
| KR20020083408A (en) | Semiconductor device and method of manufacturing the same | |
| KR100505392B1 (en) | Capacitor Manufacturing Method of Semiconductor Memory | |
| US6777343B2 (en) | Method of forming contacts for a bit line and a storage node in a semiconductor device | |
| JPH0669449A (en) | Wiring structure and manufacture of dynamic ram | |
| JP3200974B2 (en) | Method for manufacturing semiconductor memory device | |
| US5536671A (en) | Method for fabricating capacitor of a semiconductor device | |
| US7022567B2 (en) | Method of fabricating self-aligned contact structures | |
| KR20000007644A (en) | Fabricating method of nor flash memory device | |
| KR100295661B1 (en) | Method for fabricating capacitor of dram | |
| KR100382542B1 (en) | method for manufacturing of semiconductor device | |
| KR20020084596A (en) | Method for fabricating capacitor | |
| JP2956234B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP3398056B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100240249B1 (en) | A fabricating method of semiconductor device having different gate oxides and gate electrode | |
| KR100576513B1 (en) | Method for fabricating MIM capacitor of semiconductor device | |
| KR100359786B1 (en) | Method for Fabricating of Semiconductor Device | |
| KR20010061085A (en) | A method for forming a capacitor of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |