KR100504948B1 - Method of forming contact plug in semiconductor devices - Google Patents

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Abstract

본 발명은 반도체소자의 콘택 플러그 형성방법에 관한 것으로, 본 발명의 사상은 도전성 영역이 구비된 트랜지스터가 형성된 활성 영역과, 활성영역에 대응되는 비활성 영역을 구비한 반도체 기판 전면에 금속물질을 형성하고 평탄화 공정을 수행하여, 금속층을 형성하는 단계, 상기 형성된 금속층을 패터닝하여 상기 비활성 영역만을 노출하는 제1 콘택홀을 형성하는 단계, 상기 결과물 전면에 층간 절연막을 형성하는 단계, 상기 형성된 층간 절연막을 패터닝하여 상기 하부의 금속층을 노출하는 제2 콘택홀을 형성하는 단계 및 상기 형성된 제2 콘택홀에 금속물질을 매립하여 콘택 플러그를 형성하는 단계를 포함한다. 따라서, 도전성 영역 상부에 콘택 플러그와 충분히 오버랩되어 접촉될 텅스텐막이 형성되기 때문에, 고집적화로 인해 콘택 플러그 형성 공정시 오정렬 마진이 발생하더라도 콘택 플러그와 접촉되지 않아야 할 영역에 콘택 플러그가 형성되지 않는다. The present invention relates to a method for forming a contact plug of a semiconductor device, and an object of the present invention is to form a metal material on the entire surface of a semiconductor substrate having an active region in which a transistor having a conductive region is formed and an inactive region corresponding to the active region. Performing a planarization process, forming a metal layer, patterning the formed metal layer to form a first contact hole exposing only the inactive region, forming an interlayer insulating film on the entire surface of the resultant, and patterning the formed interlayer insulating film. Forming a second contact hole exposing the lower metal layer, and forming a contact plug by burying a metal material in the formed second contact hole. Therefore, since the tungsten film to be contacted with the contact plug is sufficiently overlapped with the contact plug, the contact plug is not formed in the region that should not be in contact with the contact plug even if misalignment margin occurs during the contact plug formation process due to high integration.

Description

반도체 소자의 콘택 플러그 형성방법{Method of forming contact plug in semiconductor devices} Method of forming contact plug in semiconductor devices

본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact plug of a semiconductor device.

도 1은 종래 기술에 따라 형성된 반도체 소자의 콘택 플러그를 설명하는 단면도이고, 이를 참조하여 설명하면 다음과 같다. 1 is a cross-sectional view illustrating a contact plug of a semiconductor device formed according to the prior art.

도 1을 참조하면, 비활성 영역(B)과 활성 영역(A)으로 구분 정의된 반도체 기판(10)에 필드 산화막(미도시), 게이트 전극(미도시), 소스/드레인 영역(11)등을 각각 형성한다. 상기 결과물 전면에 층간 절연막(12)을 형성하고, 상기 층간 절연막(12)을 관통하여 하부의 게이트 전극 또는 소스/드레인 영역(11)과 같은 도전성 영역을 노출하는 콘택홀을 형성한다. 상기 형성된 콘택홀에 금속물질을 매립하여 도전성 영역과 접촉하는 콘택 플러그(14)를 형성한다. Referring to FIG. 1, a field oxide film (not shown), a gate electrode (not shown), a source / drain region 11, etc. may be formed on a semiconductor substrate 10 defined as an inactive region B and an active region A. FIG. Form each. An interlayer insulating layer 12 is formed on the entire surface of the resultant, and a contact hole is formed through the interlayer insulating layer 12 to expose a conductive region such as a lower gate electrode or a source / drain region 11. A metal plug is embedded in the formed contact hole to form a contact plug 14 in contact with the conductive region.

한편, 상기 콘택 홀 형성 공정에 있어서, 반도체 소자의 고집적화등으로 인해 콘택 홀의 정렬마진이 감소하게 되는 데, 도 1의 C와 같이 도전성 영역을 벗어난 지점 즉, 인접한 비활성영역과 접촉되는 영역에 콘택홀이 형성되고, 이 콘택홀에 도전 물질이 매립되면 비활성영역과 도전성영역 모두에 접촉되는 콘택 플러그가 형성되므로, 이는 소자의 특성을 저하시키는 문제점이 있다. On the other hand, in the contact hole forming process, the alignment margin of the contact hole is reduced due to the high integration of the semiconductor device, and the contact hole is located at a point outside the conductive region, that is, in an area in contact with an adjacent inactive region as shown in FIG. Is formed, and when the conductive material is filled in the contact hole, a contact plug is formed in contact with both the inactive region and the conductive region, which causes a problem of degrading the characteristics of the device.

상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 고집적화 등으로 인해 콘택 플러그의 오정렬을 방지할 수 있도록 하는 반도체 소자의 콘택 플러그 형성방법을 제공함에 있다. An object of the present invention for solving the above problems is to provide a method for forming a contact plug of a semiconductor device to prevent misalignment of the contact plug due to high integration of the semiconductor device.

상술한 목적을 달성하기 위한 본 발명의 사상은 도전성 영역이 구비된 트랜지스터가 형성된 활성 영역과, 활성영역에 대응되는 비활성 영역을 구비한 반도체 기판 전면에 금속물질을 형성하고 평탄화 공정을 수행하여, 금속층을 형성하는 단계, 상기 형성된 금속층을 패터닝하여 상기 비활성 영역만을 노출하는 제1 콘택홀을 형성하는 단계, 상기 결과물 전면에 층간 절연막을 형성하는 단계, 상기 형성된 층간 절연막을 패터닝하여 상기 하부의 금속층을 노출하는 제2 콘택홀을 형성하는 단계 및 상기 형성된 제2 콘택홀에 금속물질을 매립하여 콘택 플러그를 형성하는 단계를 포함한다. The idea of the present invention for achieving the above object is to form a metal material on the entire surface of the semiconductor substrate having an active region in which a transistor with a conductive region is formed, and an inactive region corresponding to the active region, and to perform a planarization process, Forming a first contact hole exposing only the inactive region by patterning the formed metal layer, forming an interlayer insulating film on the entire surface of the resultant, and patterning the formed interlayer insulating film to expose the lower metal layer. Forming a second contact hole and forming a contact plug by burying a metal material in the formed second contact hole.

상기 반도체 기판 전면에 형성되는 금속물질은 텅스텐인 것이 바람직하고, 제2 콘택홀에 매립되는 금속물질은 텅스텐인 것이 바람직하다. Preferably, the metal material formed on the entire surface of the semiconductor substrate is tungsten, and the metal material embedded in the second contact hole is preferably tungsten.

상기 트랜지스터의 도전성 영역은 게이트 전극의 상부, 소스 영역 및 드레인 영역 중 어느 하나인 것이 바람직하다. Preferably, the conductive region of the transistor is any one of an upper portion, a source region, and a drain region of the gate electrode.

상기 비활성영역은 소자분리막이 형성되어 있는 것이 바람직하다. In the inactive region, an isolation layer is preferably formed.

상기 금속층은 상기 하부의 도전성 영역 전면에 형성되면서 동시에 상기 콘택 플러그와 오버랩되어 접촉되는 것이 바람직하다. Preferably, the metal layer is formed on the entire surface of the lower conductive region and at the same time overlaps and contacts the contact plug.

상기 제1 콘택홀은 층간 절연막이 매립되는 것이 바람직하다. Preferably, the first contact hole is filled with an interlayer insulating film.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 2 내지 도 6은 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 단면도들이다. 2 to 6 are cross-sectional views illustrating a method for forming a contact of a semiconductor device according to the present invention.

도 2를 참조하면, 반도체 기판(20)의 비활성 영역(B)에 통상적인 STI 소자 분리막 형성공정을 수행하여, 소자 분리막(F)을 형성한다. 상기 반도체 기판(20)의 비활성 영역(B)에 대응되는 활성 영역(A) 상에 통상적인 스페이서를 포함한 게이트 전극(G) 및 소스/드레인 영역(S/D) 형성 공정을 수행하여 트랜지스터를 형성한다. Referring to FIG. 2, the device isolation film F is formed by performing a conventional STI device isolation film forming process on the inactive region B of the semiconductor substrate 20. A transistor is formed by performing a process of forming a gate electrode G and a source / drain region S / D including a conventional spacer on the active region A corresponding to the inactive region B of the semiconductor substrate 20. do.

도 3을 참조하면, 상기 결과물 전면에 텅스텐막(22)을 형성하고, 상기 활성영역(A) 상에 형성된 트랜지스터가 노출되도록 CMP 공정과 같은 평탄화 공정을 수행하여 텅스텐막(22)을 평탄화한다. 상기 평탄화된 텅스텐막(22)은 하부의 소스 영역(또는 드레인 영역, 게이트 전극 상부와 같은 도전성영역)과 접촉되도록 도전성 영역을 포함한 상기 결과물 전면에 형성한다. 따라서 이 텅스텐막(22)에는 이후 이텅스텐막(22)을 노출하는 콘택 플러그가 형성됨으로써, 하부의 도전성 영역과 콘택 플러그를 연결하는 역할을 수행한다. Referring to FIG. 3, the tungsten film 22 is formed on the entire surface of the resultant, and the tungsten film 22 is planarized by performing a planarization process such as a CMP process so that the transistor formed on the active region A is exposed. The planarized tungsten film 22 is formed on the entire surface of the resultant including the conductive region so as to be in contact with the lower source region (or the drain region, the conductive region such as the upper portion of the gate electrode). Accordingly, a contact plug exposing the tungsten film 22 is formed on the tungsten film 22, thereby connecting the lower conductive region and the contact plug.

도 4를 참조하면, 상기 비활성 영역(B)에 형성된 소자 분리막(F)이 노출되도록 포토레지스트 패턴을 형성하고, 이 패턴을 식각 마스크로 상기 텅스텐막(22)을 식각하여 제1 콘택홀(CH1)을 형성한다. 이 제1 콘택홀(CH1)의 형성은, 상기 텅스텐막(22)이 도전성 영역을 포함한 결과물 전 영역에 형성되므로, 도전성 영역이 형성되지 말아야 할 영역 즉, 비활성 영역(B)의 소자 분리막(F)과 같은 영역에 텅스텐막(22)이 형성되지 않도록 이 영역의 텅스텐막(22)을 제거한다. Referring to FIG. 4, a photoresist pattern is formed to expose the device isolation layer F formed in the inactive region B, and the tungsten layer 22 is etched using the pattern as an etching mask to form the first contact hole CH1. ). Since the first contact hole CH1 is formed in the entire region of the resultant product including the conductive region, the element isolation film F of the region where the conductive region should not be formed, that is, the inactive region B, should not be formed. The tungsten film 22 in this region is removed so that the tungsten film 22 is not formed in the same region as the?

도 5를 참조하면, 상기 결과물 전면 상에 층간 절연막(24)을 형성한 후 소정 영역의 텅스텐막(22)을 노출하는 포토레지스트 패턴을 형성한다. Referring to FIG. 5, after forming the interlayer insulating layer 24 on the entire surface of the resultant, a photoresist pattern exposing the tungsten film 22 in a predetermined region is formed.

한편, 상기 층간 절연막(24)은 상기 형성된 제1 콘택홀(CH1)에 매립된다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 층간 절연막(24)을 식각하여 제2 콘택홀(CH2)을 형성한다. 이 제2 콘택홀(CH2)은 하부의 텅스텐막(22)과 접촉되도록 형성된다. The interlayer insulating layer 24 is buried in the formed first contact hole CH1. Subsequently, the interlayer insulating layer 24 is etched using the photoresist pattern as an etch mask to form a second contact hole CH2. The second contact hole CH2 is formed to contact the lower tungsten film 22.

도 6을 참조하면, 상기 제2 콘택홀(CH2)이 형성된 결과물 전면에 도전물질 즉, 텅스텐막을 형성하여, 상기 제2 콘택홀(CH2)에만 도전물질이 남겨지도록 사진 식각하여 콘택 플러그(26)를 형성한다. 상기 콘택 플러그(26)는 하부의 소스 및 드레인 영역(S/D)의 도전성 영역과 접촉된 텅스텐막(22)과 접촉된다. Referring to FIG. 6, a conductive material, that is, a tungsten film is formed on the entire surface of the resultant product in which the second contact hole CH2 is formed, and the photo is etched so that the conductive material remains only in the second contact hole CH2. To form. The contact plug 26 is in contact with the tungsten film 22 in contact with the conductive regions of the lower source and drain regions S / D.

한편, 콘택 플러그(26)와 충분히 오버랩되어 접촉된 텅스텐막(22)이 활성 영역(A)의 소스 영역 및 드레인 영역(S/D)과 같은 도전성 영역 상부에 형성되기 때문에, 고집적화로 인한 콘택 플러그의 형성공정시 오정렬 마진이 발생하더라도, 비활성영역(B)의 소자분리막(F)과 같이 콘택 플러그(26)와 접촉되지 않아야 할 영역에는 콘택 플러그가 형성되지 않게 된다. On the other hand, since the tungsten film 22 sufficiently overlapped with the contact plug 26 is formed on the conductive region such as the source region and the drain region S / D of the active region A, the contact plug due to high integration Even if a misalignment margin occurs during the formation process, the contact plug is not formed in the region where the contact plug 26 is not to be contacted, such as the device isolation film F in the inactive region B.

이상에서 살펴본 바와 같이 본 발명에 의하면, 도전성 영역 상부에 콘택 플러그와 충분히 오버랩되어 접촉될 텅스텐막이 형성되기 때문에, 고집적화로 인해 콘택 플러그 형성 공정시 오정렬 마진이 발생하더라도 콘택 플러그와 접촉되지 않아야 할 영역에 콘택 플러그가 형성되지 않는 효과가 있다. As described above, according to the present invention, since the tungsten film to be contacted with the contact plug is sufficiently overlapped with the contact plug, the region may not be in contact with the contact plug even if misalignment margin occurs during the contact plug formation process due to high integration. There is an effect that the contact plug is not formed.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

도 1은 종래 기술에 따라 형성된 반도체 소자의 콘택 플러그를 도시한 단면도이고, 1 is a cross-sectional view showing a contact plug of a semiconductor device formed according to the prior art,

도 2 내지 도 6은 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다. 2 to 6 are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20: 반도체 기판 22: 텅스텐막20: semiconductor substrate 22: tungsten film

24: 층간 절연막 26: 콘택 플러그24: interlayer insulating film 26: contact plug

F: 소자 분리막 A: 활성 영역F: device separator A: active region

B: 비활성 영역 D: 드레인 영역B: inactive region D: drain region

S: 소스 영역 CH1: 제1 콘택홀S: source region CH1: first contact hole

CH2: 제2 콘택홀CH2: second contact hole

Claims (7)

도전성 영역이 구비된 트랜지스터가 형성된 활성 영역과, 활성영역에 대응되는 비활성 영역을 구비한 반도체 기판 전면에 금속물질을 형성하고 평탄화 공정을 수행하여, 금속층을 형성하는 단계;Forming a metal material on the entire surface of the semiconductor substrate including an active region having a transistor having a conductive region and an inactive region corresponding to the active region and performing a planarization process to form a metal layer; 상기 형성된 금속층을 패터닝하여 상기 비활성 영역만을 노출하는 제1 콘택홀을 형성하는 단계;Patterning the formed metal layer to form a first contact hole exposing only the inactive region; 상기 결과물 전면에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface of the resultant product; 상기 형성된 층간 절연막을 패터닝하여 상기 하부의 금속층을 노출하는 제2 콘택홀을 형성하는 단계; 및Patterning the formed interlayer insulating layer to form a second contact hole exposing the lower metal layer; And 상기 형성된 제2 콘택홀에 금속물질을 매립하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법. Forming a contact plug by filling a metal material in the formed second contact hole. 제1 항에 있어서, 상기 반도체 기판 전면에 형성되는 금속물질은 The method of claim 1, wherein the metal material formed on the entire surface of the semiconductor substrate 텅스텐인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법. A contact plug forming method for a semiconductor device, characterized in that tungsten. 제1 항에 있어서, 제2 콘택홀에 매립되는 금속물질은 The method of claim 1, wherein the metal material buried in the second contact hole 텅스텐인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법. A contact plug forming method for a semiconductor device, characterized in that tungsten. 제1 항에 있어서, 상기 트랜지스터의 도전성 영역은 The method of claim 1, wherein the conductive region of the transistor is 게이트 전극의 상부, 소스 영역 및 드레인 영역 중 어느 하나 인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법. A contact plug forming method of a semiconductor device, characterized in that any one of an upper portion, a source region and a drain region of a gate electrode. 제1 항에 있어서, 상기 비활성영역은 The method of claim 1, wherein the inactive area is 소자분리막이 형성되어 있는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법. A contact plug forming method for a semiconductor device, characterized in that an element isolation film is formed. 제1 항에 있어서, 상기 금속층은The method of claim 1, wherein the metal layer 상기 하부의 도전성 영역 전면에 형성되면서 동시에 상기 콘택 플러그와 오버랩되어 접촉되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법. And a contact plug formed on the entire surface of the lower conductive region and overlapping with the contact plug. 제1 항에 있어서, 상기 제1 콘택홀은The method of claim 1, wherein the first contact hole 층간 절연막이 매립되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법. A method for forming a contact plug in a semiconductor device, wherein an interlayer insulating film is buried.
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