KR100504943B1 - Method of manufacturing a capacitor in a semiconductor device - Google Patents

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Abstract

기판 전면에 기판과 캐패시터와의 절연을 위해 산화물 및 산화물과 식각 선택비가 높은 질화물을 형성하는 제 1 단계; 상기 기판과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한 후, 도프드 다결정 규소 플러그를 형성하는 제 2 단계; 에치백 공정에 의해 플러그 리세스를 형성하는 제 3 단계; 상기 기판 전면에 상기 플러그와 베리어 메탈간의 접촉저항을 낯추기 위해 Ti를 증착하고, 열처리를 통하여 TiSix를 형성한 후, 미반응의 Ti를 제거하는 제 4 단계; 상기 기판 전면에 베리어 메탈을 증착하는 제 5 단계; 상기 베리어 메탈을 평탄화하는 제 6 단계; 상기 기판 전면에 전기도금의 시드 Pt 막을 증착하는 제 7 단계; 더미 산화막인 Al203,CVD 실리콘 산화막을 다중막으로 증착하는 제 8 단계; 상기 더미 산화막을 패터닝 하여 더미 산화막 패턴을 형성하는 제 9 단계; 상기 CVD 실리콘 산화막의 일부를 제거하여 종형 패턴을 형성하는 제 10 단계; 전기도금법으로 상기 종형 패턴 내에 Pt를 도금하여 Pt 스택을 형성하는 제 11 단계; 상기 더미 산화막 패턴을 제거하는 제 12단계; 스토리지 노드간 절연을 위하여 상기 시드 Pt 막을 제거하는 제 13 단계; 기판 전체 상부에 CVD BST 막을 저온에서 증착하는 제 14 단계; RTP 방법을 이용하여 상기 CVD BST 막을 열처리하는 제 15 단계; 상기 CVD BST 막 상부에 상부전극을 형성하고 패터닝하는 제 16 단계를 포함하여 이루어진 반도체 소자의 캐패시터 제조 방법이 개시된다.Forming a nitride having a high etching selectivity with oxide and oxide to insulate the substrate and the capacitor in front of the substrate; A second step of forming a doped polycrystalline silicon plug after forming a contact hole for vertical interconnection between the substrate and the capacitor; A third step of forming a plug recess by an etch back process; Depositing Ti to reduce the contact resistance between the plug and the barrier metal on the entire surface of the substrate, forming TiSix through heat treatment, and then removing unreacted Ti; Depositing a barrier metal on the entire surface of the substrate; A sixth step of planarizing the barrier metal; Depositing an electroplated seed Pt film on the entire surface of the substrate; An eighth step of depositing an Al 2 0 3 , CVD silicon oxide film as a multilayer oxide as a multilayer; A ninth step of patterning the dummy oxide layer to form a dummy oxide layer pattern; A tenth step of forming a vertical pattern by removing a portion of the CVD silicon oxide film; An eleventh step of forming a Pt stack by plating Pt in the vertical pattern by an electroplating method; A twelfth step of removing the dummy oxide layer pattern; Removing the seed Pt layer for isolation between storage nodes; A fourteenth step of depositing a CVD BST film at low temperature over the entire substrate; A fifteenth step of heat-treating the CVD BST film using an RTP method; Disclosed is a method of manufacturing a capacitor of a semiconductor device comprising a sixteenth step of forming and patterning an upper electrode on the CVD BST film.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device} Method of manufacturing a capacitor in a semiconductor device

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 더미 산화막을 CVD 실리콘 글라스와 Al2O3막을 다중층으로 증착하여 Pt 도금 후 하부 전극 ECD Pt의 프로파일을 후속 공정에 용이하도록 함과 동시에 Pt 시드층의 접착을 확보할 수 있도록 한 반도체 소자의 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and in particular, a dummy oxide film is deposited by CVD silicon glass and an Al 2 O 3 film in multiple layers, thereby facilitating the profile of the lower electrode ECD Pt after Pt plating in a subsequent process and simultaneously. The present invention relates to a method for manufacturing a capacitor of a semiconductor device capable of ensuring adhesion of a seed layer.

ECD Pt 공정을 이용한 디램 캐패시터 제조시 더미 패턴을 건식 식각한 후 더미 산화 패턴의 프로파일이 후속 공정에 장애를 초래함은 물론 시드 Pt와의 접착이 불량하여 후속 진행 자체가 불가능 할 수 있다. In the process of manufacturing a DRAM capacitor using the ECD Pt process, after the dummy pattern is dry etched, the profile of the dummy oxide pattern may impede the subsequent process, and the adhesion to the seed Pt may be poor, and thus the subsequent process may not be possible.

일반적으로 ECD Pt 공정을 사용하기 위해서는 선택적 증착을 위한 부도체의 더미 산화막 패턴이 필요하게 되고, 패턴 사이에 노출되어 있는 시드 Pt에 ECD Pt 공정에 의한 Pt가 증착된다. 이때, 산화막 건식 식각 프로파일이 향후 하부 전극 ECD Pt 저장 노드의 프로파일을 결정하게 되는데, 일반적인 산화막 건식 식각 프로 파일은 상부보다 하부의 면적이 작게 된다. 따라서 ECD Pt저장 노드의 아랫 부위가 노드의 상부보다 작게 되어 이후 공정인 BST 증착과 상부 전극 Pt 증착에 장애를 초래하게 된다(도 1). 또한 Pt 시드막 상에 바로 CVD 실리콘 산화막을 증착한 경우에는 더미 산화 패턴 후 포스트 세정시 더미 산화막의 리프팅이 발생하여 ECD Pt 공정 진행이 불가능하다.In general, in order to use the ECD Pt process, a dummy oxide pattern of a non-conductor for selective deposition is required, and Pt by ECD Pt process is deposited on the seed Pt exposed between the patterns. At this time, the oxide dry etching profile determines the profile of the lower electrode ECD Pt storage node in the future. In general, the oxide dry etching profile has a smaller area than the upper portion. Therefore, the lower part of the ECD Pt storage node is smaller than the top of the node, which causes a problem in the subsequent BST deposition and the upper electrode Pt deposition (FIG. 1). In addition, when the CVD silicon oxide film is directly deposited on the Pt seed film, the dummy oxide film is lifted during post-cleaning after the dummy oxide pattern, and thus the ECD Pt process cannot be performed.

따라서 본 발명은 더미 산화막을 CVD 실리콘 글라스와 Al2O3막을 다중층으로 증착하여 Pt 도금 후 하부 전극 ECD Pt의 프로파일을 후속 공정에 용이하도록 함과 동시에 Pt 시드층의 접착을 확보할 수 있도록 한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.Therefore, the present invention is to deposit a dummy oxide film in multiple layers of CVD silicon glass and Al 2 O 3 film to facilitate adhesion of the Pt seed layer while facilitating the profile of the lower electrode ECD Pt after the Pt plating in the subsequent process. It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 반도체 소자의 캐패시터 제조 방법은 기판 전면에 기판과 캐패시터와의 절연을 위해 산화물 및 산화물과 식각 선택비가 높은 질화물을 형성하는 제 1 단계;A method of manufacturing a capacitor of a semiconductor device of a semiconductor device according to the present invention for achieving the above object is a first step of forming a nitride and a high etching selectivity of the oxide and oxide to the insulating substrate and the capacitor on the front surface of the substrate;

상기 기판과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한 후, 도프드 다결정 규소 플러그를 형성하는 제 2 단계;A second step of forming a doped polycrystalline silicon plug after forming a contact hole for vertical interconnection between the substrate and the capacitor;

에치백 공정에 의해 플러그 리세스를 형성하는 제 3 단계;A third step of forming a plug recess by an etch back process;

상기 기판 전면에 상기 플러그와 베리어 메탈간의 접촉저항을 낯추기 위해 Ti를 증착하고, 열처리를 통하여 TiSix를 형성한 후, 미반응의 Ti를 제거하는Ti is deposited on the entire surface of the substrate to reduce the contact resistance between the plug and the barrier metal, and after forming TiSix through heat treatment, unreacted Ti is removed.

제 4 단계; Fourth step;

상기 기판 전면에 베리어 메탈을 증착하는 제 5 단계;Depositing a barrier metal on the entire surface of the substrate;

상기 베리어 메탈을 평탄화하는 제 6 단계;A sixth step of planarizing the barrier metal;

상기 기판 전면에 전기도금의 시드 Pt 막을 증착하는 제 7 단계;Depositing an electroplated seed Pt film on the entire surface of the substrate;

더미 산화막인 Al203과 CVD 실리콘 산화막을 다중막으로 증착하는 제 8 단계;An eighth step of depositing Al 2 O 3 , which is a dummy oxide film, and a CVD silicon oxide film as multiple films;

상기 더미 산화막을 패터닝 하여 더미 산화막 패턴을 형성하는 제 9 단계;A ninth step of patterning the dummy oxide layer to form a dummy oxide layer pattern;

상기 Al203의 일부를 제거하여 종형 패턴을 형성하는 제 10 단계;A tenth step of forming a vertical pattern by removing a portion of the Al 2 O 3 ;

전기도금법으로 상기 종형 패턴 내에 Pt를 도금하여 아래부분이 위부분보다 넓은 종형 Pt 막을 형성하는 제 11 단계;An eleventh step of forming a vertical Pt film having a lower portion wider than an upper portion by plating Pt in the vertical pattern by electroplating;

상기 더미 산화막 패턴을 제거하는 제 12단계;A twelfth step of removing the dummy oxide layer pattern;

스토리지 노드간 절연을 위하여 전면 에치 백에 의하여 상기 시드 Pt를 제거하는 제 13 단계;Removing the seed Pt by front etch back for isolation between storage nodes;

기판전체 상부에 CVD BST 막을 저온에서 증착하는 제 14 단계;A fourteenth step of depositing a CVD BST film on the entire substrate at a low temperature;

RTP 방법을 이용하여 상기 CVD BST 막을 열처리하는 제 15 단계;A fifteenth step of heat-treating the CVD BST film using an RTP method;

상기 CVD BST 막 상부에 상부전극을 형성하고 패터닝하는 제 16 단계를 포함하여 이루어진다.And forming and patterning an upper electrode on the CVD BST film.

상기 제 1 단계의 상기 기판과 캐패시터와의 절연을 위해 화학기상 증착법으로 산화물 및 산화물과 식각 선택비가 우수한 질화물을 300-1000Å의 두께로 증착하며 상기 제 3 단계의 플러그 리세스는 에치백에 의해 500-1500Å의 두께로 형성된다.In order to insulate the substrate and the capacitor of the first step, an oxide and a nitride having an excellent etch selectivity are deposited to a thickness of 300-1000 으로 by chemical vapor deposition, and the plug recess of the third step is etched back by 500. It is formed to a thickness of -1500Å.

상기 제 4 단계의 상기 플러그와 상기 베리어 메탈 간의 접촉저항을 낮추기 위해 Ti를 100-300Å의 두께로 증착하고, RTP방법에 의해 어닐하여 TiSix를 형성한 후, 미반응의 Ti를 습식으로 제거한다.In order to lower the contact resistance between the plug and the barrier metal of the fourth step, Ti is deposited to a thickness of 100-300 kPa, and annealed by an RTP method to form TiSix, followed by wet removal of unreacted Ti.

상기 제 5 단계의 베리어 메탈은 TiN 또는 3성분계 확산방지막인 TiSiN,TiAIN, TaSiN, TaAin을 PVD 또는 CVD 방법에 의해 증착하며 상기 제 6 단계의 베리어 메탈은 CMP에 의해 평탄화된다.The barrier metal of the fifth step is deposited TiNN or TiSiN, TiAIN, TaSiN, TaAin, which is a three-component diffusion barrier film by PVD or CVD method, and the barrier metal of the sixth step is planarized by CMP.

상기 제 7 단계의 전기도금의 시드 Pt막은 50-1000Å의 두께로 증착되며 상기 제 8 단계의 상기 Al203는 50-1000Å의 두께로 증착된다.The seed Pt film of the electroplating of the seventh step is deposited to a thickness of 50-1000 Å and the Al 2 O 3 of the eighth step is deposited to a thickness of 50-1000 Å.

상기 제 8 단계의 상기 CVD 실리콘 산화막은 50-10000Å의 두께로 증착되며 상기 제 8 단계의 더미 산화막의 Al203,CVD 실리콘 산화막 두께의 합은 100-20000Å이다.The CVD silicon oxide film of the eighth step is deposited to a thickness of 50-10000 kPa, and the sum of Al 2 O 3 , the thickness of the CVD silicon oxide film of the dummy oxide film of the eighth step is 100-20000 kPa.

상기 제 10 단계의 종형 패턴을 형성하기 위한 화학 용액은 HF,H2O 혼합용액 이거나 HF,NH4F 혼합 용액이고, HF:H20의 혼합 부피율은 1:0-1:1000 이며, HF:NH4 F의 혼합 부피율은 1:0-1:500이다. 또한, HF,H2O 및 HF,NH4F 혼합용액의 공정 온도가 4-80℃이고, 습식 식각 시간은 1-3600초 이다.The chemical solution for forming the vertical pattern of the tenth step is HF, H 2 O mixed solution or HF, NH 4 F mixed solution, the mixing volume ratio of HF: H 2 0 is 1: 0-1: 1000, The mixing volume ratio of HF: NH 4 F is 1: 0-1: 500. In addition, the process temperature of the HF, H 2 O and HF, NH 4 F mixed solution is 4-80 ℃, wet etching time is 1-3600 seconds.

상기 제 11 단계의 전기도금법에 의해 형성되는 Pt는 300-20000Å의 두께로 증착되며 상기 제 11 단계의 전기도금법에 의한 Pt 도금시 사용되는 전류 밀도는 0.01-100mA/cm2의 범위이다.Pt formed by the electroplating method of the eleventh step is deposited to a thickness of 300-20000 되며 and the current density used in the Pt plating by the eleventh step electroplating method is in the range of 0.01-100 mA / cm 2 .

상기 제 11 단계의 전기도금법에 의한 Pt 도금시 사용되는 전력은 DC, 펄스 또는 펄스 리버스 방법을 이용하며 상기 제 11 단계의 전기도금법에 의한 Pt 대신 에치 특성이 우수한 Ru 및 Ir, Os, W, Mo, Co, Ni, Au 및 Ag를 사용할 수도 있다.The power used for Pt plating by the eleventh step electroplating method is DC, pulse or pulse reverse method, and Ru, Ir, Os, W, Mo, which has excellent etch characteristics instead of Pt by the eleventh step electroplating method. , Co, Ni, Au and Ag can also be used.

상기 제 13 단계의 시드 Pt막을 건식 에치백으로 제거하며 상기 제 14 단계의 CVD BST막을 증착온도 300-600℃의 온도범위에서 150-500Å의 두께로 증착하는 것이 바람직하다.The seed Pt film of the thirteenth step is removed by a dry etchback, and the CVD BST film of the fourteenth step is preferably deposited at a thickness of 150-500 kPa in a deposition temperature of 300-600 ° C.

상기 제 15 단계의 CVD BST 막은 RTP를 통하여 500-700 ℃/질소 분위기/30초-180초의 범위내에서 결정화시키는 것이 바람직하며 상기 제 16 단계의 상부 전극은 화학기상증착법 또는 스퍼터링법으로 증착하는 것이 좋다.The CVD BST film of the fifteenth step is preferably crystallized in the range of 500-700 ° C./nitrogen atmosphere / 30 seconds-180 seconds through RTP, and the upper electrode of the sixteenth step is deposited by chemical vapor deposition or sputtering. good.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

본 발명은 반도체 소자 공정중 고유전체 ECD Pt전극을 이용한 스택 구조의 BST 캐패시터 공정중에서 더미 산화막으로 AL2O3와 CVD 산화막을 다중막으로 증착하여 더미 산화막을 형성하고 더미 산화막 패터닝 후 습식 식각 공정 혹은 세정 공정을 통하여 하부 전극 ECD Pt가 증착될 형상을 계단형으로 형성시켜 ECD Pt 증착 후 ECD Pt가 종형(저장 노드의 아랫 부분이 상부보다 큼)으로 형성되도록 하여 안정적인 하부 전극을 형성하는 것은 물론 향후 상부 전극 형성시에도 스텝 커버리지를 개선하며, 캐패시터 면적 또한 증가시킨다. 또한, 스토로지 노드를 디파인 한 후 저장 콘택과 저장 노드 간의 미스얼라인에 의한 문제도 극복할 수 있음과 동시에 시드 Pt와 더미 산화막 간의 접착을 확보하여 더미 산화막 에치 후 세정 및 습식 식각 공정에 의한 더미 산화막의 리프팅을 방지할 수 있다(도 2).In the present invention, in the stack BST capacitor process using a high dielectric ECD Pt electrode during the semiconductor device process, a dummy oxide layer is formed by depositing AL 2 O 3 and a CVD oxide layer as multiple layers as a dummy oxide layer and a wet etching process after patterning the dummy oxide layer. Through the cleaning process, the shape of the lower electrode ECD Pt will be deposited in a step shape so that after the deposition of ECD Pt, the ECD Pt is formed into a vertical shape (the lower part of the storage node is larger than the upper part). The step coverage is improved even when the upper electrode is formed, and the capacitor area is also increased. In addition, it is possible to overcome the problem caused by the misalignment between the storage contact and the storage node after defining the storage node and to secure the adhesion between the seed Pt and the dummy oxide layer, so that the dummy oxide may be etched and cleaned and wet etched. Lifting of the oxide film can be prevented (FIG. 2).

Al2O3 막은 Pt 막과의 접착력이 상당히 우수하며, 습식 식각률이 CVD 산화막보다 월등히 빨라서 상기 방법에 사용하기에 적합한 특성을 가지고 있다. 따라서 Al2O3 막보다 상부의 CVD 산화막의 습식 식각률이 작은 CVD 산화막을 증착하고 하부 전극이 형성될 부위를 포토 마스크 공정을 통하여 디파인하고 건식 식각을 마친 후에 습식 식각을 통해서 계단형 ECD Pt구조를 형성한다. 표 1에 딜루티드(DILUTED) HF(HF:H2O=1:50) 및 BOE(HF:NH4F=1:100)의 여러가지 CVD 산화막 및 Al2O3막의 습식 식각률을 나타내었다.Al 2 O 3 film has excellent adhesion with Pt film and wet etching rate is much faster than CVD oxide film, so it has suitable properties for use in the above method. Therefore, a CVD oxide film having a smaller wet etch rate than that of an Al 2 O 3 film is deposited, and a portion of the lower electrode is formed through a photo mask process, and after dry etching, a stepped ECD Pt structure is formed through wet etching. Form. Table 1 shows the wet etch rates of various CVD oxide films and Al 2 O 3 films of diluted HF (HF: H 2 O = 1: 50) and BOE (HF: NH 4 F = 1: 100).

100:1 BOE(A/SEC)100: 1 BOE (A / SEC) 50:1 HF(A/SEC)50: 1 HF (A / SEC) USGUSG 4.44.4 2.52.5 HDF 산화막HDF oxide 2.32.3 1.61.6 Al2O3 막Al 2 O 3 membrane 2.52.5 6.06.0

도 3a 내지 도 3h 는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도이다. 3A to 3H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 3a와 같이 기판(도시 안됨) 전면에 절연물로 실리콘 산화물(1)을 증착하고, 산화물과 식각 선택비가 우수한 질화물(2)을 300-1000Å의 두께로 증착한다. 캐패시터가 위치 할 절연막 및 질화막의 소정 부위에 하부의 기판과 캐패시터 사이의 수직 배선을 위하여 콘택홀을 형성한다. 콘택홀이 형성된 기판 상부에 화학 기상 증착법으로 500 내지 3000Å 두께의 도프드 다결정 실리콘 막(3)을 증착하고, 콘택 리세스를 형성하기 위해 폴리 에치벡 공정을 실시한다. 세정 후 기판 전면에 Ti를 증착한 후 열처리에 의해 플러그 실리콘과 Ti와의 계면 반응에 의해 TiSix(4)를 형성한다. 습식 식각에 의해 TiSix만 남긴 후, 베리어 메탈(5)을 기판 전면에 증착하고, CMP로 평탄화 한다. Eletrochemical Deposition Pt 공정을 위한 시드 Pt 막(6)을 기판 전면에 증착한다. As illustrated in FIG. 3A, a silicon oxide 1 is deposited as an insulator on the entire surface of a substrate (not shown), and a nitride 2 having excellent oxide and etching selectivity is deposited to a thickness of 300 to 1000 Å. Contact holes are formed in predetermined portions of the insulating film and the nitride film where the capacitor is to be positioned for vertical wiring between the lower substrate and the capacitor. A doped polycrystalline silicon film 3 having a thickness of 500 to 3000 m 3 is deposited on the substrate on which the contact hole is formed, and a poly etchbeck process is performed to form a contact recess. After cleaning, Ti is deposited on the entire surface of the substrate, and then TiSix (4) is formed by an interfacial reaction between plug silicon and Ti by heat treatment. After only TiSix is left by wet etching, the barrier metal 5 is deposited on the entire surface of the substrate and flattened with CMP. A seed Pt film 6 for the eletrochemical deposition Pt process is deposited over the substrate.

도 3b 와 같이 더미 산화막인 Al203(7), CVD 실리콘 산화막(8)을 다중막으로 증착한 후, 포토 마스크 및 에치 공정에 의해 ECD Pt를 선택적으로 증착하기 위해 더미 산화막을 건식 식각하여 더미 산화막 패턴을 형성한다.After depositing the Al 2 O 3 (7), the CVD silicon oxide film 8, which is a dummy oxide film as a multilayer, as shown in FIG. 3B, the dummy oxide film is dry-etched to selectively deposit ECD Pt by a photo mask and etching process. A dummy oxide film pattern is formed.

도 3c 에 도시한 바와 같이 습식 식각법에 의해 Al203(7)의 일부를 제거한다.As shown in FIG. 3C, a part of Al 2 O 3 (7) is removed by a wet etching method.

도 3d 와 같이 전기 도금법으로 스택형 저장 노드 형성을 위해 전기 도금 Pt 막(9)을 형성한다.An electroplating Pt film 9 is formed to form a stacked storage node by electroplating as shown in FIG. 3D.

도 3e 와 같이 더미 산화막 패턴을 습식 식각법에 의해 제거한다.As shown in FIG. 3E, the dummy oxide film pattern is removed by a wet etching method.

스토리지 노드간 절연을 위하여 도 3f 와 같이 시드 Pt 막(6)을 건식식각에 의해 완전히 제거한다.For isolation between storage nodes, the seed Pt film 6 is completely removed by dry etching as shown in FIG. 3F.

CVD BST를 이용하여 도 3g 와 같이 CVD BST 막(10)을 형성한다. 결정화 증가에 의한 유전 특성 확보를 위해 RTP 처리한 후, CVD Pt 방법으로 상부전극(11) 증착 및 패터닝을 도 3h 와 같이 실시하여 BST 캐패시터를 완성한다.Using the CVD BST, a CVD BST film 10 is formed as shown in FIG. 3G. After RTP treatment to secure dielectric properties due to increased crystallization, the upper electrode 11 is deposited and patterned by the CVD Pt method as shown in FIG. 3H to complete the BST capacitor.

본 발명에서는 시드 막으로서 에치 특성이 우수한 Ru를 Pt 대신 사용할 수 있으며, Ir, Os, W, Mo, Co, Ni,Au를 사용할수 있다.In the present invention, Ru having excellent etch characteristics may be used instead of Pt as a seed film, and Ir, Os, W, Mo, Co, Ni, and Au may be used.

상술한 바와 같이 ECD Pt를 사용하여 BST 캐패시터를 형성하면 BST 증착 및 상부 전극 형성시 스텝 커버리지(step coverage) 특성 향상을 확보할 수 있으며, 스토로지 콘택(storage contact)과의 미스얼라인(misalign)의 공정 윈도우(window)가 증가하여 0.1um이하의 디바이스에서도 하이 스택(high stack)형 Pt 스토리지를 형성하므로써 우수한 BST 캐패시터 형성을 더미 산화막 리프팅(dummy oxide lifting) 위험 없이 완성할 수 있다.As described above, by forming the BST capacitor using ECD Pt, it is possible to secure step coverage characteristics during BST deposition and the formation of the upper electrode, and misalignment with the storage contact. By increasing the process window of the device, high stack-type Pt storage can be achieved even in devices of less than 0.1um, thereby achieving excellent BST capacitor formation without the risk of dummy oxide lifting.

도 1 은 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 도면.1 is a view for explaining a capacitor manufacturing method of a conventional semiconductor device.

도 2 는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 원리를 설명하기 위한 도면. 2 is a view for explaining the principle of a capacitor manufacturing method of a semiconductor device according to the present invention.

도 3a 내지 도 3h 는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도.3A to 3H are cross-sectional views illustrating a method for manufacturing a capacitor of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1: 절연물 2: 질화물1: insulator 2: nitride

3: 도프드 다결정 실리콘 막 4: TiSix 막3: doped polycrystalline silicon film 4: TiSix film

5: 베리어 메탈 6: 시드 Pt 막5: Barrier Metal 6: Seed Pt Film

7: Al203막 8: CVD 실리콘 산화막7: Al 2 0 3 film 8: CVD silicon oxide film

9: 전기도금 Pt 막 10: CVD BST막9: electroplating Pt film 10: CVD BST film

11: 상부 전극11: upper electrode

Claims (21)

기판 전면에 기판과 캐패시터와의 절연을 위해 산화물 및 산화물과 식각 선택비가 높은 질화물을 형성하는 제 1 단계;Forming a nitride having a high etching selectivity with oxide and oxide to insulate the substrate and the capacitor in front of the substrate; 상기 기판과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한 후, 도프드 다결정 규소 플러그를 형성하는 제 2 단계;A second step of forming a doped polycrystalline silicon plug after forming a contact hole for vertical interconnection between the substrate and the capacitor; 에치백 공정에 의해 플러그 리세스를 형성하는 제 3 단계;A third step of forming a plug recess by an etch back process; 상기 기판 전면에 상기 플러그와 베리어 메탈간의 접촉저항을 낯추기 위해 Ti를 증착하고, 열처리를 통하여 TiSix를 형성한 후, 미반응의 Ti를 제거하는 제 4 단계;Depositing Ti to reduce the contact resistance between the plug and the barrier metal on the entire surface of the substrate, forming TiSix through heat treatment, and then removing unreacted Ti; 상기 기판 전면에 베리어 메탈을 증착하는 제 5 단계;Depositing a barrier metal on the entire surface of the substrate; 상기 베리어 메탈을 평탄화하는 제 6 단계;A sixth step of planarizing the barrier metal; 상기 기판 전면에 전기도금의 시드 Pt 막을 증착하는 제 7 단계;Depositing an electroplated seed Pt film on the entire surface of the substrate; 더미 산화막인 Al203와 CVD 실리콘 산화막을 다중막으로 증착하는 제 8 단계;An eighth step of depositing a dummy oxide film Al 2 O 3 and a CVD silicon oxide film in multiple layers; 상기 더미 산화막을 패터닝하여 더미 산화막 패턴을 형성하는 제 9 단계;A ninth step of patterning the dummy oxide layer to form a dummy oxide layer pattern; 상기 Al203의 일부를 제거하여 종형 패턴을 형성하는 제 10 단계;A tenth step of forming a vertical pattern by removing a portion of the Al 2 O 3 ; 전기도금법으로 상기 종형 패턴 내에 Pt를 도금하여 아래부분이 위부분보다 넓은 종형 Pt 막을 형성하는 제 11 단계;An eleventh step of forming a vertical Pt film having a lower portion wider than an upper portion by plating Pt in the vertical pattern by electroplating; 상기 더미 산화막 패턴을 제거하는 제 12단계;A twelfth step of removing the dummy oxide layer pattern; 스토리지 노드간 절연을 위하여 상기 시드 Pt 막을 제거하는 제 13 단계;Removing the seed Pt layer for isolation between storage nodes; 기판 전체 상부에 CVD BST 막을 저온에서 증착하는 제 14 단계;A fourteenth step of depositing a CVD BST film at low temperature over the entire substrate; RTP 방법을 이용하여 상기 CVD BST 막을 열처리하는 제 15 단계;A fifteenth step of heat-treating the CVD BST film using an RTP method; 상기 CVD BST 막 상부에 상부전극을 형성하고 패터닝하는 제 16 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And forming a patterned upper electrode on the CVD BST film and patterning the upper electrode. 제 1항에 있어서The method of claim 1 상기 제 1 단계의 상기 기판과 캐패시터와의 절연을 위해 화학기상 증착법으로 산화물 및 산화물과 식각 선택비가 우수한 질화물을 300-1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.A method of manufacturing a capacitor of a semiconductor device, characterized in that for depositing the substrate and the capacitor of the first step of the oxide and the oxide and the nitride having excellent etching selectivity with a thickness of 300-1000Å by chemical vapor deposition. 제 1항에 있어서The method of claim 1 상기 제 3 단계의 플러그 리세스를 에치백에 의해 500-1500Å으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And forming the plug recess of the third step into 500-1500 의해 by etch back. 제 1항에 있어서The method of claim 1 상기 제 4 단계의 상기 플러그와 상기 베리어 메탈 간의 접촉저항을 낮추기 위해 Ti를 100-300Å의 두께로 증착하고, RTP방법에 의해 어닐하여 TiSix를 형성한 후, 미반응의 Ti를 습식으로 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.In order to lower the contact resistance between the plug and the barrier metal of the fourth step, Ti was deposited to a thickness of 100-300 kPa, annealed by RTP method to form TiSix, and then wet removal of unreacted Ti was performed. A method for manufacturing a capacitor of a semiconductor device. 제 1항에 있어서The method of claim 1 상기 제 5 단계의 베리어 메탈을 TiN 또는 3성분계 확산방지막인 TiSiN,TiAIN, TaSiN, TaAin을 PVD 또는 CVD 방법에 의해 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And depositing the barrier metal of the fifth step by TiNN, TiAIN, TaSiN, TaAin, which are TiN or three-component diffusion barrier films, by PVD or CVD. 제 1항에 있어서The method of claim 1 상기 제 6 단계의 베리어 메탈을 CMP에 의해 평탄화하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device, wherein the barrier metal of the sixth step is planarized by CMP. 제 1항에 있어서The method of claim 1 상기 제 7 단계의 전기도금의 시드 Pt막을 50-1000Å의 두께로 증착하는 것을 특징으로 하는반도체 소자의 캐패시터 제조방법. And depositing a seed Pt film of electroplating in the seventh step to a thickness of 50-1000 Å. 제 1항에 있어서The method of claim 1 상기 제 8 단계의 상기 Al203을 50-1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And depositing the Al 2 O 3 of the eighth step to a thickness of 50-1000 Å. 제 1항에 있어서The method of claim 1 상기 제 8 단계의 상기 CVD 실리콘 산화막을 50-10000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And depositing the CVD silicon oxide film in the eighth step to a thickness of 50-10000 kPa. 제 1항에 있어서The method of claim 1 상기 제 8 단계의 더미 산화막인 Al203과 CVD 실리콘 산화막 두께의 합이 100-20000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And a sum of Al 2 O 3 , which is the dummy oxide film of the eighth step, and the thickness of the CVD silicon oxide film, is 100-20000 kPa. 제 1항에 있어서The method of claim 1 상기 제 10 단계의 종형 패턴을 형성하기 위한 화학 용액은 HF,H2O 혼합용액 이거나 HF,NH4F 혼합 용액인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The chemical solution for forming the vertical pattern of the tenth step is a HF, H 2 O mixed solution or HF, NH 4 F mixed solution characterized in that the capacitor manufacturing method of the semiconductor device. 제 11항에 있어서The method of claim 11 HF:H20의 혼합 부피율은 1:0-1:1000 이고, HF:NH4F의 혼합 부피율은 1:0-1:500인 것을 특징으로 하는 반도체 소자의 반도체 소자의 캐패시터 제조 방법.The mixing volume ratio of HF: H 2 0 is 1: 0-1: 1000, and the mixing volume ratio of HF: NH 4 F is 1: 0-1: 500. . 제 12 항에 있어서The method of claim 12 HF,H2O 및 HF,NH4F 혼합용액의 공정 온도가 4-80℃이고, 습식 식각 시간이 1-3600초 인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The process temperature of the HF, H 2 O and HF, NH 4 F mixed solution is 4-80 ℃, the wet etching time is 1-3600 seconds, characterized in that the capacitor manufacturing method of a semiconductor device. 제 1항에 있어서The method of claim 1 상기 제 11 단계의 전기도금법에 의해 형성되는 Pt는 300-20000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.Pt formed by the electroplating method of the eleventh step is a capacitor manufacturing method of a semiconductor device, characterized in that deposited to a thickness of 300-20000Å. 제 1항에 있어서The method of claim 1 상기 제 11 단계의 전기도금법에 의한 Pt 도금시 사용되는 전류 밀도는 0.01-100mA/cm2의 범위인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The current density used in the Pt plating by the eleventh step of the electroplating method is a capacitor manufacturing method of a semiconductor device, characterized in that the range of 0.01-100mA / cm 2 . 제 1항에 있어서The method of claim 1 상기 제 11 단계의 전기도금법에 의한 Pt 도금시 사용되는 전력은 DC, 펄스 또는 펄스 리버스 방법을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The power used in the Pt plating by the eleventh step of the electroplating method is a capacitor manufacturing method of a semiconductor device, characterized in that using the DC, pulse or pulse reverse method. 제 1항에 있어서The method of claim 1 상기 제 11 단계의 전기도금법에 의해 Pt 대신 에치 특성이 우수한 Ru 및 Ir, Os, W, Mo, Co, Ni, Au 및 Ag를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device, characterized by using the Ru and Ir, Os, W, Mo, Co, Ni, Au and Ag excellent in the etch characteristics by the electroplating method of the eleventh step. 제 1 항에 있어서,The method of claim 1, 상기 제 13 단계의 시드 Pt막을 건식 에치백으로 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And removing the seed Pt film of the thirteenth step with a dry etch back. 제 1항에 있어서The method of claim 1 상기 제 14 단계의 CVD BST막을 증착온도 300-600℃의 온도범위에서 150-500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device, characterized in that the deposition of the CVD BST film of the fourteenth step to a thickness of 150-500Å in the temperature range of 300-600 ℃ deposition temperature. 제 1항에 있어서The method of claim 1 상기 제 15 단계의 CVD BST 막은 RTP를 통하여 500-700 ℃/질소 분위기/30초-180초의 범위내에서 결정화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The CVD BST film of the fifteenth step is crystallized in the range of 500-700 ℃ / nitrogen atmosphere / 30 seconds-180 seconds through RTP. 제 1항에 있어서The method of claim 1 상기 제 16 단계의 상부 전극은 화학기상증착법 또는 스퍼터링법으로 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. The upper electrode of the sixteenth step is a capacitor manufacturing method of a semiconductor device, characterized in that deposited by chemical vapor deposition or sputtering method.
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